JP4741786B2 - 蛍光表示管駆動回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、利便性を向上させた蛍光表示管駆動回路に関する。
【０００２】
【従来の技術】
蛍光表示管（Vacuum fluorescent Display、以下、ＶＦＤと称す）は、真空容器の中で、フィラメントと呼ばれる直熱形カソードに電圧を印加してフィラメントを発熱させることにより熱電子を放出させ、その熱電子をグリッド電極にて加速させてアノード（セグメント）電極上の蛍光体に衝突発光させることにより所望のパターンを表示する自発光型の表示デバイスのことである。ＶＦＤは、視認性、多色化、低動作電圧、信頼性（耐環境性）などの面において優れた特徴を有しており、自動車用、家電用、民生用など様々な用途・分野において利用されている。
【０００３】
また、ＶＦＤについては、フィラメントに電圧を印加する方式の一つとして、パルス駆動方式が提案されている。パルス駆動方式とは、フィラメントの通常の定格電圧と比べてかなり高い直流電圧をチョッピングしたパルス電圧（以下、フィラメントパルス電圧と称す）をフィラメントに印加する方式のことであり、輝度傾斜の小さな発光状態が得られるなどの特徴を有する。
【０００４】
図９は、従来のパルス駆動方式を説明する図である。同図に示すように、従来のパルス駆動方式では、外部発振器３０、又はフィラメント１１を駆動する素子を内蔵若しくは外部に接続したマイコンなどの外部コントローラ４０において、一定のデューティー比を有するフィラメントパルス電圧を、基準クロック信号（外部発振器３０の場合は発振クロック、外部コントローラ４０の場合はシステムクロック）に基づいて設定し、フィラメント１１に対して印加し続けることになる。なお、前述した外部発振器３０や外部コントローラ４０などの、従来のパルス駆動方式を用いたＶＦＤ駆動回路（以下、単に従来のＶＦＤ駆動回路と称す）としては、例えば、以下に示す特許文献１に開示された技術がある。
【０００５】
また、従来のＶＦＤ駆動回路では、ＶＦＤ１０使用時における周囲の環境条件（周囲照度など）に応じて、ＶＦＤ１０を適切な輝度にて表示させるようにＶＦＤ１０の輝度調整を行う仕組みが備わっている。なお、ＶＦＤ１０の輝度調整を行う仕組みとしては、グリッド電極１２に印加する電圧（以下、グリッド電圧と称す）のデューティー比を調整するグリッドディミングと呼ばれる手法や、セグメント（アノード）電極１３に印加する電圧（以下、セグメント電圧と称す）のデューティー比を調整するアノードディミングと呼ばれる手法が一般的に用いられている。なお、以下では、グリッドディミングやアノードディミングのことを単にディミングと総称する。
【０００６】
ここで、従来のＶＦＤ駆動回路は、例えば、図８（ａ）に示すような、ディマー調整データとディマー値との対照表に基づいて、前述したディミングを行うことになる。なお、ディマー調整データとは、グリッド電圧やセグメント電圧のデューティー比として設定可能な値と対応づけられたデータであり、外部からＶＦＤ駆動回路に対してディミングを行う場合に指定する。また、ディマー調整データは、例えば、図８（ａ）に示すＤＭ０をＬＳＢ（Least Significant Bit）とした１０ビットのバイナリデータ（ＤＭ０〜ＤＭ９）のように、ディミングの分解能に応じたビット数のバイナリデータとすることができる。一方、ディマー値とは、前述したデューティー比として設定可能な値のことであり、図８（ｂ）の波形図に示されたパルス幅ＴＷとパルス周期Ｔとを用いて、"パルス幅ＴＷ／パルス周期Ｔ"と定義することができる。
【０００７】
【特許文献１】
特開２００２−１０８２６３号公報
【０００８】
【発明が解決しようとする課題】
図１０は、従来のＶＦＤ駆動回路が、一定のデューティー比を有するフィラメントパルス電圧をフィラメント１１に印加し続けている状態にて、グリッド電圧及びセグメント電圧のデューティー比を"１／２"、"１／４"、"１／８"と減じていくようなディミングを行った場合における主要信号の波形図である。なお、同図に示すグリッド電圧及びセグメント電圧が共にＨレベルとなる期間は、グリッド電極１２及びセグメント電極１３がともに駆動される電圧となっている期間（以下、オン期間と称す）を表しており、その期間では、駆動されたセグメント電極１３上の蛍光体が発光し、ＶＦＤ１０にて所望のパターンが表示されているものとする。
【０００９】
ここで、オン期間において、フィラメントパルス電圧がＨレベルとなる期間においては、フィラメントとグリッド電極及びセグメント電極との間の電位差が小さくなるので、ＶＦＤ１０の輝度が低下することになる。また、図１０に示すように、グリッド電圧及びセグメント電圧のデューティー比を減じていくと、オン期間が短くなるとともに、オン期間においてフィラメントパルス電圧がＨレベルとなる期間が占める割合が大きくなるので、前述したようなＶＦＤ１０の輝度の低下がより顕著なものとなる。（なお、グリッド電圧及びセグメント電圧のデューティー比"１／８"が、その下限閾値と言われている。）
すなわち、従来のＶＦＤ駆動回路では、ＶＦＤ１０の輝度を低下させるべく、グリッド電圧及びセグメント電圧のデューティー比を減じていくようなディミングを行うことになる。この場合、ディミングに基づいてＶＦＤ１０の輝度が低下する割合よりも、オン期間にてフィラメントパルス電圧がＨレベルとなる期間の占める割合が大きくなる影響を受けてＶＦＤ１０の輝度が低下する割合の方が大きくなる。このため、従来のＶＦＤ駆動回路は、オン期間が短い場合では、ディミングにて所望の輝度調整を行えなかった。
【００１０】
本発明は、以上のような経緯に基づいてなされたものであり、その目的は、グリッド電極及びセグメント電極がともに駆動される電圧となっている期間が短い場合であっても、ディミングにて所望の輝度調整を行えるようにし、ＶＦＤ駆動回路の利便性を向上させることである。
【００１１】
【課題を解決するための手段】
前記課題を解決するための主たる本発明は、フィラメントと、グリッド電極と、セグメント電極と、を有する蛍光表示管に対して、前記フィラメントを駆動するフィラメント駆動手段と、前記グリッド電極をパルス駆動するグリッド駆動手段と、前記セグメント電極をパルス駆動するセグメント駆動手段と、を有する蛍光表示管駆動回路であって、
前記グリッド駆動手段及び前記セグメント駆動手段によって、前記グリッド電極及び前記セグメント電極がともに駆動される電圧となり、前記電圧となる期間ＴＷが所定期間以下である場合に、前記フィラメント駆動手段の出力を前記期間ＴＷだけ無効とする制御手段を備えることである。
【００１２】
なお、前述の「期間ＴＷ」とは、具体的には、グリッド電極に印加される電圧（以下、グリッド電圧）及びセグメント電極に印加される電圧（以下、セグメント電圧）が共にＨレベルとなる期間のことである。また、前述の「所定期間」とは、例えば、グリッド電圧及びセグメント電圧について、その一周期の約１／８の期間とすることができる。また、前述の「フィラメント駆動手段の出力」とは、前述の「フィラメントパルス電圧」や、フィラメントを駆動する素子に供給する後述の「パルス駆動信号」とすることができる。また、前述の「制御手段」は、例えば、後述の「ＦＰＤ制御手段」のことである。
【００１３】
本発明に係る蛍光表示管駆動回路は、前述した特徴を有することによって、グリッド電極及びセグメント電極がともに駆動される電圧となっている期間が短い場合であっても、その期間、フィラメントとグリッド電極及びセグメント電極との間の電位差を一定（但し、フィラメントの長手方向では、若干の電位傾斜が生じる）とすることによって、ディミングにて所望の輝度調整を行うことができるので、その利便性を向上させることができる。
本発明の他の特徴については、添付図面及び本明細書の記載により明らかにする。
【００１４】
【発明の実施の形態】
＝＝＝ 開示の概要 ＝＝＝
以下の開示により、少なくとも次のことが明らかにされる。
フィラメントと、グリッド電極と、セグメント電極と、を有する蛍光表示管に対して、前記フィラメントを駆動するフィラメント駆動手段と、前記グリッド電極をパルス駆動するグリッド駆動手段と、前記セグメント電極をパルス駆動するセグメント駆動手段と、を有する蛍光表示管駆動回路であって、前記グリッド駆動手段及び前記セグメント駆動手段によって、前記グリッド電極及び前記セグメント電極がともに駆動される電圧となり、前記電圧となる期間ＴＷが所定期間以下である場合に、前記フィラメント駆動手段の出力を前記期間ＴＷだけ無効とする制御手段を備えることである。
【００１５】
なお、前述の「期間ＴＷ」とは、具体的には、グリッド電極に印加される電圧（以下、グリッド電圧）及びセグメント電極に印加される電圧（以下、セグメント電圧）が共にＨレベルとなる期間のことである。また、前述の「所定期間」とは、例えば、グリッド電圧及びセグメント電圧について、その一周期の約１／８の期間とすることができる。また、前述の「フィラメント駆動手段の出力」とは、前述の「フィラメントパルス電圧」や、フィラメントを駆動する素子に供給する後述の「パルス駆動信号」とすることができる。また、前述の「制御手段」は、例えば、後述の「ＦＰＤ制御手段」のことである。
【００１６】
本発明に係る蛍光表示管駆動回路は、前述した特徴を有することによって、グリッド電極及びセグメント電極がともに駆動される電圧となっている期間が短い場合（例えば、前記電圧となっている期間が、１周期の約１／８以下となる場合）であっても、その期間、フィラメントとグリッド電極及びセグメント電極との間の電位差を一定（但し、フィラメントの長手方向では、若干の電位傾斜が生じる）とすることによって、ディミングにて所望の輝度調整を行うことができるので、その利便性を向上させることができる。
【００１７】
本発明の第２の態様について、前記フィラメント駆動手段は、前記フィラメントをパルス駆動するためのパルス駆動信号を出力する。
このように、本発明を、パルス駆動方式にてフィラメントを駆動する蛍光表示管駆動回路に対して適用することができる。
【００１８】
本発明の第３の態様について、前記制御手段は、所定期間以下となる前記期間ＴＷにおいて、前記フィラメント駆動手段の出力を所定レベルに固定する。
ここで、前述の「所定レベル」とは、後述のスイッチング素子をオフさせるための論理値のことであり、例えば、スイッチング素子として、Ｐｃｈ−ＭＯＳ型ＦＥＴの場合は"Ｈレベル"、Ｎｃｈ−ＭＯＳ型ＦＥＴの場合は"Ｌレベル"とすることができる。
【００１９】
本発明の第４の態様について、前記蛍光表示管駆動回路は、一方の論理値である場合に前記フィラメント駆動手段の出力を無効に設定可能とし、他方の論理値である場合に前記フィラメント駆動手段の出力を有効に設定可能とするデータＸを外部から受信し、前記制御手段は、前記外部から受信したデータＸが前記一方の論理値である場合、前記フィラメント駆動手段の出力を所定期間以下となる前記期間ＴＷだけ無効に設定し、前記外部から受信したデータＸが前記他方の論理値である場合、前記フィラメント駆動手段の出力を有効に設定する。
ここで、前述の「データＸ」とは、例えば、後述の「ＦＰＤ設定データ」のことであり、例えば、前述の「一方の論理値」としては"Ｈレベル"、前述の「他方の論理値」としては"Ｌレベル"とすることができる。
本発明の第４の態様では、前述のデータＸに基づいて外部から本発明に係る機能自体の有効又は無効を設定可能であるので、蛍光表示管駆動回路の利便性を向上させることができる。
【００２０】
本発明の第５の態様について、前記蛍光表示管駆動回路は、前記グリッド駆動手段の出力又は前記セグメント駆動手段の出力のデューティー比に対応づけたデータＹを外部から受信し、前記期間ＴＷを、前記受信したデータＹに対応した前記デューティー比に基づくパルス幅の期間とする。
ここで、前述の「データＹ」とは、例えば、後述の「ディマー調整データ」のことである。
本発明の第５の態様では、例えば、前述の「データＹ」に基づいて外部から蛍光表示管の輝度調整（ディミング）をしつつ、前述の「データＸ」に基づいて外部から本発明に係る機能自体の有効又は無効を設定可能となるので、蛍光表示管駆動回路の利便性を向上させることができる。
【００２１】
本発明の第６の態様について、前記蛍光表示管駆動回路は、前記グリッド駆動手段の出力又は前記セグメント駆動手段の出力のデューティー比に対応づけたデータＹを外部から受信し、前記制御手段は、前記受信したデータＹに対応した前記デューティー比に基づく前記期間ＴＷが所定期間以下となる場合に、前記フィラメント駆動手段の出力を前記期間ＴＷだけ無効とする。
このようにして、本発明に係る蛍光表示管駆動回路は、外部からデータＹを受信するごとに、その受信したデータＹに基づいて、フィラメント駆動手段の出力無効とする場合を自動的に判定し、フィラメント駆動手段の出力を前記期間ＴＷだけ無効とすることができるので、その利便性を向上させることができる。
【００２２】
本発明の第７の態様について、前記蛍光表示管駆動回路は、半導体集積回路であり、前記フィラメントをパルス駆動するための電圧を生成するスイッチング素子を外部に接続可能とする。
なお、前述したスイッチング素子とは、例えば、Ｐｃｈ−ＭＯＳ型ＦＥＴやＮｃｈ−ＭＯＳ型ＦＥＴであり、本発明に係る蛍光表示管駆動回路は、このようなスイッチング素子を外部に接続可能とするインタフェース（後述のＦＰＣＯＮ端子）を備えるようにしてもよい。
【００２３】
本発明の第８の態様について、前記フィラメント駆動手段の出力に基づき、前記フィラメントをパルス駆動するための電圧を生成するスイッチング素子を有する。
このように、本発明では、本発明に係る蛍光表示管駆動回路を用いた様々なアプリケーション回路（例えば、蛍光表示管モジュール）に対して、前述したスイッチング素子を備えるようにしてもよい。好ましくは、本発明の第９の態様として、前記蛍光表示管駆動回路は、半導体集積回路であり、前記スイッチング素子を外部に接続可能としてもよいし、本発明の第１０の態様として、前記蛍光表示管駆動回路は、前記スイッチング素子を集積化した半導体集積回路としてもよい。
【００２４】
＝＝＝ 実施例 ＝＝＝
以下、本発明の実施の形態を図面に基づいて具体的に説明する。
【００２５】
＜システム構成＞
図１は、本発明に係る一実施形態であるパルス駆動方式のＶＦＤ駆動回路２０を含めたシステムの概略構成図である。以下では、同図に示すように、グリッド電極１２及びセグメント電極１３の駆動をダイナミック駆動方式とし、グリッド電極１２を駆動するためのグリッド駆動信号のデューティーサイクル（パルス幅／繰り返し周期）が"１／２"であり（すなわち、グリッド（桁数）が２桁）、"９０"セグメント出力に対応したＶＦＤ駆動回路２０に関して、本発明を実施した場合について説明する。なお、本発明に係るＶＦＤ駆動回路２０は、前述したグリッド数（２桁）及びセグメント数（９０セグメント）に限定されるものではなく、また、グリッド電極１２及びセグメント電極１３の駆動を、ダイナミック駆動方式又はスタティック駆動方式の少なくともいずれかを組み合わせた駆動方式としてもよい。例えば、スタティック駆動方式を採用した場合には、セグメント数分のセグメント電極１３と、一つのグリッド電極１２にて全ての桁表示を行う。この場合、一つのグリッド電極１２には、一定の電圧（グリッド電圧）が印加される。
なお、前述したダイナミック駆動方式及びスタティック駆動方式の概要としては、例えば、産業図書発行の「ディスプレイ技術シリーズ 蛍光表示管８．２ 基本的駆動回路（１５４頁〜１５８頁）」に記載されている。
【００２６】
まず、ＶＦＤ駆動回路２０の周辺回路に関して、ＶＦＤ１０、外部発振器３０、外部コントローラ４０、スイッチング素子５０を順に説明する。
ＶＦＤ１０は、フィラメント１１、グリッド電極１２、セグメント（アノード）電極１３によって構成される。フィラメント１１は、ＶＦＤ駆動回路２０からスイッチング素子５０を介して、パルス駆動方式に基づいてフィラメントパルス電圧が印加されることによって加熱され、熱電子を放出する。グリッド電極１２は、桁選択用の電極として作用し、フィラメント１１から放出された熱電子を加速もしくは遮断する。セグメント電極１３は、セグメント選択用の電極として作用する。なお、セグメント電極１３の表面上には、表示すべきパターンの形状にて蛍光体が塗布されており、グリッド電極１２にて加速された熱電子を、その蛍光体に衝突発光させることによって、所望のパターンが表示されることになる。
【００２７】
また、ＶＦＤ１０では、グリッド電極１２からは各桁ごとに独立して別々にリード線が引き出される一方、セグメント電極１３からは各桁ごとに対応するセグメントどうしを共通に内部接続してリード線が引き出される。これらのグリッド電極１２及びセグメント電極１３から引き出されたリード線は、それぞれＶＦＤ駆動回路２０の対応する出力端子（グリッド出力端子はＧ１〜Ｇ２、セグメント出力端子はＳ１〜Ｓ４５）と接続される。
【００２８】
外部発振器３０は、抵抗Ｒや容量素子Ｃなどによって構成されるＲＣ発振手段であり、ＶＦＤ駆動回路２０の発振器用端子（ＯＳＣＩ端子、ＯＳＣＯ端子）と接続されることにより、ＲＣ発振回路を構成する。なお、外部発振器３０は、固有の発振周波数を有する水晶振動子やセラミック振動子などとし、自走発振手段としての水晶又はセラミック発振回路を構成するようにしてもよい。また、外部発振器３０は、他走発振用のクロック信号をＶＦＤ駆動回路２０に供給する他走発振手段としてもよい。
【００２９】
外部コントローラ４０は、ＶＦＤ駆動素子を含まないマイコンなどであり、シリアルデータ転送用のデータバスを介してＶＦＤ駆動回路２０と接続されており、所定のデータ転送フォーマットにて、ＶＦＤ１０を駆動するために必要な信号をＶＦＤ駆動回路２０に送信する。なお、外部コントローラ４０とＶＦＤ駆動回路２０との間のデータ転送としては、前述したシリアルデータ転送に限らず、パラレルデータ転送としてもよい。
【００３０】
スイッチング素子５０は、ＰｃｈのＭＯＳ型ＦＥＴであり、そのゲート端子が、後述するパルス駆動信号を出力するＶＦＤ駆動回路２０のＦＰＣＯＮ端子と接続されている。なお、スイッチング素子５０としては、ＰｃｈのＭＯＳ型ＦＥＴに限定されず、例えば、ＮｃｈのＭＯＳ型ＦＥＴによる構成としてもよいし、ＮｃｈのＭＯＳ型ＦＥＴとＰｃｈのＭＯＳ型ＦＥＴを組み合わせた構成としてもよい。また、スイッチング素子５０は、ＶＦＤ駆動回路２０のＦＰＣＯＮ端子から供給されるパルス駆動信号に応じてオン／オフ（スイッチング）動作することによって、フィラメント電源電圧ＶＦＬから、ＶＦＤ１０のフィラメント１１に印加するフィラメントパルス電圧を生成する。
【００３１】
なお、図１に示されているＶＦＤ駆動回路２０のＦＰＲ端子は、スイッチング素子５０の入出力特性に応じて、ＦＰＣＯＮ端子から出力されるパルス駆動信号の極性を設定するための入力端子であり、例えば、図１に示すように、スイッチング素子５０にＰｃｈ−ＭＯＳ型ＦＥＴを採用した場合には、ＦＰＲ端子に電源電圧ＶＤＤ（"Ｈ"固定）を接続する。また、スイッチング素子５０にＮｃｈ−ＭＯＳ型ＦＥＴを採用した場合には、ＦＰＲ端子を接地（"Ｌ"固定）する。
【００３２】
図２は、外部コントローラ４０とＶＦＤ駆動回路２０との間のデータ転送フォーマットについてのタイミングチャートである。同図に示すように、データ転送フォーマットとしては、グリッド電極Ｇ１に関するシーケンス（以下、Ｇ１シーケンスと称す）と、グリッド電極Ｇ２に関するシーケンス（以下、Ｇ２シーケンスと称す）と、を有する。なお、データ転送フォーマットは、前述したフォーマットに限定されるものではなく、Ｇ１シーケンス及びＧ２シーケンスを一回のシーケンスにて実行してもよい。
【００３３】
以下、Ｇ１シーケンス及びＧ２シーケンスについて概略的に説明する。
まず、Ｇ１シーケンスにおいて、外部コントローラ４０は、同期クロック信号ＣＬと併せてＶＦＤ駆動回路２０に付与されたバスアドレス（８ビット）をＶＦＤ駆動回路２０に送信する。ＶＦＤ駆動回路２０は、受信したバスアドレスが自身に付与されたバスアドレスか否かを識別する。そして、自身のバスアドレスであると識別すると、外部コントローラ４０から受信したバスアドレスに付帯して送信される制御命令（後述のコントロールデータなど）を、自身への制御命令として受け付ける。このように、バスアドレスとは、個々のＩＣに付与された固有のアドレスのことであり、外部コントローラ４０と複数のＩＣが同一のバスライン上に接続された実施形態において、外部コントローラ４０が、同一のバスライン上の複数のＩＣを制御するために用いられる。
【００３４】
つぎに、外部コントローラ４０は、チップイネーブル信号ＣＥをアサート（Ｈレベルとする）してＶＦＤ駆動回路２０をイネーブル（選択）状態とし、引き続いて、グリッド電極Ｇ１に関する４５ビットの表示データ（Ｄ１〜Ｄ４５）、ＶＦＤ駆動回路２０の各制御に用いられる１６ビットのコントロールデータ等を送信する。なお、１６ビットのコントロールデータは、ディミング用のディマー調整データ（ＤＭ０〜ＤＭ９）、グリッド識別子ＤＤ（例えば、グリッド電極Ｇ１の場合は"１"、グリッド電極Ｇ２の場合は"０"とする）等を有する。この後、外部コントローラ４０は、チップイネーブル信号ＣＥをネゲート（Ｌレベルとする）し、ＶＦＤ駆動回路２０をディゼーブル（非選択）状態にするとともに、同期クロック信号ＣＬの送信を停止し、Ｇ１シーケンスを完結する。
【００３５】
一方、Ｇ２シーケンスでは、前述したＧ１シーケンスと同様な手順にて、グリッド電極Ｇ２に関する４５ビットの表示データ（Ｄ４６〜Ｄ９０）が送信される。なお、Ｇ２シーケンスにおいて、ＶＦＤ駆動回路２０に送信されるコントロールデータとしては、後述のＦＰＤ（Filament Pulse Disable）設定データなどを有する。
【００３６】
＜ＶＦＤ駆動回路＞
図３は、本発明に係るパルス駆動方式のＶＦＤ駆動回路２０のブロック図である。
ＶＦＤ駆動回路２０は、インタフェース部２０１、発振回路２０２、分周回路２０３、タイミング発生器２０４、シフトレジスタ２０５、コントロールレジスタ２０６、ラッチ回路２０７、マルチプレクサ２０８、セグメントドライバ２０９、グリッドドライバ２１０、ディマー制御手段２１１、フィラメントパルス制御手段２１２と、を有する。
【００３７】
インタフェース部２０１は、外部コントローラ４０との間において、図２に示したようなデータの送受信を行うインタフェース手段である。
発振回路２０２は、外部発振器３０が発振器用端子（ＯＳＣＩ、ＯＳＣＯ）と接続されることによって、ＶＦＤ駆動回路２０に関する基準クロック信号を生成する。この基準クロック信号は、分周回路２０３によって所定の分周数に分周され、タイミング発生器２０４に供給される。
【００３８】
タイミング発生器２０４は、分周回路２０３から供給された信号に基づいて、グリッド電極Ｇ１〜Ｇ２を駆動するための信号（以下、グリッド駆動信号と称す）のタイミング等を決定する信号（以下、内部クロック信号Ａと称す）や、フィラメントパルス制御手段２１２において、後述のパルス駆動信号のタイミング等を決定する信号（以下、内部クロック信号Ｂと称す）などを出力する。
【００３９】
シフトレジスタ２０５は、前述したＧ１又はＧ２シーケンスごとにインタフェース部２０１にて受信した、４５ビットの表示データ、１６ビットのコントロールデータ（ディマー調整データ、後述のＦＰＤ設定データ、グリッド識別子ＤＤなどを含む）をパラレルデータに変換し、コントロールレジスタ２０６、ラッチ回路２０７、フィラメントパルス制御手段２１２などに供給する。
【００４０】
コントロールレジスタ２０６は、シフトレジスタ２０５から供給される３２ビット（１６ビット×２）のコントロールデータを格納する。なお、コントロールレジスタ２０６に格納されたコントロールデータについて、それに含まれるディマー調整データは、ディマー制御手段２１１に供給される。
【００４１】
ラッチ回路２０７は、シフトレジスタ２０５から供給された、グリッド電極Ｇ１に関しての４５ビットの表示データ及びグリッド電極Ｇ２に関しての４５ビットの表示データを保持する。すなわち、ラッチ回路２０７は、グリッド電極Ｇ１〜Ｇ２の駆動に係る繰り返し周期ごとに、９０ビットの表示データを保持することになる。
【００４２】
マルチプレクサ２０８は、グリッド電極Ｇ１〜Ｇ２それぞれを駆動するタイミングにて、ラッチ回路２０７にて保持されている９０ビットの表示データから、駆動する方のグリッド電極Ｇ１又はＧ２に関する４５ビットの表示データを選択し、セグメントドライバ２０９に供給する。
【００４３】
セグメントドライバ２０９は、マルチプレクサ２０８にて選択・供給された４５ビットの表示データに基づいて、セグメント電極Ｓ１〜Ｓ４５を駆動するための信号を形成し、セグメント電極Ｓ１〜Ｓ４５に出力する。なお、セグメント電極Ｓ１〜Ｓ４５を駆動するための信号としては、セグメント電極Ｓ１〜Ｓ４５に印加する電圧（以下、セグメント電圧）としてもよいし、セグメントドライバ２０９とセグメント電極Ｓ１〜Ｓ４５の間に駆動素子を介在させ、その駆動素子へ供給する制御信号としてもよい（以下、前記セグメント電圧や前記制御信号を総称して、セグメント駆動信号と称す）。
【００４４】
グリッドドライバ２１０は、タイミング発生器２０４から供給される内部クロック信号Ａに基づいて、グリッド駆動信号を形成し、グリッド電極Ｇ１〜Ｇ２に出力する。なお、グリッド電極Ｇ１〜Ｇ２を駆動するための信号としては、グリッド電極Ｇ１〜Ｇ２に印加する電圧（以下、グリッド電圧）としてもよいし、グリッドドライバ２１０とグリッド電極Ｇ１〜Ｇ２の間に駆動素子を介在させ、その駆動素子へ供給する制御信号としてもよい（以下、前記グリッド電圧や前記制御信号を総称して、グリッド駆動信号と称す）。
【００４５】
ディマー制御手段２１１は、コントロールレジスタ２０６から供給されるディマー調整データに基づき、前記セグメント駆動信号や前記グリッド駆動信号のデューティー比を調整する。
【００４６】
フィラメントパルス制御手段２１２は、タイミング発生器２０４から供給される内部クロック信号Ｂに基づいて、フィラメント１１をパルス駆動するためのパルス駆動信号を形成し、ＦＰＣＯＮ端子を介してスイッチング素子５０に出力する。また、フィラメントパルス制御手段２１２は、ＦＰＲ端子から供給される信号に基づいて、パルス駆動信号の極性を設定する。
【００４７】
なお、本発明に係るＶＦＤ駆動回路２０では、フィラメントパルス制御手段２１２において、グリッド電極１２及びセグメント電極１３がともに駆動される電圧となっている期間（以下、オン期間と称す）につき、パルス駆動信号をオン期間だけ無効とすることができる。
【００４８】
以下、本発明に係るフィラメントパルス制御手段２１２について説明する。
【００４９】
＜フィラメントパルス制御手段＞
図４は、本発明に係る一実施形態としてのフィラメントパルス制御手段２１２の概略ブロック図である。同図によると、フィラメントパルス制御手段２１２は、パルス駆動信号生成手段７０とＦＰＤ（Filament Pulse Disable）制御手段８０とパルス駆動信号極性設定手段１１０とによって構成される。
【００５０】
パルス駆動信号生成手段７０は、タイミング発生器２０４から供給された内部クロック信号Ｂに基づいて、所定のデューティー比を有するパルス駆動信号を生成する手段である。
ＦＰＤ制御手段６０は、パルス駆動信号を無効とする期間を設定するための信号（以下、ＦＰＤＩＳ信号と称す）を生成するＦＰＤＩＳ信号生成手段８０と、外部コントローラ４０から受信するＦＰＤ設定データに応じて、ＦＰＤＩＳ信号の有効又は無効を設定可能な手段としてのＮＡＮＤ素子９０と、ＮＡＮＤ素子９０の出力に応じて、パルス駆動信号生成手段７０によって生成されたパルス駆動信号の有効又は無効を設定可能な手段としてのＡＮＤ素子１００と、によって構成される。
【００５１】
ところで、ＦＰＤ設定データは、本発明に係るパルス駆動信号をオン期間だけ無効とする機能自体を有効又は無効に設定可能とするデータのことであり、例えば、前述したように、ＮＡＮＤ素子９０にてＦＰＤＩＳ信号の有効又は無効を設定可能なデータとすることができる。なお、ＦＰＤ設定データは、Ｈレベルである場合にはパルス駆動信号をオン期間だけ無効とし、Ｌレベルである場合にはパルス駆動信号をオン期間に限らず有効とするように設定されている。
【００５２】
ＦＰＤ制御手段６０は、前述した構成に基づき、外部コントローラ４０から受信するＦＰＤ設定データがＨレベルの場合に、パルス駆動信号生成手段７０によって生成されたパルス駆動信号を、オン期間、所定レベル（例えば、Ｈレベル）に固定することによって無効とする。なお、ＦＰＤ制御手段６０は、前述した構成に限定されるものでなく、前述したような論理を実現するものであればよい。
【００５３】
パルス駆動信号極性設定手段１１０は、Ｅｘ(Exclusive)−ＯＲ素子によって構成され、ＦＰＲ端子に入力された信号レベルに応じて、パルス駆動信号の極性を設定する。なお、同図に示すように、スイッチング素子５０としてＰｃｈ−ＭＯＳ型ＦＥＴを採用した場合、パルス駆動信号極性設定手段１１０は、ＦＰＣＯＮ端子から出力されるパルス駆動信号の極性を、Ｐｃｈ−ＭＯＳ型ＦＥＴをオンする場合にはＬレベル、オフする場合にはＨレベルとなるように設定する。また、パルス駆動信号極性設定手段１１０は、前述したＥｘ−ＯＲ素子に限定されるものではなく、前述した論理を実現するものであればよい。
【００５４】
図５は、前述したような構成を有するフィラメントパルス制御手段２１２について、その動作を説明するためのタイミングチャートである。
まず、図５（Ａ）及び（Ｂ）に示す波形図のとおり、ＶＦＤ駆動回路２０にて、グリッド駆動信号及びセグメント駆動信号のデューティー比を"１／４"、"１／８"、"１／１６"と減じていくようなディミングが行われる場合を想定する。
【００５５】
ここで、図５に示す期間１Ｔでは、ＦＰＤ設定データ（図５（Ｄ））がＬレベルであるため、ＦＰＤＩＳ信号（図５（Ｃ））が無効となり、ＮＡＮＤ素子９０の出力（図５（Ｅ））がＨレベルとなる。そのため、パルス駆動信号生成手段７０にて生成されたパルス駆動信号（図５（Ｆ））は、オン期間（Ｔａ）においても有効となり、ＡＮＤ素子１００（図５（Ｇ））、Ｅｘ−ＯＲ素子１１０（図５（Ｈ））を介して、スイッチング素子５０に供給されることになる。
【００５６】
一方、図５に示す期間２Ｔ、３Ｔでは、ＦＰＤ設定データ（図５（Ｄ））がＨレベルであるため、ＦＰＤＩＳ信号（図５（Ｃ））が有効となり、ＮＡＮＤ素子９０の出力（図５（Ｅ））がＦＰＤＩＳ信号（図５（Ｃ））のパルス幅の期間Ｌレベルとなる。そのため、パルス駆動信号生成手段７０にて生成されたパルス駆動信号（図５（Ｆ））は、オン期間（Ｔｂ、Ｔｃ）において無効となり、スイッチング素子５０をオフさせる論理値（Ｈレベル：図５（Ｈ））にて、スイッチング素子５０に供給されることになる。
【００５７】
このようにして、本発明に係るＶＦＤ駆動回路２０は、グリッド電極１２及びセグメント電極１３がともに駆動される電圧となっている期間が短い場合（例えば、前記電圧となっている期間が、１周期の約１／８以下となる場合）、その期間、フィラメント１１とグリッド電極１２及びセグメント電極１３との間の電位差を一定（但し、フィラメント１１の長手方向では、若干の電位傾斜が生じる）とすることによって、ディミングにて所望の輝度調整を行うことができるので、その利便性を向上させることができる。
【００５８】
また、本発明に係るＶＦＤ駆動回路２０は、例えば、外部コントローラ４０側からＶＦＤ１０表示の輝度を確認しつつ、ＦＰＤ設定データに基づいて本発明に係る機能自体の有効又は無効を設定可能となるので、その利便性を向上させることができる。
【００５９】
＜ＦＰＤＩＳ信号生成手段＞
ところで、本発明に係るＶＦＤ駆動回路２０において、前記ＦＰＤＩＳ信号生成手段８０は、外部コントローラ４０から受信するディマー調整データに基づき、そのディマー調整データに対応するディマー値（グリッド駆動信号及びセグメント駆動信号のデューティー比として設定可能な値）に応じたパルス幅を有する信号をＦＰＤＩＳ信号として生成することができる。
【００６０】
このようなＦＰＤＩＳ信号生成手段８０としては、例えば、図６に示すような回路構成にて実現することができる。以下では、図６に示すＦＰＤＩＳ信号生成手段８０の一実施形態を、図７に示すＦＰＤＩＳ信号生成手段８０の主要信号のタイミングチャートを適宜併用して説明する。
ＦＰＤＩＳ信号生成手段８０は、ラッチ手段８０１と、比較手段８０２と、カウンタ手段８０３と、信号生成手段８０４と、を有する。
【００６１】
ラッチ手段８０１は、Ｄフリップフロップによって構成され、ＦＰＤＩＳ信号（図７（Ｅ））を生成するための情報として、外部コントローラ４０から受信したディマー調整データ（ＤＭ０〜ＤＭ９）をラッチする。なお、ディマー調整データをラッチするタイミングとしては、例えば、図６に示すように、後述のＲＳフリップフロップ８０８のリセット入力（図７（Ｄ））における立ち上がり時（ｔ０、ｔ３、ｔ６）とする。
【００６２】
比較手段８０２は、Ｅｘ−ＮＯＲ素子、ＮＡＮＤ素子、ＮＯＲ素子によって構成され、ラッチ手段８０１にてラッチされたディマー調整データ（ＤＭ０〜ＤＭ９）を反転した各ビットと、カウンタ手段８０３から出力される基準クロック信号に基づくカウント値（１Ｔ〜９Ｔ）とを比較し、一致する場合には"１"、不一致の場合には"０"を出力する。
【００６３】
カウンタ手段８０３は、リセット端子付きＴフリップフロップによって構成され、発振回路２０２にて生成された基準クロック信号を所定分周して（図６では、９分周）、カウント値（１Ｔ〜９Ｔ）を生成するとともに、後述のＲＳフリップフロップ８０８の反転出力、すなわち、ＦＰＤＩＳ信号（図７（Ｅ））の逆極性となる信号の立ち下り時（ｔ０、ｔ３、ｔ６）にカウント値（１Ｔ〜９Ｔ）をリセットする。
【００６４】
信号生成手段８０４は、Ｄフリップフロップ８０５、８０６と、ＮＯＲ素子８０７と、ＲＳフリップフロップ８０８によって構成される。
【００６５】
Ｄフリップフロップ８０５は、比較手段８０２からの出力を基準クロック信号の立ち上がり時（ｔ２）にセットするとともに、ＲＳフリップフロップ８０８のセット端子に入力する（図７（Ｃ））。なお、図７に示す時刻ｔ２は、カウンタ手段８０３にて時刻ｔ０からカウントされたカウンタ値（１Ｔ〜９Ｔ）と、ラッチ手段８０１にてラッチされたディマー調整データ（ＤＭ０〜ＤＭ９）を反転した各ビットとが一致した時刻を表している。
【００６６】
Ｄフリップフロップ８０６は、グリッド電極Ｇ１〜Ｇ２それぞれを駆動する期間を一周期とするような内部クロック信号Ａ（図７（Ｂ））に基づき、ＡＮＤ素子８０７を介して内部クロック信号Ａ（図７（Ｂ））を反転した信号をＲＳフリップフロップ８０８のリセット端子に入力する（図７（Ｄ））。
【００６７】
ＲＳフリップフロップ８０８は、前述したようなセット入力（図７（Ｃ））及びリセット入力（図７（Ｄ））に基づいて、図７（Ｅ）に示すようなＦＰＤＩＳ信号を出力する。なお、このＦＰＤＩＳ信号のパルス幅ＴＷは、ディマー制御手段２１１にて同一のディマー調整データに基づいて調整されたグリッド駆動信号（図７（Ｆ））のパルス幅ＴＷＧ及びセグメント駆動信号（図７（Ｇ））のパルス幅ＴＷＳと同一若しくはそれらのパルス幅ＴＷＧ、ＴＷＳを含むことになる。
【００６８】
このようにして、ＦＰＤＩＳ信号生成手段８０は、外部コントローラ４０から受信したディマー調整データに基づいて、図７の破線部Ｓ及びＴ内に示すようなパルス駆動信号をオン期間だけ無効とするためのＦＰＤＩＳ信号を生成する。なお、ＦＰＤＩＳ信号生成手段８０は、前述した構成に限定されるものではなく、前述した論理となればよい。
【００６９】
本発明に係るＶＦＤ駆動回路２０は、このようなＦＰＤＩＳ信号生成手段８０を有することによって、グリッド電極１２及びセグメント電極１３がともに駆動される電圧となっている期間が短い場合であっても、その期間、フィラメント１１とグリッド電極１２及びセグメント電極１３との間の電位差を一定とすることによって、ディミングにて所望の輝度調整を行うことができるので、その利便性を向上させることができる。
【００７０】
また、前述した実施形態として、本発明に係るＶＦＤ駆動回路２０は、外部コントローラ４０から受信するディマー調整データに基づいて、そのディマー調整データに対応するディマー値（グリッド駆動信号及びセグメント駆動信号のデューティー比として設定可能な値）に応じたパルス幅の期間が、所定期間（例えば、グリッド駆動信号及びセグメント駆動信号の１周期の約１／８）以下となる場合に、そのパルス幅の期間だけ、パルス駆動信号を無効とするようにしてもよい。
【００７１】
このような実施形態としては、例えば、前述したＦＰＤＩＳ信号生成手段８０において、比較手段８０２が"１"を出力するときのカウンタ手段８０３出力のカウント値（１Ｔ〜９Ｔ）が、（１パルス周期の期間−前記所定期間）以上となる場合に、比較手段８０２の出力をリセットする（"０"とする）手段を新たに備えるようにすればよい。
【００７２】
このようにして、本発明に係るＶＦＤ駆動回路２０は、外部コントローラ４０からディマー調整データを受信するごとに、その受信したディマー調整データに基づいてパルス駆動信号を無効とする場合を自動的に判定することができるので、その利便性を向上させることができる。
【００７３】
また、前述した実施形態として、本発明に係るＶＦＤ駆動回路２０を半導体集積回路とし、フィラメント１１をパルス駆動するための電圧を生成するスイッチング素子５０を外部に接続可能とするインタフェース（ＦＰＣＯＮ端子）を備えるようにしてもよい。
【００７４】
また、前述した実施形態として、本発明に係るＶＦＤ駆動回路２０を用いた様々なアプリケーション回路（例えば、蛍光表示管モジュール）に対して、スイッチング素子５０を備えるようにしてもよい。好ましくは、ＶＦＤ駆動回路２０は、半導体集積回路とし、スイッチング素子５０を外部に接続可能としてもよいし、集積化したスイッチング素子５０を内蔵した半導体集積回路としてもよい。
【００７５】
【発明の効果】
本発明によれば、蛍光表示管駆動回路の利便性を向上させることができる。
【図面の簡単な説明】
【図１】本発明に係る一実施形態としての蛍光表示管駆動回路を含めたシステムの概略構成図である。
【図２】本発明に係る一実施形態としての外部コントローラと蛍光表示管駆動回路との間のデータ転送フォーマットについてのタイミングチャートである。
【図３】本発明に係る一実施形態としての蛍光表示管駆動回路のブロック図である。
【図４】本発明に係る一実施形態としてのフィラメントパルス制御手段のブロック図である。
【図５】本発明に係る一実施形態としてのフィラメントパルス制御手段の動作を説明するタイミングチャートである。
【図６】本発明に係る一実施形態としてのＦＰＤ制御手段の回路構成図である。
【図７】本発明に係る一実施形態としてのＦＰＤ制御手段の動作を説明するタイミングチャートである。
【図８】ディマー調整データとディマー値との対照表の一例を説明する図である。
【図９】従来のパルス駆動方式を説明する図である。
【図１０】従来のパルス駆動方式において蛍光表示管の各電極の電位関係を説明する図である。
【符号の説明】
１０ ＶＦＤ
１１ フィラメント
１２ グリッド電極
１３ セグメント電極
２０ ＶＦＤ駆動回路
２０１ インタフェース部
２０２ 発振回路
２０３ 分周回路
２０４ タイミング発生器
２０５ シフトレジスタ
２０６ コントロールレジスタ
２０７ ラッチ回路
２０８ マルチプレクサ
２０９ セグメントドライバ
２１０ グリッドドライバ
２１１ ディマー制御手段
２１２ フィラメントパルス制御手段
３０ 外部発振器
４０ 外部コントローラ
５０ スイッチング素子
６０ ＦＰＤ制御手段
７０ パルス駆動信号生成手段
８０ ＦＰＤＩＳ信号生成手段
９０ ＮＡＮＤ素子
１００ ＡＮＤ素子
１１０ パルス駆動信号極性設定手段
８０１ ラッチ手段
８０２ 比較手段
８０３ カウンタ手段
８０４ 信号生成手段
８０５ ８０６ Ｄフリップフロップ
８０７ ＮＯＲ素子
８０８ ＲＳフリップフロップ
【発明の属する技術分野】
本発明は、利便性を向上させた蛍光表示管駆動回路に関する。
【０００２】
【従来の技術】
蛍光表示管（Vacuum fluorescent Display、以下、ＶＦＤと称す）は、真空容器の中で、フィラメントと呼ばれる直熱形カソードに電圧を印加してフィラメントを発熱させることにより熱電子を放出させ、その熱電子をグリッド電極にて加速させてアノード（セグメント）電極上の蛍光体に衝突発光させることにより所望のパターンを表示する自発光型の表示デバイスのことである。ＶＦＤは、視認性、多色化、低動作電圧、信頼性（耐環境性）などの面において優れた特徴を有しており、自動車用、家電用、民生用など様々な用途・分野において利用されている。
【０００３】
また、ＶＦＤについては、フィラメントに電圧を印加する方式の一つとして、パルス駆動方式が提案されている。パルス駆動方式とは、フィラメントの通常の定格電圧と比べてかなり高い直流電圧をチョッピングしたパルス電圧（以下、フィラメントパルス電圧と称す）をフィラメントに印加する方式のことであり、輝度傾斜の小さな発光状態が得られるなどの特徴を有する。
【０００４】
図９は、従来のパルス駆動方式を説明する図である。同図に示すように、従来のパルス駆動方式では、外部発振器３０、又はフィラメント１１を駆動する素子を内蔵若しくは外部に接続したマイコンなどの外部コントローラ４０において、一定のデューティー比を有するフィラメントパルス電圧を、基準クロック信号（外部発振器３０の場合は発振クロック、外部コントローラ４０の場合はシステムクロック）に基づいて設定し、フィラメント１１に対して印加し続けることになる。なお、前述した外部発振器３０や外部コントローラ４０などの、従来のパルス駆動方式を用いたＶＦＤ駆動回路（以下、単に従来のＶＦＤ駆動回路と称す）としては、例えば、以下に示す特許文献１に開示された技術がある。
【０００５】
また、従来のＶＦＤ駆動回路では、ＶＦＤ１０使用時における周囲の環境条件（周囲照度など）に応じて、ＶＦＤ１０を適切な輝度にて表示させるようにＶＦＤ１０の輝度調整を行う仕組みが備わっている。なお、ＶＦＤ１０の輝度調整を行う仕組みとしては、グリッド電極１２に印加する電圧（以下、グリッド電圧と称す）のデューティー比を調整するグリッドディミングと呼ばれる手法や、セグメント（アノード）電極１３に印加する電圧（以下、セグメント電圧と称す）のデューティー比を調整するアノードディミングと呼ばれる手法が一般的に用いられている。なお、以下では、グリッドディミングやアノードディミングのことを単にディミングと総称する。
【０００６】
ここで、従来のＶＦＤ駆動回路は、例えば、図８（ａ）に示すような、ディマー調整データとディマー値との対照表に基づいて、前述したディミングを行うことになる。なお、ディマー調整データとは、グリッド電圧やセグメント電圧のデューティー比として設定可能な値と対応づけられたデータであり、外部からＶＦＤ駆動回路に対してディミングを行う場合に指定する。また、ディマー調整データは、例えば、図８（ａ）に示すＤＭ０をＬＳＢ（Least Significant Bit）とした１０ビットのバイナリデータ（ＤＭ０〜ＤＭ９）のように、ディミングの分解能に応じたビット数のバイナリデータとすることができる。一方、ディマー値とは、前述したデューティー比として設定可能な値のことであり、図８（ｂ）の波形図に示されたパルス幅ＴＷとパルス周期Ｔとを用いて、"パルス幅ＴＷ／パルス周期Ｔ"と定義することができる。
【０００７】
【特許文献１】
特開２００２−１０８２６３号公報
【０００８】
【発明が解決しようとする課題】
図１０は、従来のＶＦＤ駆動回路が、一定のデューティー比を有するフィラメントパルス電圧をフィラメント１１に印加し続けている状態にて、グリッド電圧及びセグメント電圧のデューティー比を"１／２"、"１／４"、"１／８"と減じていくようなディミングを行った場合における主要信号の波形図である。なお、同図に示すグリッド電圧及びセグメント電圧が共にＨレベルとなる期間は、グリッド電極１２及びセグメント電極１３がともに駆動される電圧となっている期間（以下、オン期間と称す）を表しており、その期間では、駆動されたセグメント電極１３上の蛍光体が発光し、ＶＦＤ１０にて所望のパターンが表示されているものとする。
【０００９】
ここで、オン期間において、フィラメントパルス電圧がＨレベルとなる期間においては、フィラメントとグリッド電極及びセグメント電極との間の電位差が小さくなるので、ＶＦＤ１０の輝度が低下することになる。また、図１０に示すように、グリッド電圧及びセグメント電圧のデューティー比を減じていくと、オン期間が短くなるとともに、オン期間においてフィラメントパルス電圧がＨレベルとなる期間が占める割合が大きくなるので、前述したようなＶＦＤ１０の輝度の低下がより顕著なものとなる。（なお、グリッド電圧及びセグメント電圧のデューティー比"１／８"が、その下限閾値と言われている。）
すなわち、従来のＶＦＤ駆動回路では、ＶＦＤ１０の輝度を低下させるべく、グリッド電圧及びセグメント電圧のデューティー比を減じていくようなディミングを行うことになる。この場合、ディミングに基づいてＶＦＤ１０の輝度が低下する割合よりも、オン期間にてフィラメントパルス電圧がＨレベルとなる期間の占める割合が大きくなる影響を受けてＶＦＤ１０の輝度が低下する割合の方が大きくなる。このため、従来のＶＦＤ駆動回路は、オン期間が短い場合では、ディミングにて所望の輝度調整を行えなかった。
【００１０】
本発明は、以上のような経緯に基づいてなされたものであり、その目的は、グリッド電極及びセグメント電極がともに駆動される電圧となっている期間が短い場合であっても、ディミングにて所望の輝度調整を行えるようにし、ＶＦＤ駆動回路の利便性を向上させることである。
【００１１】
【課題を解決するための手段】
前記課題を解決するための主たる本発明は、フィラメントと、グリッド電極と、セグメント電極と、を有する蛍光表示管に対して、前記フィラメントを駆動するフィラメント駆動手段と、前記グリッド電極をパルス駆動するグリッド駆動手段と、前記セグメント電極をパルス駆動するセグメント駆動手段と、を有する蛍光表示管駆動回路であって、
前記グリッド駆動手段及び前記セグメント駆動手段によって、前記グリッド電極及び前記セグメント電極がともに駆動される電圧となり、前記電圧となる期間ＴＷが所定期間以下である場合に、前記フィラメント駆動手段の出力を前記期間ＴＷだけ無効とする制御手段を備えることである。
【００１２】
なお、前述の「期間ＴＷ」とは、具体的には、グリッド電極に印加される電圧（以下、グリッド電圧）及びセグメント電極に印加される電圧（以下、セグメント電圧）が共にＨレベルとなる期間のことである。また、前述の「所定期間」とは、例えば、グリッド電圧及びセグメント電圧について、その一周期の約１／８の期間とすることができる。また、前述の「フィラメント駆動手段の出力」とは、前述の「フィラメントパルス電圧」や、フィラメントを駆動する素子に供給する後述の「パルス駆動信号」とすることができる。また、前述の「制御手段」は、例えば、後述の「ＦＰＤ制御手段」のことである。
【００１３】
本発明に係る蛍光表示管駆動回路は、前述した特徴を有することによって、グリッド電極及びセグメント電極がともに駆動される電圧となっている期間が短い場合であっても、その期間、フィラメントとグリッド電極及びセグメント電極との間の電位差を一定（但し、フィラメントの長手方向では、若干の電位傾斜が生じる）とすることによって、ディミングにて所望の輝度調整を行うことができるので、その利便性を向上させることができる。
本発明の他の特徴については、添付図面及び本明細書の記載により明らかにする。
【００１４】
【発明の実施の形態】
＝＝＝ 開示の概要 ＝＝＝
以下の開示により、少なくとも次のことが明らかにされる。
フィラメントと、グリッド電極と、セグメント電極と、を有する蛍光表示管に対して、前記フィラメントを駆動するフィラメント駆動手段と、前記グリッド電極をパルス駆動するグリッド駆動手段と、前記セグメント電極をパルス駆動するセグメント駆動手段と、を有する蛍光表示管駆動回路であって、前記グリッド駆動手段及び前記セグメント駆動手段によって、前記グリッド電極及び前記セグメント電極がともに駆動される電圧となり、前記電圧となる期間ＴＷが所定期間以下である場合に、前記フィラメント駆動手段の出力を前記期間ＴＷだけ無効とする制御手段を備えることである。
【００１５】
なお、前述の「期間ＴＷ」とは、具体的には、グリッド電極に印加される電圧（以下、グリッド電圧）及びセグメント電極に印加される電圧（以下、セグメント電圧）が共にＨレベルとなる期間のことである。また、前述の「所定期間」とは、例えば、グリッド電圧及びセグメント電圧について、その一周期の約１／８の期間とすることができる。また、前述の「フィラメント駆動手段の出力」とは、前述の「フィラメントパルス電圧」や、フィラメントを駆動する素子に供給する後述の「パルス駆動信号」とすることができる。また、前述の「制御手段」は、例えば、後述の「ＦＰＤ制御手段」のことである。
【００１６】
本発明に係る蛍光表示管駆動回路は、前述した特徴を有することによって、グリッド電極及びセグメント電極がともに駆動される電圧となっている期間が短い場合（例えば、前記電圧となっている期間が、１周期の約１／８以下となる場合）であっても、その期間、フィラメントとグリッド電極及びセグメント電極との間の電位差を一定（但し、フィラメントの長手方向では、若干の電位傾斜が生じる）とすることによって、ディミングにて所望の輝度調整を行うことができるので、その利便性を向上させることができる。
【００１７】
本発明の第２の態様について、前記フィラメント駆動手段は、前記フィラメントをパルス駆動するためのパルス駆動信号を出力する。
このように、本発明を、パルス駆動方式にてフィラメントを駆動する蛍光表示管駆動回路に対して適用することができる。
【００１８】
本発明の第３の態様について、前記制御手段は、所定期間以下となる前記期間ＴＷにおいて、前記フィラメント駆動手段の出力を所定レベルに固定する。
ここで、前述の「所定レベル」とは、後述のスイッチング素子をオフさせるための論理値のことであり、例えば、スイッチング素子として、Ｐｃｈ−ＭＯＳ型ＦＥＴの場合は"Ｈレベル"、Ｎｃｈ−ＭＯＳ型ＦＥＴの場合は"Ｌレベル"とすることができる。
【００１９】
本発明の第４の態様について、前記蛍光表示管駆動回路は、一方の論理値である場合に前記フィラメント駆動手段の出力を無効に設定可能とし、他方の論理値である場合に前記フィラメント駆動手段の出力を有効に設定可能とするデータＸを外部から受信し、前記制御手段は、前記外部から受信したデータＸが前記一方の論理値である場合、前記フィラメント駆動手段の出力を所定期間以下となる前記期間ＴＷだけ無効に設定し、前記外部から受信したデータＸが前記他方の論理値である場合、前記フィラメント駆動手段の出力を有効に設定する。
ここで、前述の「データＸ」とは、例えば、後述の「ＦＰＤ設定データ」のことであり、例えば、前述の「一方の論理値」としては"Ｈレベル"、前述の「他方の論理値」としては"Ｌレベル"とすることができる。
本発明の第４の態様では、前述のデータＸに基づいて外部から本発明に係る機能自体の有効又は無効を設定可能であるので、蛍光表示管駆動回路の利便性を向上させることができる。
【００２０】
本発明の第５の態様について、前記蛍光表示管駆動回路は、前記グリッド駆動手段の出力又は前記セグメント駆動手段の出力のデューティー比に対応づけたデータＹを外部から受信し、前記期間ＴＷを、前記受信したデータＹに対応した前記デューティー比に基づくパルス幅の期間とする。
ここで、前述の「データＹ」とは、例えば、後述の「ディマー調整データ」のことである。
本発明の第５の態様では、例えば、前述の「データＹ」に基づいて外部から蛍光表示管の輝度調整（ディミング）をしつつ、前述の「データＸ」に基づいて外部から本発明に係る機能自体の有効又は無効を設定可能となるので、蛍光表示管駆動回路の利便性を向上させることができる。
【００２１】
本発明の第６の態様について、前記蛍光表示管駆動回路は、前記グリッド駆動手段の出力又は前記セグメント駆動手段の出力のデューティー比に対応づけたデータＹを外部から受信し、前記制御手段は、前記受信したデータＹに対応した前記デューティー比に基づく前記期間ＴＷが所定期間以下となる場合に、前記フィラメント駆動手段の出力を前記期間ＴＷだけ無効とする。
このようにして、本発明に係る蛍光表示管駆動回路は、外部からデータＹを受信するごとに、その受信したデータＹに基づいて、フィラメント駆動手段の出力無効とする場合を自動的に判定し、フィラメント駆動手段の出力を前記期間ＴＷだけ無効とすることができるので、その利便性を向上させることができる。
【００２２】
本発明の第７の態様について、前記蛍光表示管駆動回路は、半導体集積回路であり、前記フィラメントをパルス駆動するための電圧を生成するスイッチング素子を外部に接続可能とする。
なお、前述したスイッチング素子とは、例えば、Ｐｃｈ−ＭＯＳ型ＦＥＴやＮｃｈ−ＭＯＳ型ＦＥＴであり、本発明に係る蛍光表示管駆動回路は、このようなスイッチング素子を外部に接続可能とするインタフェース（後述のＦＰＣＯＮ端子）を備えるようにしてもよい。
【００２３】
本発明の第８の態様について、前記フィラメント駆動手段の出力に基づき、前記フィラメントをパルス駆動するための電圧を生成するスイッチング素子を有する。
このように、本発明では、本発明に係る蛍光表示管駆動回路を用いた様々なアプリケーション回路（例えば、蛍光表示管モジュール）に対して、前述したスイッチング素子を備えるようにしてもよい。好ましくは、本発明の第９の態様として、前記蛍光表示管駆動回路は、半導体集積回路であり、前記スイッチング素子を外部に接続可能としてもよいし、本発明の第１０の態様として、前記蛍光表示管駆動回路は、前記スイッチング素子を集積化した半導体集積回路としてもよい。
【００２４】
＝＝＝ 実施例 ＝＝＝
以下、本発明の実施の形態を図面に基づいて具体的に説明する。
【００２５】
＜システム構成＞
図１は、本発明に係る一実施形態であるパルス駆動方式のＶＦＤ駆動回路２０を含めたシステムの概略構成図である。以下では、同図に示すように、グリッド電極１２及びセグメント電極１３の駆動をダイナミック駆動方式とし、グリッド電極１２を駆動するためのグリッド駆動信号のデューティーサイクル（パルス幅／繰り返し周期）が"１／２"であり（すなわち、グリッド（桁数）が２桁）、"９０"セグメント出力に対応したＶＦＤ駆動回路２０に関して、本発明を実施した場合について説明する。なお、本発明に係るＶＦＤ駆動回路２０は、前述したグリッド数（２桁）及びセグメント数（９０セグメント）に限定されるものではなく、また、グリッド電極１２及びセグメント電極１３の駆動を、ダイナミック駆動方式又はスタティック駆動方式の少なくともいずれかを組み合わせた駆動方式としてもよい。例えば、スタティック駆動方式を採用した場合には、セグメント数分のセグメント電極１３と、一つのグリッド電極１２にて全ての桁表示を行う。この場合、一つのグリッド電極１２には、一定の電圧（グリッド電圧）が印加される。
なお、前述したダイナミック駆動方式及びスタティック駆動方式の概要としては、例えば、産業図書発行の「ディスプレイ技術シリーズ 蛍光表示管８．２ 基本的駆動回路（１５４頁〜１５８頁）」に記載されている。
【００２６】
まず、ＶＦＤ駆動回路２０の周辺回路に関して、ＶＦＤ１０、外部発振器３０、外部コントローラ４０、スイッチング素子５０を順に説明する。
ＶＦＤ１０は、フィラメント１１、グリッド電極１２、セグメント（アノード）電極１３によって構成される。フィラメント１１は、ＶＦＤ駆動回路２０からスイッチング素子５０を介して、パルス駆動方式に基づいてフィラメントパルス電圧が印加されることによって加熱され、熱電子を放出する。グリッド電極１２は、桁選択用の電極として作用し、フィラメント１１から放出された熱電子を加速もしくは遮断する。セグメント電極１３は、セグメント選択用の電極として作用する。なお、セグメント電極１３の表面上には、表示すべきパターンの形状にて蛍光体が塗布されており、グリッド電極１２にて加速された熱電子を、その蛍光体に衝突発光させることによって、所望のパターンが表示されることになる。
【００２７】
また、ＶＦＤ１０では、グリッド電極１２からは各桁ごとに独立して別々にリード線が引き出される一方、セグメント電極１３からは各桁ごとに対応するセグメントどうしを共通に内部接続してリード線が引き出される。これらのグリッド電極１２及びセグメント電極１３から引き出されたリード線は、それぞれＶＦＤ駆動回路２０の対応する出力端子（グリッド出力端子はＧ１〜Ｇ２、セグメント出力端子はＳ１〜Ｓ４５）と接続される。
【００２８】
外部発振器３０は、抵抗Ｒや容量素子Ｃなどによって構成されるＲＣ発振手段であり、ＶＦＤ駆動回路２０の発振器用端子（ＯＳＣＩ端子、ＯＳＣＯ端子）と接続されることにより、ＲＣ発振回路を構成する。なお、外部発振器３０は、固有の発振周波数を有する水晶振動子やセラミック振動子などとし、自走発振手段としての水晶又はセラミック発振回路を構成するようにしてもよい。また、外部発振器３０は、他走発振用のクロック信号をＶＦＤ駆動回路２０に供給する他走発振手段としてもよい。
【００２９】
外部コントローラ４０は、ＶＦＤ駆動素子を含まないマイコンなどであり、シリアルデータ転送用のデータバスを介してＶＦＤ駆動回路２０と接続されており、所定のデータ転送フォーマットにて、ＶＦＤ１０を駆動するために必要な信号をＶＦＤ駆動回路２０に送信する。なお、外部コントローラ４０とＶＦＤ駆動回路２０との間のデータ転送としては、前述したシリアルデータ転送に限らず、パラレルデータ転送としてもよい。
【００３０】
スイッチング素子５０は、ＰｃｈのＭＯＳ型ＦＥＴであり、そのゲート端子が、後述するパルス駆動信号を出力するＶＦＤ駆動回路２０のＦＰＣＯＮ端子と接続されている。なお、スイッチング素子５０としては、ＰｃｈのＭＯＳ型ＦＥＴに限定されず、例えば、ＮｃｈのＭＯＳ型ＦＥＴによる構成としてもよいし、ＮｃｈのＭＯＳ型ＦＥＴとＰｃｈのＭＯＳ型ＦＥＴを組み合わせた構成としてもよい。また、スイッチング素子５０は、ＶＦＤ駆動回路２０のＦＰＣＯＮ端子から供給されるパルス駆動信号に応じてオン／オフ（スイッチング）動作することによって、フィラメント電源電圧ＶＦＬから、ＶＦＤ１０のフィラメント１１に印加するフィラメントパルス電圧を生成する。
【００３１】
なお、図１に示されているＶＦＤ駆動回路２０のＦＰＲ端子は、スイッチング素子５０の入出力特性に応じて、ＦＰＣＯＮ端子から出力されるパルス駆動信号の極性を設定するための入力端子であり、例えば、図１に示すように、スイッチング素子５０にＰｃｈ−ＭＯＳ型ＦＥＴを採用した場合には、ＦＰＲ端子に電源電圧ＶＤＤ（"Ｈ"固定）を接続する。また、スイッチング素子５０にＮｃｈ−ＭＯＳ型ＦＥＴを採用した場合には、ＦＰＲ端子を接地（"Ｌ"固定）する。
【００３２】
図２は、外部コントローラ４０とＶＦＤ駆動回路２０との間のデータ転送フォーマットについてのタイミングチャートである。同図に示すように、データ転送フォーマットとしては、グリッド電極Ｇ１に関するシーケンス（以下、Ｇ１シーケンスと称す）と、グリッド電極Ｇ２に関するシーケンス（以下、Ｇ２シーケンスと称す）と、を有する。なお、データ転送フォーマットは、前述したフォーマットに限定されるものではなく、Ｇ１シーケンス及びＧ２シーケンスを一回のシーケンスにて実行してもよい。
【００３３】
以下、Ｇ１シーケンス及びＧ２シーケンスについて概略的に説明する。
まず、Ｇ１シーケンスにおいて、外部コントローラ４０は、同期クロック信号ＣＬと併せてＶＦＤ駆動回路２０に付与されたバスアドレス（８ビット）をＶＦＤ駆動回路２０に送信する。ＶＦＤ駆動回路２０は、受信したバスアドレスが自身に付与されたバスアドレスか否かを識別する。そして、自身のバスアドレスであると識別すると、外部コントローラ４０から受信したバスアドレスに付帯して送信される制御命令（後述のコントロールデータなど）を、自身への制御命令として受け付ける。このように、バスアドレスとは、個々のＩＣに付与された固有のアドレスのことであり、外部コントローラ４０と複数のＩＣが同一のバスライン上に接続された実施形態において、外部コントローラ４０が、同一のバスライン上の複数のＩＣを制御するために用いられる。
【００３４】
つぎに、外部コントローラ４０は、チップイネーブル信号ＣＥをアサート（Ｈレベルとする）してＶＦＤ駆動回路２０をイネーブル（選択）状態とし、引き続いて、グリッド電極Ｇ１に関する４５ビットの表示データ（Ｄ１〜Ｄ４５）、ＶＦＤ駆動回路２０の各制御に用いられる１６ビットのコントロールデータ等を送信する。なお、１６ビットのコントロールデータは、ディミング用のディマー調整データ（ＤＭ０〜ＤＭ９）、グリッド識別子ＤＤ（例えば、グリッド電極Ｇ１の場合は"１"、グリッド電極Ｇ２の場合は"０"とする）等を有する。この後、外部コントローラ４０は、チップイネーブル信号ＣＥをネゲート（Ｌレベルとする）し、ＶＦＤ駆動回路２０をディゼーブル（非選択）状態にするとともに、同期クロック信号ＣＬの送信を停止し、Ｇ１シーケンスを完結する。
【００３５】
一方、Ｇ２シーケンスでは、前述したＧ１シーケンスと同様な手順にて、グリッド電極Ｇ２に関する４５ビットの表示データ（Ｄ４６〜Ｄ９０）が送信される。なお、Ｇ２シーケンスにおいて、ＶＦＤ駆動回路２０に送信されるコントロールデータとしては、後述のＦＰＤ（Filament Pulse Disable）設定データなどを有する。
【００３６】
＜ＶＦＤ駆動回路＞
図３は、本発明に係るパルス駆動方式のＶＦＤ駆動回路２０のブロック図である。
ＶＦＤ駆動回路２０は、インタフェース部２０１、発振回路２０２、分周回路２０３、タイミング発生器２０４、シフトレジスタ２０５、コントロールレジスタ２０６、ラッチ回路２０７、マルチプレクサ２０８、セグメントドライバ２０９、グリッドドライバ２１０、ディマー制御手段２１１、フィラメントパルス制御手段２１２と、を有する。
【００３７】
インタフェース部２０１は、外部コントローラ４０との間において、図２に示したようなデータの送受信を行うインタフェース手段である。
発振回路２０２は、外部発振器３０が発振器用端子（ＯＳＣＩ、ＯＳＣＯ）と接続されることによって、ＶＦＤ駆動回路２０に関する基準クロック信号を生成する。この基準クロック信号は、分周回路２０３によって所定の分周数に分周され、タイミング発生器２０４に供給される。
【００３８】
タイミング発生器２０４は、分周回路２０３から供給された信号に基づいて、グリッド電極Ｇ１〜Ｇ２を駆動するための信号（以下、グリッド駆動信号と称す）のタイミング等を決定する信号（以下、内部クロック信号Ａと称す）や、フィラメントパルス制御手段２１２において、後述のパルス駆動信号のタイミング等を決定する信号（以下、内部クロック信号Ｂと称す）などを出力する。
【００３９】
シフトレジスタ２０５は、前述したＧ１又はＧ２シーケンスごとにインタフェース部２０１にて受信した、４５ビットの表示データ、１６ビットのコントロールデータ（ディマー調整データ、後述のＦＰＤ設定データ、グリッド識別子ＤＤなどを含む）をパラレルデータに変換し、コントロールレジスタ２０６、ラッチ回路２０７、フィラメントパルス制御手段２１２などに供給する。
【００４０】
コントロールレジスタ２０６は、シフトレジスタ２０５から供給される３２ビット（１６ビット×２）のコントロールデータを格納する。なお、コントロールレジスタ２０６に格納されたコントロールデータについて、それに含まれるディマー調整データは、ディマー制御手段２１１に供給される。
【００４１】
ラッチ回路２０７は、シフトレジスタ２０５から供給された、グリッド電極Ｇ１に関しての４５ビットの表示データ及びグリッド電極Ｇ２に関しての４５ビットの表示データを保持する。すなわち、ラッチ回路２０７は、グリッド電極Ｇ１〜Ｇ２の駆動に係る繰り返し周期ごとに、９０ビットの表示データを保持することになる。
【００４２】
マルチプレクサ２０８は、グリッド電極Ｇ１〜Ｇ２それぞれを駆動するタイミングにて、ラッチ回路２０７にて保持されている９０ビットの表示データから、駆動する方のグリッド電極Ｇ１又はＧ２に関する４５ビットの表示データを選択し、セグメントドライバ２０９に供給する。
【００４３】
セグメントドライバ２０９は、マルチプレクサ２０８にて選択・供給された４５ビットの表示データに基づいて、セグメント電極Ｓ１〜Ｓ４５を駆動するための信号を形成し、セグメント電極Ｓ１〜Ｓ４５に出力する。なお、セグメント電極Ｓ１〜Ｓ４５を駆動するための信号としては、セグメント電極Ｓ１〜Ｓ４５に印加する電圧（以下、セグメント電圧）としてもよいし、セグメントドライバ２０９とセグメント電極Ｓ１〜Ｓ４５の間に駆動素子を介在させ、その駆動素子へ供給する制御信号としてもよい（以下、前記セグメント電圧や前記制御信号を総称して、セグメント駆動信号と称す）。
【００４４】
グリッドドライバ２１０は、タイミング発生器２０４から供給される内部クロック信号Ａに基づいて、グリッド駆動信号を形成し、グリッド電極Ｇ１〜Ｇ２に出力する。なお、グリッド電極Ｇ１〜Ｇ２を駆動するための信号としては、グリッド電極Ｇ１〜Ｇ２に印加する電圧（以下、グリッド電圧）としてもよいし、グリッドドライバ２１０とグリッド電極Ｇ１〜Ｇ２の間に駆動素子を介在させ、その駆動素子へ供給する制御信号としてもよい（以下、前記グリッド電圧や前記制御信号を総称して、グリッド駆動信号と称す）。
【００４５】
ディマー制御手段２１１は、コントロールレジスタ２０６から供給されるディマー調整データに基づき、前記セグメント駆動信号や前記グリッド駆動信号のデューティー比を調整する。
【００４６】
フィラメントパルス制御手段２１２は、タイミング発生器２０４から供給される内部クロック信号Ｂに基づいて、フィラメント１１をパルス駆動するためのパルス駆動信号を形成し、ＦＰＣＯＮ端子を介してスイッチング素子５０に出力する。また、フィラメントパルス制御手段２１２は、ＦＰＲ端子から供給される信号に基づいて、パルス駆動信号の極性を設定する。
【００４７】
なお、本発明に係るＶＦＤ駆動回路２０では、フィラメントパルス制御手段２１２において、グリッド電極１２及びセグメント電極１３がともに駆動される電圧となっている期間（以下、オン期間と称す）につき、パルス駆動信号をオン期間だけ無効とすることができる。
【００４８】
以下、本発明に係るフィラメントパルス制御手段２１２について説明する。
【００４９】
＜フィラメントパルス制御手段＞
図４は、本発明に係る一実施形態としてのフィラメントパルス制御手段２１２の概略ブロック図である。同図によると、フィラメントパルス制御手段２１２は、パルス駆動信号生成手段７０とＦＰＤ（Filament Pulse Disable）制御手段８０とパルス駆動信号極性設定手段１１０とによって構成される。
【００５０】
パルス駆動信号生成手段７０は、タイミング発生器２０４から供給された内部クロック信号Ｂに基づいて、所定のデューティー比を有するパルス駆動信号を生成する手段である。
ＦＰＤ制御手段６０は、パルス駆動信号を無効とする期間を設定するための信号（以下、ＦＰＤＩＳ信号と称す）を生成するＦＰＤＩＳ信号生成手段８０と、外部コントローラ４０から受信するＦＰＤ設定データに応じて、ＦＰＤＩＳ信号の有効又は無効を設定可能な手段としてのＮＡＮＤ素子９０と、ＮＡＮＤ素子９０の出力に応じて、パルス駆動信号生成手段７０によって生成されたパルス駆動信号の有効又は無効を設定可能な手段としてのＡＮＤ素子１００と、によって構成される。
【００５１】
ところで、ＦＰＤ設定データは、本発明に係るパルス駆動信号をオン期間だけ無効とする機能自体を有効又は無効に設定可能とするデータのことであり、例えば、前述したように、ＮＡＮＤ素子９０にてＦＰＤＩＳ信号の有効又は無効を設定可能なデータとすることができる。なお、ＦＰＤ設定データは、Ｈレベルである場合にはパルス駆動信号をオン期間だけ無効とし、Ｌレベルである場合にはパルス駆動信号をオン期間に限らず有効とするように設定されている。
【００５２】
ＦＰＤ制御手段６０は、前述した構成に基づき、外部コントローラ４０から受信するＦＰＤ設定データがＨレベルの場合に、パルス駆動信号生成手段７０によって生成されたパルス駆動信号を、オン期間、所定レベル（例えば、Ｈレベル）に固定することによって無効とする。なお、ＦＰＤ制御手段６０は、前述した構成に限定されるものでなく、前述したような論理を実現するものであればよい。
【００５３】
パルス駆動信号極性設定手段１１０は、Ｅｘ(Exclusive)−ＯＲ素子によって構成され、ＦＰＲ端子に入力された信号レベルに応じて、パルス駆動信号の極性を設定する。なお、同図に示すように、スイッチング素子５０としてＰｃｈ−ＭＯＳ型ＦＥＴを採用した場合、パルス駆動信号極性設定手段１１０は、ＦＰＣＯＮ端子から出力されるパルス駆動信号の極性を、Ｐｃｈ−ＭＯＳ型ＦＥＴをオンする場合にはＬレベル、オフする場合にはＨレベルとなるように設定する。また、パルス駆動信号極性設定手段１１０は、前述したＥｘ−ＯＲ素子に限定されるものではなく、前述した論理を実現するものであればよい。
【００５４】
図５は、前述したような構成を有するフィラメントパルス制御手段２１２について、その動作を説明するためのタイミングチャートである。
まず、図５（Ａ）及び（Ｂ）に示す波形図のとおり、ＶＦＤ駆動回路２０にて、グリッド駆動信号及びセグメント駆動信号のデューティー比を"１／４"、"１／８"、"１／１６"と減じていくようなディミングが行われる場合を想定する。
【００５５】
ここで、図５に示す期間１Ｔでは、ＦＰＤ設定データ（図５（Ｄ））がＬレベルであるため、ＦＰＤＩＳ信号（図５（Ｃ））が無効となり、ＮＡＮＤ素子９０の出力（図５（Ｅ））がＨレベルとなる。そのため、パルス駆動信号生成手段７０にて生成されたパルス駆動信号（図５（Ｆ））は、オン期間（Ｔａ）においても有効となり、ＡＮＤ素子１００（図５（Ｇ））、Ｅｘ−ＯＲ素子１１０（図５（Ｈ））を介して、スイッチング素子５０に供給されることになる。
【００５６】
一方、図５に示す期間２Ｔ、３Ｔでは、ＦＰＤ設定データ（図５（Ｄ））がＨレベルであるため、ＦＰＤＩＳ信号（図５（Ｃ））が有効となり、ＮＡＮＤ素子９０の出力（図５（Ｅ））がＦＰＤＩＳ信号（図５（Ｃ））のパルス幅の期間Ｌレベルとなる。そのため、パルス駆動信号生成手段７０にて生成されたパルス駆動信号（図５（Ｆ））は、オン期間（Ｔｂ、Ｔｃ）において無効となり、スイッチング素子５０をオフさせる論理値（Ｈレベル：図５（Ｈ））にて、スイッチング素子５０に供給されることになる。
【００５７】
このようにして、本発明に係るＶＦＤ駆動回路２０は、グリッド電極１２及びセグメント電極１３がともに駆動される電圧となっている期間が短い場合（例えば、前記電圧となっている期間が、１周期の約１／８以下となる場合）、その期間、フィラメント１１とグリッド電極１２及びセグメント電極１３との間の電位差を一定（但し、フィラメント１１の長手方向では、若干の電位傾斜が生じる）とすることによって、ディミングにて所望の輝度調整を行うことができるので、その利便性を向上させることができる。
【００５８】
また、本発明に係るＶＦＤ駆動回路２０は、例えば、外部コントローラ４０側からＶＦＤ１０表示の輝度を確認しつつ、ＦＰＤ設定データに基づいて本発明に係る機能自体の有効又は無効を設定可能となるので、その利便性を向上させることができる。
【００５９】
＜ＦＰＤＩＳ信号生成手段＞
ところで、本発明に係るＶＦＤ駆動回路２０において、前記ＦＰＤＩＳ信号生成手段８０は、外部コントローラ４０から受信するディマー調整データに基づき、そのディマー調整データに対応するディマー値（グリッド駆動信号及びセグメント駆動信号のデューティー比として設定可能な値）に応じたパルス幅を有する信号をＦＰＤＩＳ信号として生成することができる。
【００６０】
このようなＦＰＤＩＳ信号生成手段８０としては、例えば、図６に示すような回路構成にて実現することができる。以下では、図６に示すＦＰＤＩＳ信号生成手段８０の一実施形態を、図７に示すＦＰＤＩＳ信号生成手段８０の主要信号のタイミングチャートを適宜併用して説明する。
ＦＰＤＩＳ信号生成手段８０は、ラッチ手段８０１と、比較手段８０２と、カウンタ手段８０３と、信号生成手段８０４と、を有する。
【００６１】
ラッチ手段８０１は、Ｄフリップフロップによって構成され、ＦＰＤＩＳ信号（図７（Ｅ））を生成するための情報として、外部コントローラ４０から受信したディマー調整データ（ＤＭ０〜ＤＭ９）をラッチする。なお、ディマー調整データをラッチするタイミングとしては、例えば、図６に示すように、後述のＲＳフリップフロップ８０８のリセット入力（図７（Ｄ））における立ち上がり時（ｔ０、ｔ３、ｔ６）とする。
【００６２】
比較手段８０２は、Ｅｘ−ＮＯＲ素子、ＮＡＮＤ素子、ＮＯＲ素子によって構成され、ラッチ手段８０１にてラッチされたディマー調整データ（ＤＭ０〜ＤＭ９）を反転した各ビットと、カウンタ手段８０３から出力される基準クロック信号に基づくカウント値（１Ｔ〜９Ｔ）とを比較し、一致する場合には"１"、不一致の場合には"０"を出力する。
【００６３】
カウンタ手段８０３は、リセット端子付きＴフリップフロップによって構成され、発振回路２０２にて生成された基準クロック信号を所定分周して（図６では、９分周）、カウント値（１Ｔ〜９Ｔ）を生成するとともに、後述のＲＳフリップフロップ８０８の反転出力、すなわち、ＦＰＤＩＳ信号（図７（Ｅ））の逆極性となる信号の立ち下り時（ｔ０、ｔ３、ｔ６）にカウント値（１Ｔ〜９Ｔ）をリセットする。
【００６４】
信号生成手段８０４は、Ｄフリップフロップ８０５、８０６と、ＮＯＲ素子８０７と、ＲＳフリップフロップ８０８によって構成される。
【００６５】
Ｄフリップフロップ８０５は、比較手段８０２からの出力を基準クロック信号の立ち上がり時（ｔ２）にセットするとともに、ＲＳフリップフロップ８０８のセット端子に入力する（図７（Ｃ））。なお、図７に示す時刻ｔ２は、カウンタ手段８０３にて時刻ｔ０からカウントされたカウンタ値（１Ｔ〜９Ｔ）と、ラッチ手段８０１にてラッチされたディマー調整データ（ＤＭ０〜ＤＭ９）を反転した各ビットとが一致した時刻を表している。
【００６６】
Ｄフリップフロップ８０６は、グリッド電極Ｇ１〜Ｇ２それぞれを駆動する期間を一周期とするような内部クロック信号Ａ（図７（Ｂ））に基づき、ＡＮＤ素子８０７を介して内部クロック信号Ａ（図７（Ｂ））を反転した信号をＲＳフリップフロップ８０８のリセット端子に入力する（図７（Ｄ））。
【００６７】
ＲＳフリップフロップ８０８は、前述したようなセット入力（図７（Ｃ））及びリセット入力（図７（Ｄ））に基づいて、図７（Ｅ）に示すようなＦＰＤＩＳ信号を出力する。なお、このＦＰＤＩＳ信号のパルス幅ＴＷは、ディマー制御手段２１１にて同一のディマー調整データに基づいて調整されたグリッド駆動信号（図７（Ｆ））のパルス幅ＴＷＧ及びセグメント駆動信号（図７（Ｇ））のパルス幅ＴＷＳと同一若しくはそれらのパルス幅ＴＷＧ、ＴＷＳを含むことになる。
【００６８】
このようにして、ＦＰＤＩＳ信号生成手段８０は、外部コントローラ４０から受信したディマー調整データに基づいて、図７の破線部Ｓ及びＴ内に示すようなパルス駆動信号をオン期間だけ無効とするためのＦＰＤＩＳ信号を生成する。なお、ＦＰＤＩＳ信号生成手段８０は、前述した構成に限定されるものではなく、前述した論理となればよい。
【００６９】
本発明に係るＶＦＤ駆動回路２０は、このようなＦＰＤＩＳ信号生成手段８０を有することによって、グリッド電極１２及びセグメント電極１３がともに駆動される電圧となっている期間が短い場合であっても、その期間、フィラメント１１とグリッド電極１２及びセグメント電極１３との間の電位差を一定とすることによって、ディミングにて所望の輝度調整を行うことができるので、その利便性を向上させることができる。
【００７０】
また、前述した実施形態として、本発明に係るＶＦＤ駆動回路２０は、外部コントローラ４０から受信するディマー調整データに基づいて、そのディマー調整データに対応するディマー値（グリッド駆動信号及びセグメント駆動信号のデューティー比として設定可能な値）に応じたパルス幅の期間が、所定期間（例えば、グリッド駆動信号及びセグメント駆動信号の１周期の約１／８）以下となる場合に、そのパルス幅の期間だけ、パルス駆動信号を無効とするようにしてもよい。
【００７１】
このような実施形態としては、例えば、前述したＦＰＤＩＳ信号生成手段８０において、比較手段８０２が"１"を出力するときのカウンタ手段８０３出力のカウント値（１Ｔ〜９Ｔ）が、（１パルス周期の期間−前記所定期間）以上となる場合に、比較手段８０２の出力をリセットする（"０"とする）手段を新たに備えるようにすればよい。
【００７２】
このようにして、本発明に係るＶＦＤ駆動回路２０は、外部コントローラ４０からディマー調整データを受信するごとに、その受信したディマー調整データに基づいてパルス駆動信号を無効とする場合を自動的に判定することができるので、その利便性を向上させることができる。
【００７３】
また、前述した実施形態として、本発明に係るＶＦＤ駆動回路２０を半導体集積回路とし、フィラメント１１をパルス駆動するための電圧を生成するスイッチング素子５０を外部に接続可能とするインタフェース（ＦＰＣＯＮ端子）を備えるようにしてもよい。
【００７４】
また、前述した実施形態として、本発明に係るＶＦＤ駆動回路２０を用いた様々なアプリケーション回路（例えば、蛍光表示管モジュール）に対して、スイッチング素子５０を備えるようにしてもよい。好ましくは、ＶＦＤ駆動回路２０は、半導体集積回路とし、スイッチング素子５０を外部に接続可能としてもよいし、集積化したスイッチング素子５０を内蔵した半導体集積回路としてもよい。
【００７５】
【発明の効果】
本発明によれば、蛍光表示管駆動回路の利便性を向上させることができる。
【図面の簡単な説明】
【図１】本発明に係る一実施形態としての蛍光表示管駆動回路を含めたシステムの概略構成図である。
【図２】本発明に係る一実施形態としての外部コントローラと蛍光表示管駆動回路との間のデータ転送フォーマットについてのタイミングチャートである。
【図３】本発明に係る一実施形態としての蛍光表示管駆動回路のブロック図である。
【図４】本発明に係る一実施形態としてのフィラメントパルス制御手段のブロック図である。
【図５】本発明に係る一実施形態としてのフィラメントパルス制御手段の動作を説明するタイミングチャートである。
【図６】本発明に係る一実施形態としてのＦＰＤ制御手段の回路構成図である。
【図７】本発明に係る一実施形態としてのＦＰＤ制御手段の動作を説明するタイミングチャートである。
【図８】ディマー調整データとディマー値との対照表の一例を説明する図である。
【図９】従来のパルス駆動方式を説明する図である。
【図１０】従来のパルス駆動方式において蛍光表示管の各電極の電位関係を説明する図である。
【符号の説明】
１０ ＶＦＤ
１１ フィラメント
１２ グリッド電極
１３ セグメント電極
２０ ＶＦＤ駆動回路
２０１ インタフェース部
２０２ 発振回路
２０３ 分周回路
２０４ タイミング発生器
２０５ シフトレジスタ
２０６ コントロールレジスタ
２０７ ラッチ回路
２０８ マルチプレクサ
２０９ セグメントドライバ
２１０ グリッドドライバ
２１１ ディマー制御手段
２１２ フィラメントパルス制御手段
３０ 外部発振器
４０ 外部コントローラ
５０ スイッチング素子
６０ ＦＰＤ制御手段
７０ パルス駆動信号生成手段
８０ ＦＰＤＩＳ信号生成手段
９０ ＮＡＮＤ素子
１００ ＡＮＤ素子
１１０ パルス駆動信号極性設定手段
８０１ ラッチ手段
８０２ 比較手段
８０３ カウンタ手段
８０４ 信号生成手段
８０５ ８０６ Ｄフリップフロップ
８０７ ＮＯＲ素子
８０８ ＲＳフリップフロップ
Claims (8)
- フィラメントと、グリッド電極と、セグメント電極と、を有する蛍光表示管に対して、前記フィラメントを駆動するフィラメント駆動手段と、前記グリッド電極をパルス駆動するグリッド駆動手段と、前記セグメント電極をパルス駆動するセグメント駆動手段と、を有する蛍光表示管駆動回路であって、
前記フィラメント駆動手段の出力を制御する制御手段を備え、
前記制御手段は、前記グリッド駆動手段及び前記セグメント駆動手段によって前記グリッド電極及び前記セグメント電極がともに駆動される電圧となり、前記電圧となる期間ＴＷが１周期の約１／８以下である場合に、外部から一方の論理値を受信すると、前記フィラメント駆動手段の出力を前記期間ＴＷだけ無効とする電圧レベルを印加し、また、前記グリッド駆動手段及び前記セグメント駆動手段によって前記グリッド電極及び前記セグメント電極がともに駆動される電圧となり、外部から他方の論理値を受信すると、前記電圧となる期間ＴＷに関わらず、前記フィラメント駆動手段の出力を有効とする電圧レベルを印加する
ことを特徴とする蛍光表示管駆動回路。 - 前記フィラメント駆動手段は、前記フィラメントをパルス駆動するためのパルス駆動信号を出力することを特徴とする請求項１に記載の蛍光表示管駆動回路。
- 前記蛍光表示管駆動回路は、前記グリッド駆動手段の出力又は前記セグメント駆動手段の出力のデューティー比に対応づけたデータＹを外部から受信し、前記期間ＴＷを、前記受信したデータＹに対応した前記デューティー比に基づくパルス幅の期間とすることを特徴とする請求項２に記載の蛍光表示管駆動回路。
- 前記蛍光表示管駆動回路は、前記グリッド駆動手段の出力又は前記セグメント駆動手段の出力のデューティー比に対応づけたデータＹを外部から受信し、
前記制御手段は、前記受信したデータＹに対応した前記デューティー比に基づく前記期間ＴＷが所定期間以下となる場合に、前記フィラメント駆動手段の出力を前記期間ＴＷだけ無効とすることを特徴とする請求項３に記載の蛍光表示管駆動回路。 - 前記蛍光表示管駆動回路は、半導体集積回路であり、前記フィラメント駆動手段の出力に基づき、前記フィラメントをパルス駆動するための電圧を生成するスイッチング素子を外部に接続可能とすることを特徴とする請求項４に記載の蛍光表示管駆動回路。
- 前記フィラメント駆動手段の出力に基づき、前記フィラメントをパルス駆動するための電圧を生成するスイッチング素子を有することを特徴とする請求項５に記載の蛍光表示管駆動回路。
- 前記蛍光表示管駆動回路は、半導体集積回路であり、前記スイッチング素子を外部に接続可能とすることを特徴とする請求項６に記載の蛍光表示管駆動回路。
- 前記蛍光表示管駆動回路は、前記スイッチング素子を集積化した半導体集積回路であることを特徴とする請求項７に記載の蛍光表示管駆動回路。
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