JPH05336088A - 速度変換ビット分離装置 - Google Patents
速度変換ビット分離装置Info
- Publication number
- JPH05336088A JPH05336088A JP16436792A JP16436792A JPH05336088A JP H05336088 A JPH05336088 A JP H05336088A JP 16436792 A JP16436792 A JP 16436792A JP 16436792 A JP16436792 A JP 16436792A JP H05336088 A JPH05336088 A JP H05336088A
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- Japan
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- clock signal
- speed conversion
- data
- bit
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- Pending
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Abstract
(57)【要約】
【目的】 ２次クロック信号の再生を行う場合の回路構
成を簡素化し、装置規模を縮小してコストを低減する。 【構成】 入力端子２２からのクロック信号Ｓ１２を分
周器２６によりｎ／ｎ＋１に分周してデータのクロック
信号を生成する。このクロック信号を速度変換ビット分
離回路２４に入力してビット分離を行う。速度変換ビッ
ト分離回路２４で付加ビットを取り除いた分離後のデー
タＳ１４と、速度変換後であるクロック信号Ｓ１６とが
再生され、それぞれ出力端子３０，３２より出力され
る。
成を簡素化し、装置規模を縮小してコストを低減する。 【構成】 入力端子２２からのクロック信号Ｓ１２を分
周器２６によりｎ／ｎ＋１に分周してデータのクロック
信号を生成する。このクロック信号を速度変換ビット分
離回路２４に入力してビット分離を行う。速度変換ビッ
ト分離回路２４で付加ビットを取り除いた分離後のデー
タＳ１４と、速度変換後であるクロック信号Ｓ１６とが
再生され、それぞれ出力端子３０，３２より出力され
る。
Description
【０００１】
【産業上の利用分野】本発明はデジタル伝送システムに
おけるデジタル信号の多重、分離処理に利用し、クロッ
ク信号を分周して付加ビットを分離する速度変換ビット
分離装置に関する。
おけるデジタル信号の多重、分離処理に利用し、クロッ
ク信号を分周して付加ビットを分離する速度変換ビット
分離装置に関する。
【０００２】
【従来の技術】従来、パケット通信などのデジタル伝送
システムに使用する速度変換ビット分離装置では、デー
タに同期をとるためのフレームビットと他の情報の付加
ビットが多重されたデジタル信号からデータを分離する
とともに、クロック信号をデータ分離後の速度に変換す
る処理を行っている。このような従来技術において、付
加ビット分離後のデータのビットレートの２次クロック
信号レートは速度変換前のデジタル信号のビットレート
である１次クロック信号レートと位相比較される。この
位相比較出力が電圧制御型発振器（ＶＣＯ）に制御電圧
として印加されて２次クロック信号レートを決定してい
る。
システムに使用する速度変換ビット分離装置では、デー
タに同期をとるためのフレームビットと他の情報の付加
ビットが多重されたデジタル信号からデータを分離する
とともに、クロック信号をデータ分離後の速度に変換す
る処理を行っている。このような従来技術において、付
加ビット分離後のデータのビットレートの２次クロック
信号レートは速度変換前のデジタル信号のビットレート
である１次クロック信号レートと位相比較される。この
位相比較出力が電圧制御型発振器（ＶＣＯ）に制御電圧
として印加されて２次クロック信号レートを決定してい
る。
【０００３】図２は従来例の速度変換ビッド分離装置に
おける構成を示している。図２において、データに付加
ビットが多重されたデジタル信号Ｓ１が入力される入力
端子２と、クロック信号（１次クロック信号レート）Ｓ
２が入力される入力端子４とを有し、さらに、入力端子
２，４が接続され、慣用的な構成とともに位相比較器を
備えた速度変換ビット分離回路６と、ＶＣ０８とを有し
ている。さらに、速度変換ビット分離回路６からの付加
ビット分離後のデータＳ４が出力される出力端子１０
と、速度変換されたクロック信号Ｓ６が出力される出力
端子１２が設けられている。
おける構成を示している。図２において、データに付加
ビットが多重されたデジタル信号Ｓ１が入力される入力
端子２と、クロック信号（１次クロック信号レート）Ｓ
２が入力される入力端子４とを有し、さらに、入力端子
２，４が接続され、慣用的な構成とともに位相比較器を
備えた速度変換ビット分離回路６と、ＶＣ０８とを有し
ている。さらに、速度変換ビット分離回路６からの付加
ビット分離後のデータＳ４が出力される出力端子１０
と、速度変換されたクロック信号Ｓ６が出力される出力
端子１２が設けられている。
【０００４】次に、この従来の構成における動作につい
て説明する。デジタル信号Ｓ１が入力端子２に供給さ
れ、さらに、クロック信号（１次クロック信号レート）
Ｓ２が入力端子４に入力される。このデジタル信号Ｓ１
及びクロック信号Ｓ２がそれぞれ速度変換ビット分離回
路６に入力され、付加ビット分離後のデータのクロック
信号（２次クロック信号レート）が速度変換ビット分離
回路６内の図示しない位相比較器からのＰＬＬ電圧出力
で制御されるＶＣ０８で決定して出力される。ＶＣ０８
からのクロック信号は速度変換ビット分離回路６のクロ
ック（ＣＬＫ）入力端に入力され、このクロック信号に
より速度変換ビット分離回路６で処理された付加ビット
分離後のデータＳ４と速度変換されたクロック信号Ｓ６
とがそれぞれ出力端子１０，１２から出力される。
て説明する。デジタル信号Ｓ１が入力端子２に供給さ
れ、さらに、クロック信号（１次クロック信号レート）
Ｓ２が入力端子４に入力される。このデジタル信号Ｓ１
及びクロック信号Ｓ２がそれぞれ速度変換ビット分離回
路６に入力され、付加ビット分離後のデータのクロック
信号（２次クロック信号レート）が速度変換ビット分離
回路６内の図示しない位相比較器からのＰＬＬ電圧出力
で制御されるＶＣ０８で決定して出力される。ＶＣ０８
からのクロック信号は速度変換ビット分離回路６のクロ
ック（ＣＬＫ）入力端に入力され、このクロック信号に
より速度変換ビット分離回路６で処理された付加ビット
分離後のデータＳ４と速度変換されたクロック信号Ｓ６
とがそれぞれ出力端子１０，１２から出力される。
【０００５】
【発明が解決しようとする課題】上記の従来例の速度変
換ビッド分離装置では、データのクロック信号（２次ク
ロック信号レート）を再生するためにＶＣ０８及び速度
変換ビット分離回路６内に位相比較器が設けられてい
る。この構成は比較的複雑であり、装置規模が増大して
コストが嵩むという問題があった。
換ビッド分離装置では、データのクロック信号（２次ク
ロック信号レート）を再生するためにＶＣ０８及び速度
変換ビット分離回路６内に位相比較器が設けられてい
る。この構成は比較的複雑であり、装置規模が増大して
コストが嵩むという問題があった。
【０００６】本発明は、このような従来の技術における
問題を解決するものであり、２次クロック信号の再生を
行う場合の回路構成が簡素化され、装置規模が縮小して
コストが低減できる速度変換ビッド分離装置の提供を目
的とする。
問題を解決するものであり、２次クロック信号の再生を
行う場合の回路構成が簡素化され、装置規模が縮小して
コストが低減できる速度変換ビッド分離装置の提供を目
的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に本発明は、データｎビットに１ビットの付加ビットが
多重されたｎ対１のデジタル信号より付加ビットを分離
してデータを取り出す速度変換ビット分離装置であっ
て、デジタル信号と入力クロック信号が供給され、か
つ、供給される生成クロック信号によりデジタル信号か
ら付加ビットを分離してデータを取り出して出力する速
度変換ビット分離手段と、入力クロック信号をｎ／ｎ＋
１に分周した生成クロック信号を速度変換ビット分離手
段に供給する分周手段とを備えた構成としてある。
に本発明は、データｎビットに１ビットの付加ビットが
多重されたｎ対１のデジタル信号より付加ビットを分離
してデータを取り出す速度変換ビット分離装置であっ
て、デジタル信号と入力クロック信号が供給され、か
つ、供給される生成クロック信号によりデジタル信号か
ら付加ビットを分離してデータを取り出して出力する速
度変換ビット分離手段と、入力クロック信号をｎ／ｎ＋
１に分周した生成クロック信号を速度変換ビット分離手
段に供給する分周手段とを備えた構成としてある。
【０００８】
【作用】このような構成からなる、本発明の速度変換ビ
ッド分離装置は、デジタル信号と入力クロック信号が供
給される。この入力クロック信号をｎ／ｎ＋１に分周し
た生成クロック信号によりデジタル信号から付加ビット
を分離し、データを取り出して出力する。
ッド分離装置は、デジタル信号と入力クロック信号が供
給される。この入力クロック信号をｎ／ｎ＋１に分周し
た生成クロック信号によりデジタル信号から付加ビット
を分離し、データを取り出して出力する。
【０００９】
【実施例】次に、本発明の速度変換ビッド分離装置の実
施例を図面に基づいて説明する。図１は実施例の構成を
示している。図１において、データに付加ビットが多重
されたデジタル信号Ｓ１１が入力される入力端子２０
と、クロック信号Ｓ１２が入力される入力端子２２とを
有している。また、入力端子２０，２２と接続され、デ
ジタル信号Ｓ１１から付加ビットを分離してデータを取
り出す速度変換ビット分離回路２４と、クロック信号Ｓ
１２が供給されてｎ／ｎ＋１に分周して速度変換ビット
分離回路２４に出力する分周器２６とを有している。さ
らに、速度変換ビット分離回路２４で付加ビットを取り
除いた分離後のデータＳ１４と速度変換後である再生さ
れたクロック信号Ｓ１６とがそれぞれ出力される出力端
子３０，３２とを有している。ここで、デジタル信号Ｓ
１１はデータと付加ビットの割合をｎ対１、すなわち、
データｎビットに１ビットの付加ビットが多重されてい
るものである。
施例を図面に基づいて説明する。図１は実施例の構成を
示している。図１において、データに付加ビットが多重
されたデジタル信号Ｓ１１が入力される入力端子２０
と、クロック信号Ｓ１２が入力される入力端子２２とを
有している。また、入力端子２０，２２と接続され、デ
ジタル信号Ｓ１１から付加ビットを分離してデータを取
り出す速度変換ビット分離回路２４と、クロック信号Ｓ
１２が供給されてｎ／ｎ＋１に分周して速度変換ビット
分離回路２４に出力する分周器２６とを有している。さ
らに、速度変換ビット分離回路２４で付加ビットを取り
除いた分離後のデータＳ１４と速度変換後である再生さ
れたクロック信号Ｓ１６とがそれぞれ出力される出力端
子３０，３２とを有している。ここで、デジタル信号Ｓ
１１はデータと付加ビットの割合をｎ対１、すなわち、
データｎビットに１ビットの付加ビットが多重されてい
るものである。
【００１０】次に、この構成の速度変換ビッド分離装置
の動作について説明する。入力端子２０にデータに付加
ビットが多重されたデジタル信号Ｓ１１が入力され、入
力端子２２にクロック信号Ｓ１２が入力される。この場
合、速度変換ビット分離回路２４では、入力端子２０か
ら供給されたデジタル信号Ｓ１１から付加ビットを分離
してデータを取り出すために本来のデータのクロック信
号が必要となる。ここで、入力端子２２からのクロック
信号Ｓ１２を分周器２６でｎ／ｎ＋１に分周してデータ
のクロック信号を生成する。この生成クロック信号を速
度変換ビット分離回路２４に入力してビット分離を行
う。これにより付加ビットを取り除いた分離後のデータ
Ｓ１４と、速度変換後であるクロック信号Ｓ１６が再生
され、それぞれ出力端子３０，３２より出力される。
の動作について説明する。入力端子２０にデータに付加
ビットが多重されたデジタル信号Ｓ１１が入力され、入
力端子２２にクロック信号Ｓ１２が入力される。この場
合、速度変換ビット分離回路２４では、入力端子２０か
ら供給されたデジタル信号Ｓ１１から付加ビットを分離
してデータを取り出すために本来のデータのクロック信
号が必要となる。ここで、入力端子２２からのクロック
信号Ｓ１２を分周器２６でｎ／ｎ＋１に分周してデータ
のクロック信号を生成する。この生成クロック信号を速
度変換ビット分離回路２４に入力してビット分離を行
う。これにより付加ビットを取り除いた分離後のデータ
Ｓ１４と、速度変換後であるクロック信号Ｓ１６が再生
され、それぞれ出力端子３０，３２より出力される。
【００１１】
【発明の効果】以上のように、本発明の速度変換ビッド
分離装置は、慣用的な構成によるＶＣＯや位相比較器を
不要にして２次クロック信号の再生をｎ／ｎ＋１の分周
手段を用いて行うようにしているため、回路構成が簡素
化され、装置規模が縮小してコストを低減できるという
効果を有する。
分離装置は、慣用的な構成によるＶＣＯや位相比較器を
不要にして２次クロック信号の再生をｎ／ｎ＋１の分周
手段を用いて行うようにしているため、回路構成が簡素
化され、装置規模が縮小してコストを低減できるという
効果を有する。
【図１】本発明の速度変換ビッド分離装置の実施例にお
ける構成を示すブロック図である。
ける構成を示すブロック図である。
【図２】従来の速度変換ビッド分離装置における構成を
示すブロック図である。
示すブロック図である。
２０，２２ 入力端子 ２４ 速度変換ビット分離回路 ２６ 分周器 ３０，３２ 出力端子 Ｓ１１ デジタル信号 Ｓ１２ クロック信号 Ｓ１４ データ Ｓ１６ クロック信号
Claims (1)
- 【請求項１】 データｎビットに１ビットの付加ビット
が多重されたｎ対１のデジタル信号より上記付加ビット
を分離して上記データを取り出す速度変換ビット分離装
置であって、 上記デジタル信号と入力クロック信号が供給され、か
つ、供給される生成クロック信号により上記デジタル信
号から付加ビットを分離してデータを取り出す速度変換
ビット分離手段と、 上記入力クロック信号をｎ／ｎ＋１に分周した上記生成
クロック信号を上記速度変換ビット分離手段に供給する
分周手段と、 を備える速度変換ビッド分離装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16436792A JPH05336088A (ja) | 1992-05-29 | 1992-05-29 | 速度変換ビット分離装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16436792A JPH05336088A (ja) | 1992-05-29 | 1992-05-29 | 速度変換ビット分離装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05336088A true JPH05336088A (ja) | 1993-12-17 |
Family
ID=15791799
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16436792A Pending JPH05336088A (ja) | 1992-05-29 | 1992-05-29 | 速度変換ビット分離装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05336088A (ja) |
-
1992
- 1992-05-29 JP JP16436792A patent/JPH05336088A/ja active Pending
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