KR101226416B1 - 복수의 데이터 채널의 정렬 방법 및 장치 - Google Patents

복수의 데이터 채널의 정렬 방법 및 장치 Download PDF

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Abstract

본 발명은 디스큐 비트스트림(deskew bitstream)을 이용하여 복수의 데이터 채널을 정렬하는 방법 및 장치를 포함한다. 이 방법은 디스큐 비트스트림을 수신하는 단계와, 디스큐 비트스트림을 처리하여 정렬된 디스큐 프레임을 식별하는 단계와, 정렬된 디스큐 프레임으로부터의 디스큐 채널 비교 비트를 각각의 복수의 데이터 채널로부터의 데이터 채널 비교 비트에 대해 비교함으로써 복수의 데이터 채널 각각과 연관된 데이터 채널 정렬 위치를 식별하는 단계와, 각각의 복수의 데이터 채널과 연관된 복수의 데이터 채널 정렬 위치를 선택하여 복수의 데이터 채널을 정렬하는 단계를 포함한다. 복수의 데이터 채널은 데이터 채널과 연관된 스큐(skew)를 실질적으로 감소하는 방식으로 정렬된다. 디스큐 비트스트림은 데이터 채널과 연관된 복수의 데이터 비트 및 데이터 비트의 적어도 하나의 부분을 이용하여 생성된 복수의 패리티 비트를 포함한다.

Description

복수의 데이터 채널의 정렬 방법 및 장치{METHOD AND APPARATUS FOR SYNCHRONIZING DATA CHANNELS USING DESKEW CHANNEL}
본 발명은 통신 네트워크의 분야에 관한 것이고, 보다 구체적으로는 디스큐 채널(deskew channel)을 이용하여 데이터 라인을 동기화하는 것에 관한 것이다.
SERDES 프레이머 인터페이스(framer interface)는 광학 모듈(즉, 트랜스폰더(transponder))과 CMOS(complementary metal-oxide semiconductor) ASIC(application-specific integrated circuit) 프레이머(framer) 사이의 전기적 인터페이스이다. 이러한 SERDES 프레이머 인터페이스는 현재 광학 인터네트워킹 포럼(Optical Internetworking Forum : OIF) SFI-5 표준에 지정된 바와 같이 1개의 2.5Gbps 디스큐 채널과 함께 16개의 2.5 기가비트/초(즉, 16×2.5Gbps) 차동 데이터 라인을 이용하여 처리되고 있다. OIF SFI-5 표준에 따르면, 디스큐 채널을 거쳐 전달되는 데이터 샘플은 64-비트 헤더가 선두로 이끈다. 디스큐 채널 헤더는 4개의 오버헤드 바이트(EH 1-4)뿐만 아니라 프레이밍을 위한 2개의 A1 바이트(F6) 및 2개의 A2 바이트(62)를 포함한다.
64-비트 디스큐 채널 헤더의 전송 이후에, 16개의 데이터 라인 각각으로부터의 64 비트 샘플은 디스큐 채널을 거쳐 전송된다(예를 들면, 데이터 라인 15로부터의 64 비트 샘플이 전송되고, 데이터 라인 14로부터의 64 비트 샘플이 전송되고, 데이터 라인 0으로부터의 64 비트 샘플이 디스큐 채널을 통해 전송될 때까지 이러한 방식으로 계속 진행된다). 불리한 점은, OIF SFI-5 SERDES 프레이머 인터페이스가 구현하기 어렵다는 점이다. 예를 들면, 로직 게이트의 필수적 개수와 관련된 구현에 드는 노력이 매우 크게 필요하다. 이로 인해, 고속 ASIC 기술(SiGe, InP 등)에서의 이러한 접근법의 효과적 구현은, 이러한 구현의 연관된 전력 소모에 기인하여 매우 값이 비싸다.
종래 기술의 여러 단점은 본 발명에 따른 디스큐 비트스트림을 이용한 복수의 데이터 채널의 정렬 방법 및 장치에 의해 해결된다. 특히, 본 발명의 일실시예에 따른 방법은 이 방법은 디스큐 비트스트림을 수신하는 단계와, 디스큐 비트스트림을 처리하여 정렬된 디스큐 프레임을 식별하는 단계와, 정렬된 디스큐 프레임으로부터의 디스큐 채널 비교 비트를 각각의 복수의 데이터 채널로부터의 데이터 채널 비교 비트에 대해 비교함으로써 복수의 데이터 채널 각각과 연관된 데이터 채널 정렬 위치를 식별하는 단계와, 각각의 복수의 데이터 채널과 연관된 복수의 데이터 채널 정렬 위치를 선택하여 복수의 데이터 채널을 정렬하는 단계를 포함한다.
복수의 데이터 채널은 데이터 채널과 연관된 스큐(skew)를 실질적으로 감소하는 방식으로 정렬된다. 디스큐 비트스트림은 데이터 채널과 연관된 복수의 데이터 비트 및 데이터 비트의 적어도 하나의 부분을 이용하여 생성된 복수의 패리티 비트를 포함한다. OIF SFI-5 표준에 정의된 바이트-지향성 프레이밍 기법(A1/A2 바이트를 이용함)에 대조되는 비트-지향성 프레이밍 기법(교번적인 홀수-짝수 패리티 비트를 이용함)을 이용함으로써, 본 발명은 더 간단하고, 더 효과적이고, 더 신뢰성이 있으며, 더 비용 효율적 방식으로 데이터 라인을 디스큐잉할 수 있게 한다. 또한, 본 발명은 교번적인 홀수-짝수 패리티 비트를 이용하여 디스큐 채널 상의 보장된 토글 레이트(toggle rate)를 제공한다.
본 발명의 개시 내용은 첨부된 도면과 함께 이하의상세한 설명을 고려함으로써 쉽게 이해될 것이다.
설명의 이해를 돕기 위하여, 가능한 경우에 도면들에 공통으로 들어가는 동일 구성 요소를 지정하기 위해서 동일한 참조 부호를 사용하였다.
도 1은 직렬화기-병렬화기(serializer-deserializer) 및 프레이머 모듈을 포함하는 디스큐 채널 생성 시스템을 도시하는 상위 레벨 블록도.
도 2는 도 1에 도시된 패리티 디스큐 채널 생성 모듈을 도시하는 상위 레벨 블록도.
도 3은 도 2에 도시된 패리티 디스큐 채널 생성 모듈에 따른 병렬 패리티 디스큐 채널 생성을 로직 표현으로 나타내는 도면.
도 4는 도 2에 도시된 패리티 디스큐 채널 생성 모듈에 따른 직렬 교번 패리티 비트 생성을 도시하는 흐름도.
도 5는 프레이머 모듈 및 직렬화기-병렬화기를 포함하는 데이터 채널 정렬 시스템을 도시하는 상위 레벨 블록도.
도 6은 도 5에 도시된 SERDES(101)에 의해 수신된 스큐잉된(skewed) 데이터 채널의 로직 표현을 도시하는 도면.
도 7은 도 5에 도시된 디스큐 프레이머 모듈을 도시하는 상위 레벨 블록도.
도 8은 도 7에 도시된 디스큐 프레이밍 제어기를 도시하는 흐름도.
도 9는 도 5에 도시된 데이터 채널 중 하나를 정렬하는 데이터 채널 정렬 시스템의 작동을 도시하는 상위 레벨 블록도.
도 10은 도 5에 도시된 데이터 채널 중 하나에 대한 도 9에 도시된 데이터 채널 정렬 시스템의 작동을 도시하는 흐름도.
도 11은 본 명세서에 설명된 기능을 수행하기 위해 이용하기에 적합한 범용 컴퓨터를 도시하는 상위 레벨 블록도.
본 발명은 4개의 10Gbps 데이터 라인을 구비하는 SERDES 프레이머 인터페이스를 포함한 통신 시스템과 관련하여 설명될 것이나, 본 발명은 데이터 라인을 동기화하기 위해서 디스큐를 이용하도록 작동 가능한 다른 통신 인터페이스에도 용이하게 적용될 수 있다. 일반적으로, 본 발명은 디스큐 채널을 이용한 데이터 라인 의 동기화를 위한 전력 최적화 해결법을 포함한다. 본 발명에서, 비트 지향성 샘플링 방법을 이용하고, 디스큐 프레이밍 마커(deskew framing marker)로서 교번적 홀수-짝수 패리티를 이용하는 것은, 실질적으로 더 적은 전력 소모를 가지고 데이터 라인의 동기화를 가능하게 한다. 비트 지향성 샘플링 방법을 이용하고, 디스큐 프레이밍 마커로서 교번적 홀수-짝수 패리티를 이용하는 것은, SiGe, InP 등의 기술에서 본 발명의 향상된 데이터 라인 동기화 방법을 구현하는 데 필요한 로직 게이트의 개수를 크게 감소시킨다.
이와 같이, 본 발명은 이전에 데이터 라인의 동기화를 위해 요구되던 것보다도 훨씬 더 적은 개수의 로직 게이트를 이용하여 구현될 수 있기 때문에, 그것으로 본 발명은 데이터 라인의 동기화에 요구되는 전력 소모를 크게 감소시킨다. 또한, 일실시예에서, 주로 본 명세서에 언급된 바와 같이, 본 발명은 디스큐 채널 상에서 연속적으로 동일한 숫자의 최대 개수를 9개로 제한하고, 그것에 의해 SERDES 장치 내에서 디스큐 채널이 전체 클록 분포에 대한 최고의 소스가 될 수 있게 한다.
도 1은 직렬화기-병렬화기 및 프레이머 모듈을 포함하는 디스큐 채널 생성 시스템에 대한 상위 레벨 블록도를 도시한다. 특히, 도 1의 디스큐 채널 생성 시스템(100)은 직렬화기-병렬화기(SERDES)(101) 및 프레이머 모듈(FM)(102)을 포함한다. 일실시예에서, SERDES(101)는 SiGe SERDES를 포함한다. 다른 실시예에서, SERDES(101)는 InP SERDES를 포함한다. 일실시예에서, FM(102)은 CMOS 프레이머 모듈을 포함한다. 도 1에 도시된 바와 같이, SERDES(101)의 출력 포트는 FM(102)의 각각의 입력 포트에 결합된다.
도 1에 도시된 바와 같이, SERDES(101)는 클록 데이터 복원(CDR)(106), 디멀티플렉서(DEMUX)(110), 복수의 레지스터(1140-1143)(통칭적으로, 레지스터(114)), 패리티 디스큐 채널 생성 모듈(PDCGM)(126) 및 레지스터(127)를 포함한다. 도 1에 도시된 바와 같이, FM(102)은 복수의 수신 데이터 프레이머 모듈(RDFM)(1180-1183)(통칭적으로, RDFM(118)), 디스큐 정렬 버퍼(DAB)(122), 수신 디스큐 채널 프레이머 모듈(RDCFM)(130) 및 디스큐 제어기(DC)(136)를 포함한다. D타입 플립-플롭(flip-flops)을 포함하는 것으로 도시되어 있으나, 레지스터(114) 및 레지스터(127)는 다양한 다른 저장 구성 요소를 이용하여 구현될 수도 있다.
도 1에 도시된 바와 같이, SERDES(101)는 직렬 입력 링크(serial input link : SIL)(104)를 이용하여 광학 모듈(도시하지 않음)로부터 직렬 데이터 스트림을 수신한다. SIL(104)은 CDR(106)의 입력 포트에 결합된다. CDR(106)은 SIL(104)을 거쳐 직렬 데이터 스트림을 수신하고, 수신된 직렬 데이터 스트림을 처리한다. CDR(106)은 종래 기술에서 알려진 바와 같이 데이터 복원 기능 및 클록 복원 기능을 실행한다. CDR(106)의 제 1 출력 포트는 데이터 신호 접속부(DSC)(108)에 의해 DEMUX(110)의 입력 포트에 결합된다. CDR(106)은 복원된 데이터 신호를 DSC(108)를 거쳐 DEMUX(110)로 전달한다. CDR(106)의 제 2 출력 포트는 클록 신호 접속부(CSC)(109)에 의해 DEMUX(110)의 클록 입력 포트, 각각의 레지스터(114)의 각각의 클록 입력 포트, PDCGM(126)의 클록 입력 포트 및 레지스터(127)의 클록 입력 포트에 결합된다. CDR(106)은 CSC(109)를 거쳐 복원된 클록 신호를 전달한다. CDR(106)은 DEMUX(110)를 통과하는 데이터 흐름을 제어하기 위해 DEMUX(110)에 복원된 클록 신호를 전달한다. 마찬가지로, CDR(106)은 레지스터(114)에 대한 데이터의 입력 및 레지스터(114)로부터의 데이터 판독을 제어하기 위해 각각의 레지스터(114)에 대해 복원된 클록 신호를 전달한다. CDR(106)은 디스큐 채널의 생성에 이용하기 위해 PDCGM(126)로 복원된 클록 신호를 전달한다. CDR(106)은 PDCGM(126)에 의해 출력된 디스큐 채널 비트스트림을 수신하는 레지스터(127)에 복원된 클록 신호를 전달한다.
도 1에 도시된 바와 같이, DEMUX(110)는 DSC(108)를 거쳐 CDR(106)로부터 복원된 데이터 스트림을 직렬 비트스트림으로 수신한다. 일실시예에서, 수신된 데이터 비트스트림은 40Gbps 비트스트림을 포함한다. DEMUX(110)는 CDR(106)로부터 CSC(109)를 거쳐 복원된 클록 신호를 수신한다. 일실시예에서, 도 1에 도시된 바와 같이, DEMUX(110)는 1:4 디멀티플렉서를 포함한다. 1:4 디멀티플렉서를 포함하는 것으로 도시되어 있으나, 당업자라면 데이터 채널의 개수에 따라서 DEMUX(110)를 구현하는 데 있어서 다양한 다른 디멀티플렉서 로직이 이용될 수 있다는 것을 이해할 것이다. DEMUX(110)는 수신된 직렬 비트스트림을 디멀티플렉싱하여 복수의 데이터 채널(DC)(1120-1123)(통칭적으로, DC(112))을 생성한다. DEMUX(110)의 4개의 출력 포트는 각각 레지스터(1140-1143)의 데이터 입력 포트에 결합된다. DEMUX(110)는 레지스터(1140-1143)에 각각 DC(1120-1123)를 전달한다.
레지스터(1140-1143)는 DC(1120-1123)와 각각 연관된 디멀티플렉싱된 데이터 비트스트림을 수신한다. 레지스터(1140-1143)는 하나의 클록 사이클 동안 디멀티플렉싱된 데이터 비트스트림의 각각의 비트를 저장한다. DC(1120-1123)와 연관된 비트의 레지스터(1140-1143)로의 입력 및 DC(1160-1163)와 연관된 비트의 레지스터(1140-1143)로부터의 출력은 CDR(106)로부터 수신되는 복원된 클록 신호를 이용하여 제어된다. 레지스터(1140-1143)의 출력 포트는 각각 RDFM(1180-1183)의 입력 포트에 결합된다. 레지스터(1140-1143)는 FM(102)의 각각의 RDFM(1180-1183)로 송신하기 위해 DEMUX(110)로부터 수신된 데이터를 DC(1120-1123)를 거쳐 각각의 복수의 데이터 채널(DC)(1160-1163)(통칭적으로, DC(116))로 전달한다. 레지스터(114)에 의한 각각의 DC(116)로의 비트 출력은 디스큐 채널 생성에서 사용하기 위해 PDCGM(126)의 각각의 입력 포트에 제공된다.
DC(1160-1163)를 거쳐 전송되는 데이터 비트스트림은 각각 RDFM(1180-1183)에 의해 수신된다. 도 1에 도시된 바와 같이, RDFM(1180-1183)은 각각의 복수의 CDR(1200-1203)(통칭적으로, CDR(120)) 및 각각의 복수의 디멀티플렉서(DEMUX)(1220-1223)(통칭적으로, DEMUX(122))를 포함한다. 이와 같이, DC(1160-1163)를 거쳐 송신되는 데이터 비트스트림은 각각 CDR(1200-1203)에 의해 수신된다. CDR(1200-1203)은 각각 DC(1160-1163)와 연관된 각각의 데이터 비트스트림에 데이터 복원 기능 및 클록 복원 기능을 실행한다. CDR(1200-1203)의 출력 포트는 각각 DEMUX(1220-1223)의 입력 포트에 결합된다. CDR(1200-1203)은 복원된 데이터 신호를 각각 DEMUX(1220-1223)로 전달한다.
CDR(1220-1223)은 복원된 클록 신호를 DEMUX(1220-1223)로 출력하여 각각의 DEMUX(1220-1223)에 의한 각각의 데이터 비트스트림의 디멀티플렉싱을 제어한다. DEMUX(122)는 FM(102)이 배치된 표준 셀 CMOS 장치의 성능에 기초하여 FM(102)에 의해 요구되는 데이터 레이트로 수신된 DC(116)를 디멀티플렉싱한다. 이와 같이, 설명의 명확성을 위해 1:8 디멀티플렉서를 포함하는 것으로 도시되어 있으나, 당업자라면 DEMUX(122)가 DC(116)가 SERDES(101)에 의해 출력되는 속도, FM(102)에 의해 처리될 수 있는 데이터 속도 등과 같은 인자에 의존하여 1:32 디멀티플렉서, 1:16 디멀티플렉서 및 다양한 다른 디멀티플렉싱 로직을 포함할 수 있다는 것을 이해할 것이다.
도 1에 도시된 바와 같이, 각각의 DEMUX(1220-1223)는 각각의 복수의 출력 데이터 비트스트림(ODB)(1230-1233)(통칭적으로, ODB(123))을 출력한다. DEMUX(1220-1223)의 출력 포트는 DAB(124)의 각각의 입력 포트에 결합된다. 특히, RDFM(1180-1183)에 의해 출력된 ODB(1230-1233)는 DAB(122)로 전달된다. 도 1에 도시된 바와 같이, DAB(124)는 DC(136)에 의해 제어되고, DC(136)는 SERDES(101) 내 의 PDCGM(126)에 의해 생성된 디스큐 채널 비트스트림을 이용하여 제어된다.
도 1에 도시된 바와 같이, PDCGM(126)은 각각의 레지스터(1140-1143)에 의해 DC(1160-1163)로 출력된 각각의 데이터 비트스트림으로부터 데이터 비트를 수신하고, CDR(106)로부터 복원된 클록 신호를 수신한다. PDCGM(126)은 DC(116)로부터의 데이터 비트 및 CSC(109)를 이용하여 CDR(106)에 의해 출력된 클록 신호를 이용하여 디스큐 데이터 비트스트림을 생성한다. 일실시예에서, 디스큐 데이터 비트스트림은 교번적인 홀수 패리티 비트 및 짝수 패리티 비트를 포함하고, 각각의 패리티 비트는 제각기 각각의 DC(1160-1163)로부터 하나의 샘플 비트를 이용하여 생성된다. 이러한 일실시예에서, 생성된 홀수 패리티 비트 및 짝수 패리티 비트는 패리티 비트에 패리티 비트를 생성하는 데 이용되는 DC(116)로부터의 샘플 데이터 비트가 사이에 개재되게 하는 방식으로 디스큐 데이터 비트스트림 내에 삽입된다. 이와 같이, 일실시예에서, PDCGM(126)은 디스큐 비트스트림을 생성하기 위한 본 발명의 방법의 적어도 하나의 부분을 실행한다. PDCGM(126)의 출력 포트는 레지스터(127)의 데이터 입력 포트에 결합된다.
PDCGM(126)은 생성된 디스큐 비트스트림을 레지스터(127)로 전달한다. 디스큐 비트스트림의 비트는 하나의 클록 사이클 동안 레지스터(127) 내에 저장된다. 디스큐 비트스트림의 비트는 CDR(106)에 의해 복원된 클로킹 신호를 이용하여 디스큐 채널(128)에 걸친 전송을 위해 레지스터(127)로부터 판독된다. 레지스터(127)의 출력 포트는 DCFM(130)의 입력 포트에 결합된다. 이와 같이, 디스큐 채널(128) 을 이용하여 SERDES(101)로부터 송신된 디스큐 비트스트림은 FM(102)의 DCFM(130)에 의해 수신된다. 도 1에 도시된 바와 같이, DFM(130)은 CDR(132) 및 디멀티플렉서(DEMUX)(134)를 포함한다. CDR(132)의 입력 포트는 디스큐 채널(128)을 거쳐 송신되는 디스큐 비트스트림을 수신한다.
CDR(132)은 수신된 디스큐 비트스트림으로부터 데이터 신호 및 연관된 클록을 복원하는 데이터 복원 기능 및 클록 복원 기능을 수행한다. CDR(132)의 데이터 출력 포트 및 클록 출력 포트는 제각기 DEMUX(134)의 데이터 입력 포트 및 클록 입력 포트에 결합된다. CDR(132)은 복원된 데이터 신호를 DEMUX(134)로 전달한다. CDR(132)은 복원된 클록 신호를 DEMUX(134)로 출력하여 DEMUX(134)에 의한 디스큐 비트스트림의 디멀티플렉싱을 제어한다. 도 1에 도시된 바와 같이, DEMUX(134)는 1:8 디멀티플렉서를 포함한다. 1:8 디멀티플렉서를 포함하는 것으로 도시되어 있으나, 당업자라면 디스큐 채널 및 교번적인 홀수-짝수 패리티와 연관된 디스큐 채널을 구현하는 데 이용되는 비트의 개수에 의존하여 DEMUX(134)가 본 기술 분야에서 알려진 다양한 다른 디멀티플렉서 로직(예를 들면, 1:16, 1:32 등의 로직)을 이용하여 구현될 수 있다는 것을 이해할 것이다. 따라서, DEMUX(134)는 복수의 디스큐 데이터 비트(DDB)(135)(통칭적으로, DDB(135))를 출력한다. DEMUX(134)의 출력 포트는 DC(136)의 각각의 입력 포트에 결합된다. DEMUX(134)에 의해 출력된 DDB(135)는 DC(136)에 입력되어 DAB(124)를 제어한다.
본 명세서에 언급된 바와 같이, 디스큐 비트스트림은 DAB(124)를 제어하고, 디스큐 비트스트림이 생성되는 데이터 채널을 동기화하는 것 등의 기능을 수행하도 록 작동 가능하다. 일실시예에서, PDCGM(126)은 DC(116)로부터 데이터 샘플을 수신하고, DC(116)로부터의 수신된 데이터 샘플을 처리하여 교번적인 패리티 비트(즉, 홀수 패리티 비트 및 짝수 패리티 비트의 생성 사이에서 교번적임)를 생성한다. PDCGM(126)은 DC(116)로부터의 데이터 샘플을 생성된 교번적인 패리티 비트와 멀티플렉싱하여 디스큐 비트스트림으로서 디스큐 채널(128)을 거쳐 전송한다. 일실시예에서, 홀수 패리티 비트는 각각의 DC(116)로부터의 1비트를 이용하여 PDCGM(126)에 의해 생성된다. 유사하게, 일실시예에서, 짝수 패리티 비트는 각각의 DC(116)로부터의 1비트를 이용하여 PDCGM(126)에 의해 생성된다. 일실시예에서, PDCGM(126)에 의해 생성된 홀수 패리티 비트는, 홀수 패리티 비트를 생성하는 데 이용하기 위해 각각의 DC(1160-1163)로부터 획득된 4개의 비트 샘플 바로 뒤의 비트 위치에 놓이도록 하여 디스큐 비트스트림 내로 삽입된다. 마찬가지로, 일실시예에서, PDCGM(126)에 의해 생성된 짝수 패리티 비트는 짝수 패리티 비트를 생성하는 데 이용하기 위해 각각의 DC(1160-1163)로부터 획득된 4개의 비트 샘플 바로 뒤의 비트 위치에 놓이도록 하여 디스큐 비트스트림 내로 삽입된다.
도 1과 관련하여 설명된 기능의 적어도 하나의 부분은 더 적은 개수의 기능 소자로 조합될 수 있다고 고려할 수 있다. 마찬가지로, 도 1과 관련하여 설명된 다양한 기능은 다른 기능 소자에 의해 실행될 수 있다는 점 또는 여러 기능이 여러 기능 소자에 걸쳐 상이한 방식으로 분포될 수 있다는 점을 고려할 수 있다. 예를 들면, 일실시예에서, 도 1과 관련하여 도시 및 설명된 CDR의 적어도 하나의 부분 (예를 들면, SERDES(101)와 FM(102) 사이의 병렬 인터페이스 내에 사용된 CDR(120))은 각각의 DLL(delay locked loop)로 대체될 수 있다. 또한, 도 1과 관련하여 도시 및 설명된 본 발명의 여러 기능은 도 1을 참조하여 도시 및 설명된 기능 소자를 다른 기능 소자의 여러 조합으로 대체하는 것에 의해 실행될 수 있다.
도 2는 도 1의 패리티 디스큐 채널 생성 모듈에 대한 상위 레벨 블록도를 도시한다. 특히, PDCGM(126)은 멀티플렉서(MUX)(202), 레지스터(204), XOR 로직 게이트(206), 멀티플렉서(MUX)(208) 및 카운터(212)를 포함한다. 도 2에 도시된 바와 같이, 레지스터(1140-1143)의 출력 포트는 제각기 DC(1160-1163)를 이용하여 MUX(202)의 각각의 입력 포트에 결합되고, 레지스터(204)의 출력 포트는 MUX(202)의 제 5 입력 포트에 결합된다. MUX(202)의 출력 포트는 레지스터(127)의 데이터 입력 포트에 결합되고, 또한, 피드백 루프로서, XOR 로직 게이트(206)의 제 1 입력 포트에 결합된다. 레지스터(204)의 출력 포트는, MUX(202)의 제 5 입력 포트에 결합되는 것에 추가하여, MUX(208)의 입력 포트에 결합된다. 또한, "0" 초기화 신호 및 "1" 초기화 신호는 MUX(208)의 각각의 입력 포트에 결합되어 PDCGM(126)의 정상-상태(steady-state) 동작 이전에 PDCGM(126)의 동작을 초기화한다. MUX(208)의 출력 포트는 XOR 로직 게이트(206)의 제 2 입력 포트에 결합된다. XOR 로직 게이트(206)의 출력 포트는 레지스터(204)의 데이터 입력 포트에 결합된다. 본 명세서에 언급된 바와 같이, 레지스터(204)의 출력 포트는 MUX(202)의 제 5 입력 포트 및 MUX(208)의 입력 포트에 모두 결합된다. 레지스터(204)는 연관된 클록 입력 포트 에 인가된 클록 신호를 이용하여 제어된다. 예시적으로, CDR(106)에 의해 복원된 클록 신호는 CDC(109)를 이용하여 레지스터(204), 카운터(212), 및 레지스터(127)의 클록 입력 포트에 제공된다. 카운터(212)의 출력은 MUX(202) 및 MUX(208)에 대해 입력 제어 신호로서 제공된다. 도 2에 도시된 실시예에서, 카운터(212)는 4비트 카운터를 포함한다. 카운터(212)는 디스큐 채널(128)을 통한 전송을 위해 또한 디스큐 채널(128)을 통한 전송을 위한 교번적인 패리티 비트의 생성에 이용하기 위해 연관된 DC(1160-1163)로부터 MUX(202)에 의한 데이터 샘플의 선택을 제어한다. 카운터(212)는 홀수 패리티 비트의 생성 및 짝수 패리티 비트의 생성 사이에서 패리티가 교대로 나타나는 것을 제어한다.
도 2에 도시된 바와 같이, MUX(202)는 각각의 DC(1160-1163)로부터의 1비트 데이터 샘플 및 레지스터(204)로부터의 패리티 비트 출력을 입력으로 수신한다. MUX(202)는 각각의 DC(1160-1163)로부터 수신된 4개의 1비트 데이터 샘플과 레지스터(204)로부터 출력된 패리티 비트(홀수 패리티 비트와 짝수 패리티 비트 사이에서 교대로 나타남)를 멀티플렉싱한다. 본 명세서에 설명된 바와 같이, 카운터(212)는 MUX(202)의 멀티플렉싱 기능을 제어한다. MUX(202)의 출력(즉, 디스큐 비트스트림)은 디스큐 채널(128)에 걸친 전송을 위해 레지스터(127)의 데이터 입력 포트 및 XOR 로직 게이트(206)의 제 2 입력 포트에 모두 전달된다. MUX(208)의 출력은 XOR 로직 게이트(206)의 제 1 입력 포트에 입력된다. XOR 로직 게이트(206)는 MUX(202)의 출력 및 MUX(208)의 출력에 대한 XOR 함수를 수행한다. MUX(208)의 출 력은 계산될 패리티 비트의 타입(즉, 홀수 패리티 비트 또는 짝수 패리티 비트가 DC(1160-1163)로부터의 4개의 1비트 데이터 샘플을 제각기 이용하여 계산되는지 여부)을 결정하기 위해 사용된다. MUX(202)의 출력은 XOR 로직 게이트(206)에 의해서 패리티 비트의 값을 결정하는 데 이용된다. 일실시예에서, MUX(208)는 PDCGM(126)의 정상 상태 동작 이전에 계산될 패리티 비트의 타입을 결정하기 위해 초기화 비트를 이용한다.
XOR 로직 게이트(206)에 의해 생성된 출력은 디스큐 비트스트림 내에 삽입하기 위한 디스큐 패리티 비트를 포함한다. XOR 로직 게이트(206)에 의해 생성된 패리티 비트는 레지스터(204)로 전달된다. 레지스터(204)는 패리티 비트와 제각기 DC(1160-1163)로부터 수신된 4개의 1비트 데이터 샘플을 멀티플렉싱하기 전에 패리티 비트를 저장한다. D타입 플립-플롭으로 도시되어 있으나, 레지스터(204)는 동일한 일시적 저장 기능을 제공하도록 작동 가능한 어떠한 부품을 이용하여서도 구현될 수 있다. 따라서, 도 2에 도시된 바와 같이, PDCGM(126)은 교번적인 패리티 비트(짝수 패리티 비트와 홀수 패리티 비트 사이에서 교대로 나타남)를 생성하고, 생성된 교번적인 패리티 비트와 교번적인 패리티 비트가 생성되는 1비트 데이터 샘플을 제각기 멀티플렉싱하여 디스큐 채널(128)에 걸친 직렬 전송을 위한 디스큐 비트스트림을 생성한다. 일실시예에서, 디스큐 비트스트림은 디스큐 비트스트림의 생성 동안에 샘플링된 데이터 채널의 동기화를 위해 여러 제어 모듈 및 버퍼 모듈을 제어하도록 작동 가능하다.
도 3은 도 2의 패리티 디스큐 채널 생성 모듈에 따른 병렬 디스큐 채널 생성에 대한 로직 표현을 도시한다. 특히, 도 3의 병렬 디스큐 채널 생성(300)의 로직 표현은 DC(1160-1163) 및 디스큐 채널(128)을 포함한다. 도 3에 도시된 바와 같이, (데이터 라인에 걸친 전송에 관한) 전송 방향은 우측으로부터 좌측을 향한다(여기에서 클록 사이클 0은 제 1 클록 사이클임). 특히, 레지스터(114)의 출력 포트로부터 출력되고 각각의 DC(116)를 통해 전송되는 11개의 비트가 도시되어 있다. 예를 들면, DC(1163)를 통해 전송되는 것으로 도시된 11개의 데이터 비트는 비트(3,0) 내지 비트(3,10)로 표시된 11개의 비트를 포함한다. 마찬가지로 예를 들면, DC(1162)를 통해 전송되는 것으로 도시된 11개의 데이터 비트는 비트(2,0) 내지 비트(2,10)로 표시된 11개의 비트를 포함한다. 마찬가지로 예를 들면, DC(1161)를 통해 전송되는 것으로 도시된 11개의 데이터 비트는 비트(1,0) 내지 비트(1,10)로 표시된 11개의 비트를 포함한다. 마찬가지로 예를 들면, DC(1160)를 통해 전송되는 것으로 도시된 11개의 데이터 비트는 비트(0,0) 내지 비트(0,10)로 표시된 11개의 비트를 포함한다. 도 3에 도시된 바와 같이, DC(116)는 제각기 DC(1163-1160))와 연관된 비트인 (3,0), (2,0), (1,0) 및 (0,0)이 시간 정렬되고, 제각기 DC(1163-1160))와 연관된 비트 (3,1), (2,1), (1,1) 및 (0,1)이 시간 정렬되며, 마찬가지로 제각기 DC(1163-1160)와 연관된 다른 데이터 비트가 시간 정렬되게 하는 방식으로 동기화된다.
본 발명은 기본적으로 4개의 데이터 채널의 동기화와 관련하여 본 명세서에 도시되고 설명되어 있으므로, 도 3에 도시된 바와 같이, 각각의 DC(1163-1160)에 걸쳐 전송되는 매 5번째의 비트가 디스큐 채널(128)에 걸쳐 전송되도록 선택된다. 이와 같이, 각각의 DC(1163-1160)를 거쳐 전송되는 매 5번째의 비트는 샘플링된 데이터 비트가 개재되어 있는 교번적인 패리티 비트의 생성을 위해 이용되어 디스큐 채널(128)을 거쳐 송신되는 디스큐 비트스트림을 형성한다. 일실시예에서, 도 3에 도시된 바와 같이, 생성된 패리티 비트는 교번적인 패리티 비트를 생성하기 위해 이용된 4개의 샘플 비트(제각기 DC(1163-1160)로부터 발생함)와 연관된 4개의 비트 위치 바로 뒤의 비트 위치에 놓이도록 하여 디스큐 비트스트림 내에 삽입된다.
홀수 패리티 비트의 생성과 관련하여, 도 3에 도시된 바와 같이, DC(1163)로부터 샘플링된 비트(3,0), DC(1162)로부터 샘플링된 비트(2,1), DC(1161)로부터 샘플링된 비트(1,2) 및 DC(1160)로부터 샘플링된 비트(0,3)는 멀티플렉싱되어 디스큐 채널(128)에 걸친 직렬 전송을 위한 디스큐 비트스트림의 부분을 형성한다. 또한, 도 3에 도시된 바와 같이, 샘플링된 비트 (3,0), (2,1), (1,2) 및 (0,3)는 XNOR 로직 게이트(3020)의 각각의 입력 포트에 대해 입력으로 제공되어 디스큐 채널(128)에 걸쳐 전송되는 디스큐 비트스트림 내에 삽입되는 홀수 패리티 비트를 생성한다. 도 3에 도시된 바와 같이, 생성된 홀수 패리티 비트는 제각기 DC(1163-1161)로부터 샘플링된 4개의 데이터 비트 바로 뒤의 비트 위치에 놓이도록 디스큐 비트 스트림 내에 삽입되어 홀수 패리티 비트를 생성한다.
짝수 패리티 비트의 생성과 관련하여, 도 3에 도시된 바와 같이, DC(1163)로부터 샘플링된 비트(3,5), DC(1162)로부터 샘플링된 비트(2,6), DC(1161)로부터 샘플링된 비트(1,7) 및 DC(1160)로부터 샘플링된 비트(0,3)는 멀티플렉싱되어 디스큐 채널(128)을 통한 직렬 전송을 위한 디스큐 비트스트림의 일부분을 형성한다. 또한, 도 3에 도시된 바와 같이, 샘플링된 비트 (3,5), (2,6), (1,7) 및 (0,3)은 XOR 로직 게이트(302O)의 각각의 입력 포트에 대해 입력으로서 제공되어 디스큐 채널(128)을 통해 전송되는 디스큐 비트스트림 내에 삽입될 짝수 패리티 비트를 생성한다. 도 3에 도시된 바와 같이, 생성된 짝수 패리티 비트는 제각기 DC(1163-1161)로부터 샘플링된 4개의 데이터 비트 바로 뒤의 비트 위치에 놓이도록 디스큐 비트스트림 내에 삽입되어, 짝수 패리티 비트를 생성한다.
본 명세서에 개시된 바와 같이, 디스큐 비트스트림의 생성에 있어서 사용된 연관된 데이터 채널의 동기화를 위한 디스큐 비트스트림의 처리는 10비트 디스큐 프레임에 대해 실행된다. 디스큐 비트스트림의 디스큐 비트는 고도의 비트-비트(bit-by-bit) 형태이므로, 클록 사이클 동안에 처리된 10비트가 단일 10비트 디스큐 프레임(즉, 정렬된 10비트 디스큐 프레임)으로부터의 디스큐 비트 또는 서로 다른 10비트 디스큐 프레임(즉, 정렬되지 않은 10비트 디스큐 프레임)으로부터의 디스큐 비트를 포함하는지 여부를 판정하기 위해 각각의 클록 사이클에서 처리가 실행된다. 일실시예에서, 정렬된 10비트 디스큐 프레임은 홀수 패리티 비트를 생성하도록 샘플링된 4개의 데이터 비트, 홀수 패리티 비트, 짝수 패리티 비트를 생성하도록 샘플링된 4개의 데이터 비트 및 짝수 패리티 비트를 포함한다. 정렬된 10비트 디스큐 프레임을 검출하면, 정렬된 10비트 디스큐 프레임의 생성을 위해 사용된 데이터 채널의 동기화를 위한 동기화 처리가 실행될 수 있다. 본 명세서에서는 10비트 디스큐 프레임과 관련하여 개시되었으나(즉, 4개의 데이터 채널의 사용에 의함), 디스큐 프레임은 임의의 다른 개수의 비트를 포함할 수 있다. 또한, 본 명세서에서는 도 3에 도시되고 설명된 바와 같은 특정 비트 위치를 포함하는 정렬된 10비트 데이터 프레임과 관련하여 개시되었으나, 당업자라면 본 발명의 방법이 다양한 구성의 비트 위치를 포함하는 정렬된 디스큐 프레임을 이용하여 구현될 수 있다는 것을 이해할 것이다.
도 4는 도 2의 패리티 디스큐 채널 생성 모듈에 따른 직렬의 교번적인 패리티 비트 생성에 대한 흐름도를 나타낸다. 이 방법(400)은 단계(402)(즉, 리셋 상태)에서 시작되고, 단계(404)로 진행된다. 단계(404)에서, 짝수 패리티 초기화 비트(예시적으로, "0" 비트)는 짝수 패리티 비트의 생성에 사용하기 위해 로딩된다. 카운트 변수(count variable)는 0으로 초기화된다(즉, 카운트=0). 단계(406)에서, 짝수 패리티 초기화 비트(즉, "0" 비트) 및 DC(1163)로부터 수신되는 샘플링된 데이터 비트(데이터 {3}으로 표시됨)에 대한 XOR 연산이 실행된다. 카운트 변수는 1로 증분된다(카운트=1). 단계(408)에서, 이전 단계로부터의 결과 값 및 DC(1162)로부터 수신되는 샘플링된 데이터 비트(데이터 {2}로 표시됨)에 대한 XOR 연산이 실행된다. 카운트 변수는 2로 증분된다(카운트=2). 단계(410)에서, 이전 단계로부터의 결과 값 및 DC(1161)로부터 수신되는 샘플링된 데이터 비트(데이터 {1}로 표시됨)에 대한 XOR 연산이 실행된다. 카운트 변수는 3으로 증분된다(카운트=3). 단계(412)에서, 이전 단계로부터의 결과 값 및 DC(1160)로부터 수신되는 샘플링된 데이터 비트(데이터 {0}으로 표시됨)에 대한 XOR 연산이 실행된다. 이 제 4 XOR 연산의 결과(즉, 단계(412)의 결과)는 DC(1163-1160)로부터의 4개의 데이터 샘플과 연관된 짝수 패리티 비트이다. 카운트 변수는 4로 증분된다(카운트=4).
단계(414)에서, 홀수 패리티 초기화 비트(예시적으로, "1" 비트)는 홀수 패리티 비트의 생성을 위해 이용하도록 로딩된다. 카운트 변수는 5로 증분된다.(카운트=5). 단계(416)에서, 홀수 패리티 초기화 비트(즉, "1" 비트) 및 DC(1163)로부터 수신된 다른 샘플링된 데이터 비트(데이터 {3}으로 표시됨)에 대한 XOR 연산이 실행된다. 카운트 변수는 6으로 증분된다(카운트=6). 단계(418)에서, 이전 단계로부터의 결과 값 및 DC(1162)로부터 수신되는 다른 샘플링된 데이터 비트(데이터 {2}로 표시됨)에 대한 XOR 연산이 실행된다. 카운트 변수는 7로 증분된다(카운트=7). 단계(420)에서, 이전 단계로부터의 결과 값 및 DC(1161)로부터 수신되는 다른 샘플링된 데이터 비트(데이터 {1}로 표시됨)에 대한 XOR 연산이 실행된다. 카운트 변수는 8로 증분된다(카운트=8). 단계(422)에서, 이전 단계로부터의 결과 값 및 DC(1160)로부터 수신되는 다른 샘플링된 데이터 비트(데이터 {0}으로 표시됨)에 대한 XOR 연산이 실행된다. 이 제 4 XOR 연산의 결과(즉, 단계(422)의 결과)는 DC(1163-1160)로부터의 4개의 데이터 샘플과 연관된 홀수 패리티 비트이다. 카운트 변수는 4로 증분된다(카운트=4). 카운트 변수는 9로 증분된다(카운트=9). 다음에 이 방법(400)은 단계(404)로 되돌아가고, 이 단계에서 짝수 패리티 초기화 비트는 본 명세서에 개시된 바와 같이 짝수 패리티 비트의 직렬 판정에서 사용하기 위해 로딩된다. 다시 말해서, 디스큐 비트스트림 내에 포함되는 교번적인 패리티 비트를 생성하기 위해 도 4와 관련하여 도시되고 설명된 단계(404-422)를 반복한다.
도 3의 병렬 패리티 비트 생성 구현에서는 XOR 및 XNOR 로직 게이트를 모두 사용하는 것으로 도시되어 있으나, 직렬 패리티 비트 생성 구현에서 "0"(짝수 패리티 비트의 경우) 또는 "1"(홀수 패리티 비트의 경우)을 시퀀스의 시작 값으로 이용하면 반전된 결과가 실행된다. 본 명세서에서는 짝수 패리티 비트 및 홀수 패리티 비트를 제각기 생성하기 위해 XOR 연산을 이용하는 것으로 개시되어 있으나, 당업자라면 짝수 패리티 비트 및 홀수 패리티 비트를 생성하는 데 있어서 본 발명에 따라 여러 다른 로직 연산이 이용될 수 있다는 것을 이해할 것이다. 일실시예에서, 카운트 변수는 4비트 카운터(예시적으로, 예를 들면, 도 2와 관련하여 본 명세서에 도시되고 설명된 카운터(212) 등)를 이용하여 유지된다. 또한, 본 명세서에서는 모듈로-10 카운터를 포함하는 것으로 개시되어 있으나, 당업자라면 다양한 다른 카 운터 및 연관된 카운트 변수 처리를 사용하여 본 발명의 방법에 따른 데이터 채널의 동기화에 사용하기 위한 교번적인 짝수 패리티 비트 및 홀수 패리티 비트를 생성할 수 있다는 것을 이해할 것이다.
도 5는 프레이머 모듈 및 직렬화기-병렬화기를 포함하는 데이터 채널 정렬 시스템에 대한 상위 레벨 블록도를 도시한다. 특히, 도 5의 데이터 채널 정렬 시스템(500)은 본 명세서에서 도 1과 관련하여 도시되고 설명된 SERDES(101) 및 FM(102)을 포함한다. 도 5에 도시된 바와 같이, FM(102)은 복수의 송신 데이터 프레이머 모듈(TDFM)(5040-(5043)(통칭적으로, TDFM(504)), PLL(phase-locked loop)(510), 패리티 디스큐 생성 모듈(PDGM)(524) 및 송신 디스큐 프레이머 모듈(TDFM)(527)을 포함한다. 도 5에 도시된 바와 같이, SERDES(101)는 복수의 데이터 클록 데이터 복원(DCDR) 유닛(5140-5143)(통칭적으로, DCDR(514)), 복수의 데이터 원더 버퍼(data wander buffers : DWB)(5180-5183)(통칭적으로, DWB(518)), 복수의 데이터 지연 보정 버퍼(DDCB)(5200-5203)(통칭적으로 DDCB(520)), 디스큐 클록 데이터 복원(DCDR) 유닛(534), 디스큐 원더 버퍼(DWB)(536), 디스큐 프레이머(DF)(538), 디스큐 정렬 제어기(DAC)(540), CPLL(clean-up phase-locked loop)(516), 멀티플렉서(MUX)(542) 및 송신기(544)를 포함한다.
도 5에 도시된 바와 같이, TDFM(5040-5043)은 스위칭 코어(switching core)(도시하지 않음)로부터 각각의 복수의 스위칭된 데이터 신호(SDS)(502)(통칭 적으로, SDS(502))를 수신한다. 또한, SDS(502)의 적어도 하나의 부분은 PDGM(524) 상의 각각의 복수의 입력 포트에 결합된 복수의 샘플 데이터 입력 라인(SDIL)(522)을 이용하여 PDGM(524)에 제공된다. PDGM(524)은 SDS(502)를 샘플링하여 디스큐 비트스트림의 생성에 이용되게 한다.
도 5에 도시된 바와 같이, TDFM(5040-5043)은 복수의 멀티플렉서(MUX)(5060-5063)(통칭적으로, MUX(506)) 및 복수의 레지스터(5080-5083)(통칭적으로, 레지스터(508))를 포함한다. 도 5에 도시된 바와 같이, 각각의 MUX(506)는 스위칭된 데이터 신호(502)의 각각의 부분을 수신하기 위한 8개의 데이터 입력 포트 및 SERDES(101)를 향해 멀티플렉싱된 데이터 비트스트림을 송신하기 위한 하나의 데이터 출력 포트를 포함한 8:1 멀티플렉서를 포함한다. 8:1 멀티플렉서를 포함하는 것으로 도시되어 있으나, 당업자라면 데이터 채널의 개수에 의존하여 MUX(506)를 구현하는 데 있어서 다양한 다른 멀티플렉서 로직이 이용될 수 있다는 것을 이해할 것이다. MUX(5060-5063)의 데이터 출력 포트는 제각기 레지스터(5080-5083)의 데이터 입력 포트에 결합된다. 도 5에 도시된 바와 같이, MUX(506)는 PLL(510)로부터 각각의 MUX(506) 상의 각각의 제어 입력 포트로 송신되는 3개의 제어 신호를 이용하여 PLL(510)에 의해 제어된다. MUX(5060-5063)로부터 출력된 멀티플렉싱된 데이터 비트스트림은 제각기 레지스터(5080-5083)에 입력된다.
도 5에 도시된 바와 같이, 레지스터(5080-5083)는 제각기 MUX(5060-5063)로부 터 멀티플렉싱된 데이터 비트스트림을 수신한다. D타입 플립-플롭으로 도시되어 있으나, 레지스터(508)는 유사한 저장 소자를 이용하여 구현될 수 있다. 레지스터(508)는 각각의 레지스터(508)의 클록 입력 포트에 인가된 PLL(510)에 의해 생성된 클록 신호에 의해 제어된다. PLL(510)에 의해 생성된 클록 신호는 각각의 레지스터(508)를 통과하는 데이터의 흐름을 제어한다. PLL(510)로부터 수신된 클록 신호에 응답하여, 각각의 레지스터(508)는 각각의 복수의 데이터 채널(DC)(5120-5123)(통칭적으로, DC(512))을 이용하여 SERDES(101)의 각각의 DCDR(514)을 향해 전송할 데이터 비트를 판독한다. 다시 말해서, 레지스터(5080-5083)의 출력 포트는 제각기 DCDR(5140-5143)의 입력 포트에 결합된다.
DCDR(5140-5143)은 제각기 DC(5120-5123)와 연관된 데이터 비트스트림에 대한 데이터 복원 기능 및 클록 복원 기능을 실행한다. DCDR(514)은 CPLL(516)로부터 각각의 DCDR(514) 상의 제어 입력 포트로 제각기 송신되는 제어 신호를 이용하여 CPLL(516)에 의해 제어된다. DCDR(5140-5143)에 의해서 DC(5120-5123)로부터 복원된 데이터 신호 및 클록 신호는 제각기 DWB(5180-5183)로 송신된다. DCDR(5140-5143)의 데이터 출력 포트 및 클록 출력 포트는 제각기 DWB(5180-5183)의 데이터 입력 포트 및 클록 입력 포트에 결합된다.
DWB(5180-5183)는 제각기 DCDR(5140-5143)로부터 데이터 비트스트림 및 연관 된 클록 신호를 수신한다. DWB(5180-5183)는 각각의 데이터 비트스트림을 동기화하기 위한 지연 보정 처리 이전에 복원된 데이터 비트스트림을 버퍼링한다. DWB(518)는 CPLL(516)로부터 각각의 DWB(518) 상의 제어 입력 포트로 제각기 송신되는 제어 신호를 이용하여 CPLL(516)에 의해 제어된다. 도 5에 도시된 바와 같이, DWB(5180-5183)의 출력 포트는 DDCB(5200-5203)의 입력 포트에 제각기 결합된다. DWB(5180-5183)는 CPLL(516)로부터의 각각의 제어 신호에 응답하여 버퍼링된 데이터 비트스트림을 DDCB(5200-5203)로 제각기 전달한다.
도 5에 도시된 바와 같이, 각각의 DDCB(5200-5203)는 DC(5120-5123)와 연관된 데이터 비트스트림을 제각기 동기화(즉, 디스큐잉)하도록 작동 가능한 12-UI 선택기를 포함한다. 12-UI 선택기로 도시되어 있으나, 당업자라면 각각의 DDCB(5200-5203)가 임의의 개수의 단위 간격을 이용하는 선택기로 구현될 수 있다는 것을 이해할 것이다. 다시 말해서, 각각의 DDCB(5200-5203)는 본 발명에 따른 임의의 원하는 양의 스큐 보정을 위해 적용될 수 있다. DDCB(520)는 DAC(540)에 의해 생성된 각각의 복수의 정렬 제어 신호(ACS)(5410-5413)를 이용하여 DAC(540)에 의해 제어된다. DAC(540)는 PDGM(524)에 의해 생성되고, 디스큐 채널(532)을 거쳐 FM(102)으로부터 SERDES(101)로 송신되는 디스큐 비트스트림에 의해 제어된다. 일실시예에서, DAC(540) 및 DDCB(520)들 중 하나는 DDCB(520) 중 하나와 연관된 데이터 비트 스트림을 동기화하도록 작동한다. 예를 들면, DAC(540) 및 DDCB(5200-5203)는 DC(5120-5123)와 제각기 연관된 데이터 비트스트림을 동기화하도록 작동한다.
도 5에 도시된 바와 같이, DDCB(5200-5203)의 출력 포트는 멀티플렉서(MUX)(542)의 각각의 입력 포트에 결합된다. MUX(542)는 DDCB(5200-5203)로부터 제각기 수신되는 정렬된 데이터 비트스트림을 멀티플렉싱한다. 도 5에 도시된 바와 같이, MUX(542)는 4:1 멀티플렉서를 포함한다. 일실시예에서, 본 명세서에 기본적으로 개시된 바와 같이, MUX(542)에 의해 수신된 각각의 4개의 데이터 비트스트림은 10Gbps 비트스트림을 포함하고, MUX(542)에 의해 출력된 멀티플렉싱된 데이터 비트스트림은 40Gbps 데이터 비트스트림을 포함한다. 4:1 멀티플렉서를 포함하는 것으로 도시되어 있으나, 당업자라면 데이터 채널의 개수에 따라서 MUX(542)를 구현하기 위해 다양한 다른 멀티플렉서 로직이 사용 가능하다는 것을 이해할 것이다. 도 5에 도시된 바와 같이, MUX(542)에 의해 멀티플렉싱된 데이터 비트스트림의 출력은 CPLL(516)로부터의 제어 신호를 이용하여 제어된다. MUX(542)의 출력 포트는 송신기(544)의 입력 포트에 결합된다. 송신기(544)는 멀티플렉싱된 데이터 비트스트림을 수신하고, 연관된 다운스트림 노드를 향하는 전송을 위한 전기-광학 변환을 위해 광학 모듈(도시하지 않음)을 향해 멀티플렉싱된 데이터 비트스트림을 송신한다.
도 5에 도시된 바와 같이, SDS(502)의 적어도 하나의 부분은 PDGM(524) 상의 각각의 복수의 입력 포트에 결합된 복수의 샘플 데이터 입력 라인(SDIL)(522)을 이 용하여 PDGM(524)에 제공된다. PDGM(524)은 디스큐 비트스트림을 생성에 이용하기 위해 SDS(502)를 샘플링한다. 본 명세서에 개시된 바와 같이, 디스큐 비트스트림은 연관된 데이터 채널로부터의 샘플 비트 및 연관된 데이터 채널로부터의 샘플 비트를 이용하여 생성된 패리티 비트를 포함한 직렬 비트스트림을 포함한다. 일실시예에서, 생성된 패리티 비트는 홀수 패리티 비트와 짝수 패리티 비트 사이에서 교대로 나타나는 교번적인 패리티 비트를 포함한다. 일실시예에서, PDGM(524)은 도 2, 도 3 및 도 4와 관련하여 본 명세서에 개시된 바와 같은 교번적인 홀수-짝수 패리티 비트를 생성한다. 도 5에 도시된 바와 같이, PDGM(524)은 DDFM(527)의 10개의 입력 포트에 제각기 결합된 10개의 출력 포트를 포함한다. PDGM(524)은 홀수 패리티 비트를 생성하기 위해 사용된 4개의 샘플 비트, 홀수 패리티 비트, 짝수 패리티 비트를 생성하기 위해 사용된 4개의 샘플 비트 및 짝수 패리티 비트를 연관된 복수의 접속부(526)를 이용하여 TDFM(527)으로 전달한다.
TDFM(527)은 멀티플렉서(MUX)(528) 및 레지스터(530)를 포함한다. 도 5에 도시된 바와 같이, MUX(528)는 8:1 멀티플렉서를 포함한다. MUX(528)는 디스큐 비트 및 PDGM(524)에 의해 출력된 연관된 교번적인 홀수-짝수 디스큐 패리티 비트를 수신하기 위한 8개의 데이터 입력 포트를 포함한다. MUX(528)는 PLL(510)로부터 제어 신호를 수신하도록 작동 가능한 3개의 제어 입력 포트를 포함한다. PLL(510)은 PDGM(524)으로부터 수신된 디스큐 비트의 멀티플렉싱을 제어한다. MUX(528)의 출력 포트는 레지스터(530)의 입력 포트에 결합된다. 8:1 멀티플렉서를 포함하는 것으로 도시되어 있으나, 당업자라면 FM(102)의 내부 클로킹 속도에 따라서 MUX(524)를 구현하기 위해 다른 멀티플렉서 로직(이것은 1:16, 1:32 등이 될 수 있음)을 사용할 수 있다는 것을 이해할 것이다. 일실시예에서, 데이터 채널 및 디스큐 채널은 동일한 속도 적응을 이용한다.
레지스터(530)는 MUX(528)로부터 디스큐 비트스트림을 수신하고 디스큐 채널(532)을 거쳐 디스큐 비트 스트림을 전송하기 전에 디스큐 비트스트림의 각각의 비트를 저장한다. 레지스터(530)는 PLL(510)로부터 수신된 클록 신호를 이용하여 제어된다. D타입 플립-플롭을 포함하는 것으로 도시되어 있으나, 레지스터(530)는 유사한 소자를 이용하여 구현될 수 있다. 레지스터(530)(FM(102) 상에서)의 출력 포트는 디스큐 채널(532)을 이용하여 DCDR(534)(SERDES(101) 상에서)의 입력 포트에 결합된다. 이와 같이, FM(102)은 DC(512)와 연관된 데이터 비트스트림의 동기화에 이용하기 위해 SERDES(101)로 디스큐 비트스트림을 전송한다.
도 5에 도시된 바와 같이, DCDR(534)은 DDFM(527)에 의해 디스큐 채널(532)을 거쳐 전달된 디스큐 비트스트림을 수신한다. DCDR(534)은 디스큐 비트스트림에 대한 데이터 복원 기능 및 클록 복원 기능을 수행한다. DCDR(534)은 CPLL(516)에 의해 제어된다. DCDR(534)의 데이터 출력 포트는 DWB(536)의 데이터 입력 포트에 결합되어 DWB(536)에 대해 복원된 디스큐 데이터 비트스트림을 제공한다. DCDR(534)의 클록 출력 포트는 DWB(536)의 클록 입력 포트에 결합되어 DWB(536)에 대해 복원된 클록 신호를 제공한다. 또한, CDR(534)의 클록 출력 포트는 CPLL(516)의 입력 포트에 결합되어 CPLL(516)에 복원된 클록 신호를 제공한다. 도 5에 도시된 바와 같이, DCDR(534)에 의해 CPLL(516)에 제공된 복원된 클록 신호는 CPLL(516)을 제어하는 데 이용된다. 마찬가지로, CPLL(516)은 DWB(536)를 통과하는 디스큐 비트스트림의 흐름을 제어한다. 이와 같이, 디스큐 비트스트림과 연관되는 복원된 클록 신호는 DWB(536)뿐만 아니라 DCDR(5140-5143), DWB(5180-5183), 및 MUX(542)를 제어하는 데 사용된다. DWB(536)는 디스큐 비트스트림에서 원더(wander)의 영향을 제거한다. DWB(536)의 출력 포트는 DF(538)의 입력 포트에 결합된다.
도 5에 도시된 바와 같이, DF(538)는 DWB(536)로부터 디스큐 비트스트림을 수신한다. DF(538)는 DAC(540)를 제어하기 위해 디스큐 패리티 비트 매칭을 실행한다. DF(538)의 출력 포트는 DAC(540)의 입력 포트에 결합된다. 도 5에 도시된 바와 같이, DAC(540)는 각각의 DDCB(520)를 제어한다. 이와 같이, DAC(540)는 멀티플렉싱을 위한 각각의 데이터 비트스트림의 동기화 및 연관된 광학 모듈(도시하지 않음)로 향한 전송을 위하여 DDCB(520)을 통과하는 각각의 데이터 비트스트림의 흐름을 제어한다. 일실시예에서는 단일 출력 포트를 포함하는 것으로 도시되어 있으나, DF(538)는 DAC(540)에 대해 다양한 데이터 비트 및 제어 비트를 제공하기 위한 복수의 출력 포트를 포함한다.
일실시예에서는 단일 입력 포트를 포함하는 것으로 도시되어 있으나, DAC(540)는 DC(512)와 연관된 데이터 비트스트림을 동기화하는 데 이용하기 위해 DF(538)로부터의 여러 데이터 비트 및 제어 비트를 수신하는 제각기의 복수의 입력 포트를 포함한다. 본 명세서에 개시된 바와 같이 DF(538)는 디스큐 패리티 비트 매칭을 수행하는 것에 의해 디스큐 프레이밍 기능을 실행한다. DF(538)는 도 7 및 도 8을 참조하여 본 명세서에 도시되고 설명되어 있다. 본 명세서에 개시된 바와 같이, DAC(540)와 각각의 DDCB(520)의 조합은 DC(512)와 연관된 데이터 비트스트림을 정렬하기 위해 사용된다. DAC(540) 및 DDCB(520) 중 하나의 조합은 본 명세서에서 도 9 및 도 10을 참조하여 본 명세서에 도시되고 설명되어 있다.
도 5와 관련하여 도시된 기능의 적어도 하나의 부분은 더 적은 개수의 기능 소자로 결합될 수 있도록 고려되었다. 마찬가지로, 도 5와 관련하여 설명된 다양한 기능이 다른 기능 소자에 의해 실행될 수 있거나, 다양한 기능이 상이한 방식으로 다양한 기능 소자에 걸쳐 분산될 수 있다고 고려하였다. 예를 들면, 일실시예에서, 도 5를 참조하여 도시되고 설명된 CDR의 적어도 하나의 부분(예를 들면, FM(102)과 SERDES(101) 사이의 병렬 인터페이스 내에 사용된 CDR(514))은 각각의 DLL로 대체될 수 있다. 또한, 도 5를 참조하여 도시되고 설명된 본 발명의 다양한 기능은 다른 기능 소자의 다양한 조합을 가지고 도 5를 참조하여 도시되고 설명된 기능 소자를 대체하여 실행될 수 있다.
도 6은 도 5의 SERDES(101)에 의해 수신된 스큐잉된 데이터 채널의 로직 표현을 도시한다. 정렬된 데이터 채널(도 3을 참조하여 도시되고 설명됨)이 여러 장치 패키지, 회로 패키지 트레이스(circuit pack traces), 패키지 접속부 등의 소자를 횡단하기 때문에, 각각의 소자가 각각의 데이터 채널에 대한 가변적 지연에 기여함으로써 데이터 채널 사이에 스큐를 도입하여 SERDES(101)에 의해 수신된 이전의 정렬된 데이터 채널이 더 이상 정렬되지 않게 한다. 이와 같이, 정렬된 데이터 채널이 여러 소자를 횡단하여 스큐잉된 데이터 채널을 초래한 후, 본 발명의 적어도 하나의 부분을 이용함으로써 디스큐 채널을 이용한 데이터 채널의 디스큐잉(즉, 재정렬)이 가능하게 된다.
특히, SERDES(101)에 의해 수신된 스큐잉된 데이터 채널의 로직 표현(600)은 DC(5120-5123) 및 디스큐 채널(532)을 포함한다. 도 6에 도시된 바와 같이, (데이터 라인을 통한 전송에 있어서) 전송 방향은 우측으로부터 좌측을 향한다(여기에서 클록 사이클 0은 제 1 클록 사이클임). 특히, 레지스터(508)의 출력 포트로부터 출력되고 각각의 DC(512)를 통해 전송되는 11개의 비트가 도시되어 있다. 예를 들면, DC(5123)를 통해 전송되는 것으로 도시된 11개의 데이터 비트는 비트(3,0) 내지 비트(3,10)로 표시된 11개의 비트를 포함한다. 마찬가지로 예를 들면, DC(5122)를 통해 전송되는 것으로 도시된 11개의 데이터 비트는 비트(2,0) 내지 비트(2,10)로 표시된 11개의 비트를 포함한다. 마찬가지로 예를 들면, DC(5121)를 통해 전송되는 것으로 도시된 11개의 데이터 비트는 비트(1,0) 내지 비트(1,10)로 표시된 11개의 비트를 포함한다. 마찬가지로 예를 들면, DC(5120)를 통해 전송되는 것으로 도시된 11개의 데이터 비트는 비트(0,0) 내지 비트(0,10)로 표시된 11개의 비트를 포함한다.
그러나 도 6에 도시된 바와 같이, DC(5120-5123)와 연관된 각각의 데이터 비트스트림은 스큐잉되어 있다(도 3에 도시된 DC(1160-1163)와 연관된 데이터 비트스 트림과는 상이함). 예를 들면, DC(5120)와 연관된 데이터 비트스트림의 비트(0,0)는, DC(5121)와 연관된 데이터 비트스트림의 비트(1,0), DC(5122)와 연관된 데이터 비트스트림의 비트(2,0) 및 DC(5123)과 연관된 데이터 비트스트림의 비트(3,0)와 더 이상 정렬되지 않는다. 마찬가지로, DC(512)와 연관된 각각의 비트스트림의 각각의 다른 이전에 정렬된 비트도 더 이상 정렬된 상태가 아니다. 본 명세서에 개시된 바와 같이, 일실시예에서, DC(512)와 연관된 데이터 비트스트림의 동기화(즉, 정렬)는 DF(538) 및 DAC(540)와 DC(5120-5123)에 제각기 연관된 각각의 DDCB(5200-5203)의 조합을 이용하여 실행된다.
DC(512)와 연관된 데이터 비트스트림은 더 이상 정렬되지 않으므로, 일실시예에서, 본 명세서에서 도 3을 참조하여 설명된 바와 같은 디스큐 비트스트림의 생성과 실질적으로 동일한 방식으로 디스큐 비트스트림의 분석 및 프레이밍을 실행한다. 이러한 일실시예에서, 도 3을 참조하여 도시되고 설명된 XNOR 로직 게이트(302O)와 실질적으로 동일한 방식으로 작동하는 XNOR 로직 게이트(602O)를 이용하여 홀수 패리티 비트를 생성한다. 마찬가지로, 이러한 일실시예에서, 도 3을 참조하여 도시되고 설명된 XOR 로직 게이트(302E)와 실질적으로 동일한 방식으로 작동하는 XOR 로직 게이트(602E)에 의해 짝수 패리티 비트를 생성한다. 홀수 패리티 비트를 생성하도록 샘플링된 4개의 데이터 비트, 홀수 패리티 비트, 짝수 패리티 비트를 생성하도록 샘플링된 4개의 데이터 비트 및 짝수 패리티 비트는 정렬된 10비트 디스큐 프레임을 포함한다. 따라서 일실시예에서, PDGM(524)의 동작은 도 1을 참조하여 도시되고 설명된 PDCGM(126)의 동작과 실질적으로 동일하다.
도 7은 도 5의 디스큐 프레이머에 대한 상위 레벨 블록도를 도시한다. 특히, DF(538)는 복수의 레지스터(7020-7029)(통칭적으로, 레지스터(702)), 패리티 매칭 모듈(PMM)(704), 및 디스큐 프레이밍 제어기(DFC)(712)를 포함하는 직렬 레지스터 체인(SRC)(701)을 포함한다. 도 7에 도시된 바와 같이, SRC(701) 내의 제 1 레지스터(예시적으로, 레지스터(7020))는 DWB(536)(도시되지 않음)로부터의 디스큐 비트스트림 내에 각각의 디스큐 비트를 수신한다. 레지스터(7020)의 출력 포트는 레지스터(7021)의 입력 포트에 결합되고, 레지스터(7021)의 출력 포트는 레지스터(7022)의 입력 포트에 결합되고, 레지스터(7022)의 출력 포트는 레지스터(7023)의 입력 포트에 결합되고, 레지스터(7023)의 출력 포트는 레지스터(7024)의 입력 포트에 결합되고, 레지스터(7024)의 출력 포트는 레지스터(7025)의 입력 포트에 결합되고, 레지스터(7025)의 출력 포트는 레지스터(7026)의 입력 포트에 결합되고, 레지스터(7026)의 출력 포트는 레지스터(7027)의 입력 포트에 결합되고, 레지스터(7027)의 출력 포트는 레지스터(7028)의 입력 포트에 결합되고, 레지스터(7028)의 출력 포트는 레지스터(7029)의 입력 포트에 결합되고, 레지스터(7029)의 출력은 DAC(540)(도 시하지 않음)의 입력 포트에 결합된다. 또한, 레지스터(7029)의 출력 포트는 DAC(540)의 입력 포트에 결합되어 DAC(540)에 디스큐 비교 비트를 제공한다. 본 명세서에서는 12-UI 보정과 관련하여 도시되고 설명되어 있으나, 본 발명은 제거되어야 하는 스큐의 양에 따라서 다른 단위 간격의 보정 량을 이용하여 구현될 수 있다.
SRC(701)는 패리티 매칭 처리를 수행하는 데 이용하기 위해 각각의 클록 사이클에서 디스큐 비트스트림 내에 각각의 디스큐 비트가 전진하도록 작동 가능하다. 설명의 명료성을 위해서, 로직을 동기화하는 클록 신호를 생략하였다. 이와 같이, 레지스터(702)의 각각의 출력에서의 비트가 디스큐 비트스트림이 SRC(701)를 통해 전진할 때 변경되므로 디스큐 비트가 SRC(701)의 레지스터(702)를 통해 전진할수록 그에 따라 새로운 탐색 창이 형성된다. 다시 말해서, 각각의 클록 사이클에서 새로운 탐색창이 형성될 수 있다. 특히 도 7에 도시된 바와 같이, 각각의 레지스터(702)의 제각기의 출력 포트는 디스큐 패리티 비트 매칭 처리를 실행하는 데 이용하기 위해 PMM(704)의 대응하는 입력 포트에 결합된다. 도 7에 도시된 바와 같이, PMM(704)은 XOR 로직 게이트(706), 제 1 XNOR 로직 게이트(707), 제 2 XNOR 로직 게이트(708), 제 3 XNOR 로직 게이트(709) 및 AND 로직 게이트(710)를 포함한다.
홀수 패리티 처리와 관련하여, 레지스터(7021, 7022, 7023, 7024)의 출력 포트는 XOR 로직 게이트(706)의 각각의 입력 포트에 결합된다. XOR 로직 게이 트(706)는 본 기술 분야에서 알려진 바와 같이 XOR 연산을 실행한다. XOR 로직 게이트(706)의 출력 포트는 제 1 XNOR 로직 게이트(707)의 제 1 입력 포트에 결합된다. 레지스터(7020)의 출력 포트는 제 1 XNOR 로직 게이트(707)의 제 2 입력 포트에 결합된다. 제 1 XNOR 로직 게이트(707)는 XOR 로직 게이트(706)로부터의 비트 출력 및 레지스터(7020)로부터의 비트 출력에 대한 XNOR 연산을 실행한다.
제 1 XNOR 로직 게이트(707)의 출력 포트는 AND 로직 게이트(710)의 제 1 입력 포트에 결합된다. 이와 같이, 제 1 XNOR 로직 게이트(707)에 의해 실행된 XNOR 연산의 결과는 AND 로직 게이트(710)의 연관된 입력 포트에 제공되어 계산된 홀수 패리티 값과 수신된 홀수 패리티 비트가 일치하는지 여부를 나타낸다. DC(5120)로부터의 샘플링된 비트가 레지스터(7024)로부터의 출력이고, DC(5121)로부터의 샘플링된 비트가 레지스터(7023)로부터의 출력이고, DC(5122)로부터의 샘플링된 비트가 레지스터(7022)로부터의 출력이고, DC(5123)로부터의 샘플링된 비트가 레지스터(7021)로부터의 출력이고, 수신된 홀수 패리티 비트가 레지스터(7020)로부터의 출력일 때, XOR 로직 게이트(706)로부터 출력된 홀수 패리티 값은 레지스터(7020)로부터의 수신된 홀수 패리티 비트 출력과 일치할 것이다.
짝수 패리티 처리와 관련하여, 레지스터(7026, 7027, 7028, 7029)의 출력 포트는 제 2 XOR 로직 게이트(708)의 각각의 입력 포트에 결합된다. 제 2 XOR 로직 게이트(708)는 본 기술 분야에서 알려진 바와 같이 XOR 연산을 실행한다. XOR 로직 게이트(708)의 출력 포트는 제 3 XNOR 로직 게이트(709)의 제 1 입력 포트에 결합된다. 레지스터(7025)의 출력 포트는 제 3 XNOR 로직 게이트(709)의 제 2 입력 포트에 결합된다. 제 3 XNOR 로직 게이트(709)는 제 2 XOR 로직 게이트(708)로부터의 비트 출력 및 레지스터(7025)로부터의 비트 출력에 대한 XNOR 연산을 실행한다.
제 3 XNOR 로직 게이트(709)의 출력 포트는 AND 로직 게이트(710)의 제 2 입력 포트에 결합된다. 이와 같이, 제 3 XNOR 로직 게이트(709)에 의해 실행된 XNOR 연산의 결과는 AND 로직 게이트(710)의 연관된 입력 포트에 제공되어 계산된 짝수 패리티 값과 수신된 짝수 패리티 비트가 일치하는지 여부를 나타낸다. DC(5120)로부터의 샘플링된 비트가 레지스터(7029)로부터의 출력이고, DC(5121)로부터의 샘플링된 비트가 레지스터(7028)로부터의 출력이고, DC(5122)로부터의 샘플링된 비트가 레지스터(7027)로부터의 출력이고, DC(5123)로부터의 샘플링된 비트가 레지스터(7026)로부터의 출력이고, 수신된 홀수 패리티 비트가 레지스터(7020)로부터의 출력일 때, 제 2 XNOR 로직 게이트(708)로부터 출력된 짝수 패리티 값은 레지스터(7025)로부터의 수신된 짝수 패리티 비트 출력과 일치될 것이다.
본 명세서에 개시된 바와 같이, 제 1 XNOR 로직 게이트(707)(XOR 로직 게이 트(706)에 의해 계산된 홀수 패리티 값이 레지스터(7020)로부터 출력되는 수신된 홀수 패리티 비트와 일치하는지 여부를 판정하는 데 이용됨)의 출력은 AND 로직 게이트(710)의 제 1 입력 포트에 결합된다. 제 1 XNOR 로직 게이트(707)에 대한 입력이 모두 동일하다면(즉, 모두 "0"이거나 모두 "1"인 경우), 제 1 XNOR 로직 게이트(707)의 출력은 일치를 나타낸다(즉, "1"이 AND 로직 게이트(710)의 제 1 입력 포트에 출력됨). 마찬가지로, 본 명세서에 개시된 바와 같이, 제 3 XNOR 로직 게이트(709)(제 2 XNOR 로직 게이트(708)에 의해 계산된 짝수 패리티 값이 레지스터(7025)로부터 출력되는 수신된 짝수 패리티 비트와 일치하는지 여부를 판정하는 데 이용됨)의 출력은 AND 로직 게이트(710)의 제 2 입력 포트에 결합된다. 제 3 XNOR 로직 게이트(709)에 대한 입력이 모두 동일하면(즉, 모두 "0"이거나 모두 "1"인 경우), 제 3 XNOR 로직 게이트(709)의 출력은 일치를 나타낸다(즉, "1"이 AND 로직 게이트(710)의 제 2 입력 포트에 출력됨).
이와 같이, AND 로직 게이트(710)의 출력은 디스큐 채널(532)에 걸쳐 수신된 홀수 패리티 비트 및 짝수 패리티 비트가 모두 일치하는지 여부에 대한 표시를 제공한다. 다시 말해서, AND 로직 게이트(710)의 출력은 현재의 10비트 디스큐 프레임(즉, 홀수 패리티 비트를 생성하기 위해 샘플링된 4개의 데이터 비트, 홀수 패리티 비트, 짝수 패리티 비트를 생성하기 위해 샘플링된 4개의 데이터 비트 및 짝수 패리티 비트를 포함함)이 연관된 데이터 비트스트림을 동기화하도록 추가 처리를 가능하게 하는 방식으로 정렬되는지 여부에 대한 표시를 제공한다. 이와 같이, AND 로직 게이트(710)의 출력은 DFC(712)에 입력되어 각각의 DDCB(520)를 제어하는 DAC(540)를 제어한다. 도 7을 참조하여 도시되고 설명된 것은 프레이밍 탐색 처리를 실행하기 위한 병렬적 방법을 포함하도록 되어 있으나, 일실시예에서, 본 발명의 프레이밍 탐색 처리는 직렬 방식 또는 다른 병렬 처리 방법을 이용하는 것뿐만 아니라 그 다양한 조합으로 구현될 수 있다.
일실시예에서, DFC(712)는 3비트 상태 머신, 4비트 프레임 카운터 및 6비트 시간 구간 카운터(즉, 64 클록 사이클 카운터)를 포함한다. 일치 조건의 확인(즉, AND 로직 게이트(710)의 출력이 "1"임)은 프레임 카운터를 시작한다. 일실시예에서, 프레임 카운터는 모듈로-10 프레임 카운터(즉, 0부터 9까지 카운팅함)를 포함한다. 일실시예에서, 동일 프레임 위치에서 2개의 연속적인 일치는 디스큐 프레이밍 상태 머신의 동기적 상태를 유지한다. 일실시예에서, 64 클록 사이클 시간 구간 동안에 2개 이상의 홀수-짝수 패리티 검사 불일치는 1 클록 사이클만큼(즉, 1비트 시간 구간만큼) 탐색 창이 시프팅되게 한다. 다시 말해서, 일실시예에서, 64 클록 사이클 시간 구간 동안에 2개 이상의 홀수-짝수 패리티 불일치는 홀수-짝수 패리티 일치에 대한 새로운 탐색이 개시되게 한다. 이러한 일실시예에서, 디스큐 채널 상에서 64 클록 사이클 시간 구간 동안의 단일 비트 에러는 무시된다.
도 7에 도시된 바와 같이, DFC(712)는 DC(5120-5123)를 제각기 식별하도록 작동 가능한 복수의 비교 채널 식별 신호(CCIS)(7140-7143)(통칭적으로, CCIS(714))를 생성한다. 동시 신호를 포함하도록 도시되어 있으나, CCIS(7140-7143) 중의 하 나만이 특정한 클록 사이클 동안에 출력된다. 또한, DFC(712)는 타임 스탬프 신호(time stamp signal : TSS)(714T)를 생성한다. 시간 구간 카운터가 64 클록 사이클 시간 구간 카운터를 포함하는 일실시예에서, TSS(714T)는 64번째 시간 구간이 될 때까지 "0"으로 유지되고, 64번째 시간 구간에서 TSS(714T)는 "1"로 설정되어 현재의 64비트 시간 구간의 종료를 확인하고, 다음 64 클록 사이클 시간 구간이 시작되도록 개시한다. 복수의 비교 펄스 채널(7140-7143) 및 타임 스탬프 출력(714T)은 DAC(540)(도시하지 않음)로 송신된다. DFC(712)의 동작은 본 명세서에서 도 8을 참조하여 도시되고 설명되어 있다.
도 8은 도 7의 디스큐 프레이밍 제어기에 대한 흐름도를 도시한다. 특히, 디스큐 프레이밍 제어기의 흐름도(800)는 상태 카운터(801), 프레임 카운터(820) 및 시간 구간 카운터(830)를 포함한다. 도 8에 도시된 바와 같이, DFC(712)는 본 명세서에서 도 7을 참조하여 도시되고 설명된 PMM(704)(즉, AND 로직 게이트(710)의 출력)으로부터 패리티 일치 비트를 지속적으로 수신한다. 도 8에 도시된 바와 같이, 상태 카운터(801)는 신규 탐색(NEW SEARCH) 상태(802)에서 시작한다. DFC(712)에 의해 수신된 패리티 일치 비트가 0이면(일치="0"), 상태 카운터(801)는 신규 탐색 상태(802)로 유지된다. DFC(712)에 의해 수신된 패리티 일치 비트가 1이면(일치="1"), 상태 카운터(801)는 1회 발견(FOUND ONCE) 상태(804)로 진행된다.
도 8에 도시된 바와 같이, 상태 카운터(801)가 신규 탐색 상태(802)에 있는 동안에 패리티 일치 비트가 1이면(일치="1"), 프레임 카운터(820)는 0으로부터 9까 지 모듈로-10 카운팅을 시작하도록 초기화된다. 도 8에 도시된 바와 같이, 프레임 카운터(820)와 연관된 각각의 프레임 카운터 상태는 카운트 변수(예시적으로, 카운트(count)), DC(5120)와 연관된 비교 비트(예시적으로, COMP0), DC(5121)와 연관된 비교 비트(예시적으로, COMP1), DC(5122)와 연관된 비교 비트(예시적으로, COMP2) 및 DC(5123)와 연관된 비교 비트(예시적으로, COMP3)를 포함한다.
프레임 카운터(820)가 0의 카운트(카운트=0)로부터 4의 카운트(카운트=4)까지 순환할 때, 4개의 비교 비트 각각에 대하여 DC(5120-5123)와 제각기 연관된 각각의 4개의 데이터 비트가 비교를 위해 선택되고(예시적으로, COMPn=1이고, 여기에서 n=0,1,2,3임), 4개의 비교 비트 각각에 대하여 DC(5120-5123)와 연관된 4개의 데이터 샘플을 이용하여 생성된 짝수 패리티 비트가 비교를 위해 선택된다(예시적으로, COMPn=0으로 설정함으로써 이와 같이 선택되는데, 여기에서 n=0,1,2,3임). 또한, 도 8에 도시된 바와 같이, 홀수 패리티 비트의 생성을 위해 사용된 4개의 데이터 비트를 비교하고, 홀수 패리티 비트를 비교하기 위해서 프레임 카운터(820)에 의해 실질적으로 동일한 프로세스가 실행된다.
도 8에 도시된 바와 같이, 상태 카운터(801)가 1회 발견 상태(804)인 동안에, 패리티 일치 비트가 0이 되고(일치="0"), 카운트가 9가 되면(카운트=9), 상태 카운터(801)는 신규 탐색 상태(802)로 되돌아간다. 이와 다르게, 상태 카운터(801)가 1회 발견 상태(804)인 동안에, 패리티 일치 비트가 1이고(일치="1"), 카 운트가 9이면(카운트=9), 상태 카운터(801)는 2회 발견(FOUND TWICE) 상태(806)로 진행된다. 다음에 상태 카운터(801)는 2회 발견 상태(806)로부터 인-프레임(IN-FRAME) 상태(808)로 진행된다. 상태 카운터(801)가 인-프레임 상태(808)에 있는 동안에, 패리티 일치 비트가 1이고(일치="1"), 카운트가 9라면(카운트=9), 상태 카운터(801)는 인-프레임 상태(808)로 유지된다. 이와 다르게, 상태 카운터(801)가 인-프레임 상태(808)인 동안에, 패리티 일치 비트가 0이고(일치="0"), 카운트가 9이면(카운트=9), 상태 카운터(801)는 1회 손실(LOST ONCE) 상태(810)로 진행된다.
상태 카운터(801)가 1회 손실 상태(810)에 있는 동안에, 패리티 일치 비트가 1이 되고(일치="1"), 카운트가 9가 되면(카운트=9), 상태 카운터(801)는 1회 손실 상태(810)로 유지된다. 이와 다르게, 상태 카운터(801)가 1회 손실 상태(810)인 동안에, 패리티 일치 비트가 0이 되고(일치="0"), 카운트가 9가 되면(카운트=9), 상태 카운터(801)는 2회 손실 상태(812)로 진행된다. 다음에 상태 카운터(801)는 2회 손실 상태(812)로부터 신규 탐색 상태(802)로 되돌아간다. 또한, 도 8에 도시된 바와 같이, 시간 구간 카운터(830)가 TSS(714T)를 1로 설정할 때(예시적으로, 타임 스탬프=1) 상태 카운터(801)가 1회 손실 상태(810)에 있다면, 상태 카운터(801)는 1회 손실 상태(810)로부터 인-프레임 상태(808)로 되돌아간다.
도 8에서는 특정한 개수의 상태를 이용하여 연속적인 일치 조건 및 연속적인 불일치 조건을 식별하는 것으로 도시되어 있으나, 당업자라면 DFC(712)의 상태 카운터(801)는 더 적거나 더 많은 상태를 포함할 수 있고, 이 상태들은 상이한 방식 으로 구성될 수 있다는 것을 이해할 것이다. 도 8에서는 모듈로-10 프레임 카운터를 포함하는 것으로 도시되어 있으나, 당업자라면 프레임 카운터(820)가 교번적인 패리티 비트를 생성하는 데 이용되는 데이터 샘플의 개수 및 생성된 패리티 비트의 개수에 의존하여 본 발명의 방법에 따라 구현되는 디스큐 프레임과 관련된 임의의 개수의 비트 위치도 카운팅할 수 있다는 것을 이해할 것이다. 마찬가지로, 도 8에는 64 클록 사이클 시간 구간 카운터로서 도시되어 있으나, 당업자라면 시간 구간 카운터(830)가 어떠한 시간 구간도 카운팅하도록 구현될 수 있다는 것을 이해할 것이다.
도 9는 도 5의 데이터 채널 중 하나를 정렬하는 데이터 채널 정렬 시스템의 상위 레벨 블록도를 도시한다. 특히, 도 9의 데이터 채널 정렬 시스템(900)은 도 5를 참조하여 본 명세서에 도시되고 설명된 DAC(540) 및 DDCB(520) 중 하나(예시적으로, DDCB(520X), 여기에서 X는 데이터 채널에 따라서 0, 1, 2, 또는 3 중 하나가 될 수 있음)를 포함한다. 일실시예에서, DDCB(520X)는 12개의 단위 구간(unit interval)(12UI) 선택기를 포함한다. 도 9에 도시된 바와 같이, DDCB(520X)는 복수의 레지스터(9021-90211)(통칭적으로, 레지스터(902)), 멀티플렉서(MUX)(904) 및 레지스터(906)를 포함하는 직렬 레지스터 체인(SRC)(901)을 포함한다. 설명의 명확성을 위해서, 동기적 로직을 위한 클록 신호는 생략되었다.
도 9에 도시된 바와 같이, SRC(901) 내의 제 1 레지스터(예시적으로, 레지스 터(9021))는 DWB(518X)(도시하지 않음)로부터 수신된 DC(512X)와 연관된 데이터 비트스트림 내에 각각의 데이터 비트를 수신한다. 레지스터(9021)의 출력 포트는 레지스터(9022)의 입력 포트에 결합되고, 레지스터(9022)의 출력 포트는 레지스터(9023)의 입력 포트에 결합되고, 레지스터(9023)의 출력 포트는 레지스터(9024)의 입력 포트에 결합되고, 레지스터(9024)의 출력 포트는 레지스터(9025)의 입력 포트에 결합되고, 레지스터(9025)의 출력 포트는 레지스터(9026)의 입력 포트에 결합되고, 레지스터(9026)의 출력 포트는 레지스터(9027)의 입력 포트에 결합되고, 레지스터(9027)의 출력 포트는 레지스터(9028)의 입력 포트에 결합되고, 레지스터(9028)의 출력 포트는 레지스터(9029)의 입력 포트에 결합되고, 레지스터(9029)의 출력 포트는 레지스터(90210)의 입력 포트에 결합된다.
SRC(901)는 데이터 비트스트림 정렬 처리를 수행하는 데 이용하기 위해 각각의 클록 사이클에서 선택된 데이터 비트스트림 내에서 각각의 데이터 비트가 전진하도록 작동 가능하다. 이와 같이, 데이터 비트가 SRC(901)의 레지스터(902)를 통해 전진할 때, DAC(540)에 의한 선택을 위해 이용 가능한 비트의 세트는 계속 바뀐다. 다시 말해서, 신규 선택 세트(즉, 연관된 디스큐 비교 비트와의 비교를 위해 선택할 때 이용 가능한 데이터 비트의 세트)가 각각의 클록 사이클에서 형성될 수 있다. 특히 도 9에 도시된 바와 같이, 레지스터(9021)의 입력 포트 및 레지스 터(9021-90211)의 출력 포트는 MUX(904)의 대응하는 입력 포트에 결합되어 DAC(540)로부터의 선택 제어 신호에 응답하여 MUX(904)에 의해 DDCB(520X) 내의 각각의 데이터 비트가 선택될 수 있게 한다. 선택된 비트는 레지스터(7029)(도시하지 않음)로부터 DAC(540)에 의해 수신된 디스큐 비교 비트와의 비교를 위해 선택된다.
도 9에 도시된 바와 같이, DAC(540)는 데이터 비트스트림의 정렬을 위해 사용되는 디스큐 비교 비트를 DF(538)(도시하지 않음)의 레지스터(7029)로부터 수신한다. DAG(540)는 수신된 디스큐 비교 비트에 대하여 DAC(540)에 의해 제어되는 데이터 비트스트림을 선택하는 데 이용되는 CCIS(7140-7143)를 DFC(712)로부터 수신한다. 특히, CCIS(7140-7143)는 DAC(540)에 의해 처리되는 데이터 채널을 결정한다. 예를 들어, COMP0(7140)이 "1"이면, DAC(540)는 DDCB(5200)(즉, X=0)를 제어한다. 마찬가지로, 예를 들어, COMP1(7141)이 "1"이면, DAC(540)는 DDCB(5201)(즉, X=1)를 제어하고, COMP2(7142)가 "1"이면, DAC(540)는 DDCB(5202)(즉, X=2)를 제어하고, COMP3(7143)이 "1"이면, DAC(540)는 DDCB(5203)(즉, X=3)를 제어한다. DAC(540)는 데이터 비트스트림의 정렬을 위해 이용하기 위해 DAC에 의해 사용되는 선택 카운터를 제어하기 위해 이용되는 TSS(714T)를 DFC(712)로부터 수신한다.
일실시예에서, DAC(540)는 3비트 상태 머신 및 4비트 선택 카운터를 포함한 다. 일실시예에서, 하나의 중앙 카운터(central counter)가 사용되고 TSS(714T)를 사용하여 각각의 데이터 채널에 대해 중앙 카운터를 분포할 수 있다. 일치 조건의 확인(즉, AND 로직 게이트(710)의 출력이 "1"인지 확인)은 프레임 카운터를 개시한다. 일실시예에서, 선택 카운터는 모듈로-12 프레임 카운터(즉, 0으로부터 11까지 카운팅함)를 포함한다. 일실시예에서, 64 클록 사이클 시간 구간 동안에 2개 이상의 비트 비교 불일치는 하나의 단위 구간만큼 탐색창의 시프팅을 초래한다. 다시 말해서, 일실시예에서, 64 클록 사이클 시간 구간 동안에 2개 이상의 비트 비교 불일치는 새로운 탐색창의 개시를 초래한다(즉, 새로운 비트 비교가 시작됨). 이러한 일실시예에서, 64 클록 사이클 시간 구간 동안의 단일 비트 에러는 무시된다.
일실시예에서, 동일한 선택 위치에서의 2개의 연속적 비트 비교(즉, MUX(904)로부터의 선택된 비트와 DF(538)로부터의 디스큐 비교 비트를 비교함) 일치는 채널 정렬 상태 머신의 동기적 상태를 유지한다. 이와 같이, 일실시예에서, 동일한 비트 선택 위치에서의 2개의 연속적인 비트 비교 일치는 연관된 데이터 채널의 데이터 비트스트림이 동기화되었다는(즉, 정렬되었다는) 것을 나타내는 데이터 비트스트림 동기화 조건을 확인한다. 이러한 일실시예에서, 데이터 비트스트림이 동기화되었다는 판정(즉, 데이터 비트스트림 동기화 조건이 확인되었다는 판정)에 응답하여 채널 동기화 플래그(channel synchronized flag)가 생성된다(예를 들면, DAC(540)에 의해 출력된 RXSO 신호가 "1"로 설정됨).
도 9에 도시된 바와 같이, DAC(540)는 비교 비트 위치(즉, 현재의 비교가 실 행되는 연관된 데이터 비트스트림 내의 비트 위치)를 선택하는 제어 신호를 생성한다. MUX(904)의 출력 포트는 레지스터(906)의 입력 포트에 결합된다. 이와 같이, 비교 비트 위치를 선택하고, 비교 비트 위치와 연관된 레지스터로부터 데이터 비트를 수신하면, MUX(904)는 레지스터(906)의 입력 포트로 선택된 비트를 전달한다. 레지스터(906)의 출력 포트는 MUX(542)(도시하지 않음)의 대응하는 입력 포트에 결합된다. 또한, 레지스터(906)의 출력 포트는 DAC(540)의 입력 포트에 결합되어 DFC(712)에 의해 DAC(540)로 제공된 디스큐 비교 비트와의 비교를 위해서 이전의 클록 사이클 동안에 선택된 선택 비트를 DAC(540)로 제공한다. 비교 비트 위치를 선택하는 제어 신호는 도 10을 참조하여 본 명세서에 도시되고 설명된 바와 같이 상태 카운터 및 선택 카운터를 이용하여 DAC(540)에 의해 생성된다.
도 10은 도 5의 데이터 채널 중 하나에 대하여 도 9의 데이터 채널 정렬 시스템의 흐름도를 도시한다. 특히, 데이터 채널 정렬 시스템의 흐름도(1000)는 상태 카운터(1001) 및 선택 카운터(1020)를 포함한다. 도 8에 도시된 바와 같이, DAC(540)는 도 7을 참조하여 본 명세서에 도시되고 설명된 바와 같이 DF(538)로부터 디스큐 비트를, 또한 DDCBX로부터 비교 비트를 계속 수신한다. 또한, DAC(540)는 수신된 디스큐 비트에 대하여 DAC(540)에 의해 제어되는 데이터 비트스트림을 선택하는 데 이용되는 CCIS(7140-7143)(COMP-N으로 표시되고, 여기에서 N은 DAC(540)에 의해 제어되는 DDCB(520)에 의존하여 0, 1, 2 또는 3 중 하나가 됨)를 DFC(712)로부터 계속 수신한다.
도 10에 도시된 바와 같이, 상태 카운터(1001)는 신규 비교(NEW COMPARE) 상태(1002)에서 시작한다. 일실시예에서, 상태 카운터(1001)가 신규 비교 상태(1002)로 진입하면, DAC(540)는 채널 동기화 플래그를 "0"으로 설정하고(예시적으로, RXSO="0"), 상태 카운터(1001)가 연관된 데이터 비트스트림이 정렬되는 상태(즉, 채널 동기화 상태)로 진입할 때까지 채널 동기화 플래그를 "0"으로 유지한다. 디스큐 비트 및 비교 비트가 일치하지 않으면(디스큐 비트≠비교 비트), 상태 카운터(1001)는 (12UI 선택기를 제어하기 위해 DAC(540)로부터 MUX(904)로 송신된 제어 신호를 변경함으로써) 선택 위치를 시프팅하는 위치 시프트(SHIFT POSITION) 상태(1004)로 진행한다. 다음에 상태 머신(1001)은 신규 비교 상태(1002)로 되돌아간다. 디스큐 비트 및 비교 비트가 일치하면(디스큐 비트=비교 비트), 상태 카운터(1001)는 1회 일치 상태(1006)로 진행한다.
도 10에 도시된 바와 같이, 상태 카운터(1001)가 1회 일치 상태(1006)에 있는 동안에, 디스큐 비트 및 비교 비트가 일치하지 않으면(디스큐 비트≠비교 비트), 상태 카운터(1001)는 (12UI 선택기를 제어하기 위해 DAC(540)로부터 MUX(904)로 송신된 제어 신호를 변경함으로써) 선택 위치를 시프팅하는 위치 시프트 상태(1004)로 진행한다. 이와 다르게, 상태 카운터(1001)가 1회 일치 상태(1006)에 있는 동안에, 디스큐 비트 및 비교 비트가 일치하면(디스큐 비트=비교 비트), 상태 카운터(1001)는 2회 일치 상태(1008)로 진행한다. 다음에 상태 카운터(1001)는 정렬된 상태(1010)로 진행한다. 일실시예에서, 상태 카운터(1001)가 정렬된 상태(1010)로 유지되는 동안에, DAC(540)는 채널 동기화 플래그를 "1"로 유지한다(예 시적으로, RXSO="1").
도 10에 도시된 바와 같이, 상태 카운터(1001)가 정렬된 상태(1010)에 있는 동안에, 디스큐 비트 및 비교 비트가 일치하면(디스큐 비트=비교 비트), 상태 카운터(1001)는 정렬된 상태(1010)로 유지되고, 채널 동기화 플래그는 "1"로 설정되어 유지된다(RXSO="1"). 이와 다르게, 상태 카운터(1001)가 정렬된 상태(1010)에 있는 동안에, 디스큐 비트 및 비교 비트가 일치하지 않으면(디스큐 비트≠비교 비트), 상태 카운터(1001)는 1회 불일치 상태(1012)로 진행한다. 도 10에 도시된 바와 같이, 상태 카운터(1001)가 1회 불일치 상태(1012)에 있는 동안에, 디스큐 비트 및 비교 비트가 일치하면(디스큐 비트=비교 비트), 상태 카운터(1001)는 1회 불일치 상태(1012)로 유지되고 채널 동기화 플래그는 "1"로 설정되어 유지된다(RXSO="1"). 이와 다르게, 상태 카운터(1001)가 1회 불일치 상태(1012)인 동안에, 디스큐 비트 및 비교 비트가 일치하지 않으면(디스큐 비트≠비교 비트), 상태 카운터(1001)는 (12UI 선택기를 제어하기 위해 DAC(540)로부터 MUX(904)로 송신된 제어 신호를 변경함으로써) 선택 위치를 시프팅하는 위치 시프트 상태(1004)로 진행한다. 다음에 상태 머신(1001)은 신규 비교 상태(1002)로 되돌아가고, 채널 동기화 플래그는 "0"으로 리셋된다(RXSO="0"). 또한, 도 10에 도시된 바와 같이, 상태 카운터(1001)가 1회 불일치 상태(1012)인 동안에 DFC(712)가 TSS(714T)를 1로 설정하면(예시적으로, 타임 스탬프=1), 상태 카운터(1001)는 1회 불일치 상태(1012)로부터 정렬된 상태(1010)로 되돌아간다.
일실시예에서, 특정 상태 머신의 상태 변경을 실행하는 것으로 도시되어 있으나, 몇몇 상태 변경은 오로지 정확한 비교 위치(각각의 개별 데이터 채널에 대한 유효 플래그에 따라서 예를 들면, 매 5번째 사이클 등)에 도달한 때에만 개시될 수 있다. 이러한 일실시예에서, 여러 상태 변경에 응답하여 제거된 정보는 이러한 상태 변경을 표시하기 위해 이용될 수 있다. 도 10에서는 특정 개수의 상태를 이용하여 연속적인 비트 일치 조건 및 연속적인 비트 불일치 조건을 식별하는 것으로 도시되어 있으나, 당업자라면 DAC(540)의 상태 카운터(1001)는 더 적거나 더 많은 개수의 상태를 포함할 수 있고, 이 상태는 상이한 방식으로 구성될 수 있다는 것을 이해할 것이다. 또한, 하나의 상태 카운터(1001)만이 도시되었으나, 본 발명에 따르면 DAC(540)는 동기화되는 각각의 데이터 채널에 대하여 하나의 상태 카운터를 포함할 수 있다는 것을 유의하라. 도 10에서는 모듈로-12 선택 카운터를 포함하는 것으로 도시되었으나, 당업자라면 선택 카운터(1020)가 해당 선택 카운터와 연관된 상태 카운터를 이용하여 동기화되는 데이터 채널과 연관된 어떠한 개수의 비트 선택 위치도 카운팅할 수 있다는 것을 이해할 것이다.
설명된 기능의 적어도 하나의 부분은 더 적은 개수의 기능 소자로 조합될 수 있다고 고려할 수 있다. 마찬가지로, 다양한 기능은 다른 기능 소자에 의해 실행될 수 있다는 점 또는 여러 기능이 여러 기능 소자에 걸쳐 상이한 방식으로 분포될 수 있다는 점을 고려할 수 있다. 예를 들면, SERDES(101)와 관련하여 본 명세서에 설명된 기능의 적어도 하나의 부분은 FM(102)의 여러 기능 소자에 의해 실행될 수 있고, FM(102)과 관련하여 본 명세서에 설명된 기능의 적어도 하나의 부분은 SERDES(101)의 여러 기능 소자에 의해 실행될 수 있다. 또한, 본 명세서에서는 기본적으로 4개의 10Gbps 데이터 채널의 동기화와 관련하여 설명되어 있으나, 당업자라면 본 발명의 방법이 여러 다양한 속도의 임의의 개수의 데이터 채널을 동기화하는 데 사용될 수 있다는 것을 이해할 것이다.
도 11은 본 명세서에 개시된 기능을 실행하는 데 사용하기에 적합한 범용 컴퓨터에 대한 상위 레벨 블록도를 도시한다. 도 11에 도시된 바와 같이, 시스템(1100)은 프로세서 소자(1102)(예를 들면, CPU), 메모리(1104)(예를 들면, 랜덤 액세스 메모리(RAM) 및/또는 판독 전용 메모리(ROM)), 본 명세서에 설명된 다양한 디스큐 비트스트림 생성 및 디스큐 비트스트림 처리 및 데이터 채널 동기화 기능을 실행할 수 있는 디스큐 모듈(1105) 및 다양한 입/출력 장치(1106)(예를 들면, 이것으로 한정되지는 않지만 테이프 드라이브, 플로피 디스크, 하드 디스크 드라이브 또는 컴팩트 디스크 드라이브를 포함하는 저장 장치, 수신기, 송신기, 스피커, 디스플레이, 출력 포트 및 사용자 입력 장치(키보드, 키패드, 마우스 등))를 포함한다.
본 발명은 예를 들면, ASIC(application specific integrated circuits), 범용 컴퓨터 또는 임의의 다른 하드웨어 등가물을 이용하는 소프트웨어 및/또는 소프트웨어와 하드웨어의 조합으로 구현될 수 있다는 것을 유의하라. 일실시예에서, 제시된 디스큐 모듈 또는 프로세스(1105)는 메모리(1104) 내에 로딩되고, 프로세서(1102)에 의해 실행되어 상술된 기능을 구현할 수 있다. 이와 같이, 본 발명의 디스큐 프로세스(1105)(연관된 데이터 구조물을 포함함)는 컴퓨터 판독 가능 매체 또는 캐리어(carrier)(예를 들면, RAM 메모리, 자기 또는 광학 드라이브 또는 디스켓 등)에 저장될 수 있다.
본 명세서에서는 본 발명의 개시 내용을 통합하는 다양한 실시예가 도시되고 설명되어 있으나, 당업자라면 이러한 개시 내용을 계속 내재하면서 여러 다른 다양한 실시예를 용이하게 도출할 수 있을 것이다.

Claims (10)

  1. 복수의 데이터 비트스트림을 정렬(aligning)하는 데 사용되는 정보를 생성하는 방법으로서,
    상기 데이터 비트스트림으로부터 획득된 데이터 샘플을 이용하여 복수의 패리티 비트(parity bits)를 생성하는 단계 - 각각의 패리티 비트는 상기 데이터 비트스트림의 각각으로부터의 샘플 데이터 비트를 포함하는 샘플 데이터 비트의 세트를 사용하여 생성되고, 상기 패리티 비트는 홀수 및 짝수 패리티 비트 사이에서 교대하여 나타남 -와,
    상기 샘플 데이터 비트 및 상기 샘플 데이터 비트를 사용하여 생성된 상기 패리티 비트를 포함하는 디스큐 비트스트림(deskew bitstream)을 생성하는 단계와,
    상기 데이터 비트스트림을 정렬하는 모듈로 상기 데이터 비트스트림과 상기 디스큐 비트스트림을 전달하는 단계 - 상기 모듈은 상기 디스큐 비트스트림을 사용하여 상기 데이터 비트스트림을 정렬함 - 를 포함하는
    방법.
  2. 제 1 항에 있어서,
    상기 복수의 패리티 비트를 생성하는 상기 단계는,
    홀수 및 짝수 패리티 비트의 각 쌍에 대하여,
    상기 데이터 비트스트림의 각각으로부터의 하나의 샘플 데이터 비트를 포함하는 제 1 세트의 샘플 데이터 비트를 획득하도록 상기 데이터 비트스트림을 샘플링하는 단계와,
    상기 홀수 패리티 비트를 결정하도록 상기 제 1 세트의 샘플 데이터 비트를 처리하는 단계와,
    상기 데이터 비트스트림의 각각으로부터의 하나의 샘플 데이터 비트를 포함하는 제 2 세트의 샘플 데이터 비트를 획득하도록 상기 데이터 비트스트림을 샘플링하는 단계와,
    상기 짝수 패리티 비트를 결정하도록 상기 제 2 세트의 샘플 데이터 비트를 처리하는 단계를 더 포함하는
    방법.
  3. 제 2 항에 있어서,
    상기 디스큐 비트스트림을 생성하는 상기 단계는
    상기 제 1 세트의 샘플 데이터 비트의 상기 샘플 데이터 비트를 상기 디스큐 비트스트림 내에 삽입하는 단계와,
    상기 제 1 세트의 샘플 데이터 비트로부터 생성된 상기 홀수 패리티 비트를 상기 디스큐 비트스트림 내에 삽입하는 단계와,
    상기 제 2 세트의 샘플 데이터 비트의 상기 샘플 데이터 비트를 상기 디스큐 비트스트림 내에 삽입하는 단계와,
    상기 제 2 세트의 샘플 데이터 비트로부터 생성된 상기 짝수 패리티 비트를 상기 디스큐 비트스트림 내에 삽입하는 단계를 더 포함하는
    방법.
  4. 제 3 항에 있어서,
    상기 디스큐 비트스트림을 생성하는 상기 단계는
    상기 홀수 패리티 비트를 상기 디스큐 비트스트림 내에서 상기 제 1 세트의 샘플 데이터 비트의 바로 뒤의 비트 위치에 놓이도록 삽입하는 단계와,
    상기 짝수 패리티 비트를 상기 디스큐 비트스트림 내에서 상기 제 2 세트의 샘플 데이터 비트의 바로 뒤의 비트 위치에 놓이도록 삽입하는 단계를 더 포함하는
    방법.
  5. 제 1 항에 있어서,
    상기 디스큐 비트스트림을 사용하여 상기 복수의 데이터 비트스트림을 정렬하는 상기 단계는
    상기 디스큐 비트스트림을 처리함으로써 정렬된 디스큐 프레임을 식별하는 단계와,
    상기 정렬된 디스큐 프레임으로부터의 디스큐 채널 비교 비트를 상기 데이터 비트스트림 각각으로부터의 데이터 채널 비교 비트에 대해 비교함으로써 상기 데이터 비트스트림 각각과 연관된 데이터 채널 정렬 위치를 식별하는 단계와,
    상기 데이터 비트스트림을 정렬하도록 상기 데이터 비트스트림 각각과 연관된 상기 데이터 채널 정렬 위치를 선택하는 단계를 더 포함하는
    방법.
  6. 제 5 항에 있어서,
    상기 정렬된 디스큐 프레임을 식별하는 상기 단계는
    홀수 패리티 값을 결정하도록 상기 디스큐 비트스트림으로부터의 제 1 세트의 샘플 데이터 비트를 처리하는 단계와,
    짝수 패리티 값을 결정하도록 상기 디스큐 비트스트림으로부터의 제 2 세트의 샘플 데이터 비트를 처리하는 단계와,
    상기 홀수 패리티 값을 상기 디스큐 비트스트림으로부터의 연관된 홀수 패리티 비트에 대해 비교하고, 상기 짝수 패리티 값을 상기 디스큐 비트스트림으로부터의 연관된 짝수 패리티 비트에 대해 비교하는 단계와,
    상기 홀수 패리티 값과 상기 홀수 패리티 비트가 일치하고, 상기 짝수 패리티 값과 상기 짝수 패리티 비트가 일치한다는 판정에 응답하여 패리티 일치 표시자(parity match indicator)를 생성하는 단계- 상기 패리티 일치 표시자는 상기 정렬된 디스큐 프레임을 식별함 -를 더 포함하는
    방법.
  7. 복수의 데이터 비트스트림을 정렬하는 데 사용되는 정보를 생성하는 장치로서,
    상기 데이터 비트스트림으로부터 획득된 데이터 샘플을 사용하여 복수의 패리티 비트를 생성하는 수단- 각각의 패리티 비트는 상기 데이터 비트스트림의 각각으로부터의 샘플 데이터 비트를 포함하는 샘플 데이터 비트의 세트를 사용하여 생성되고, 상기 패리티 비트는 홀수 패리티 비트와 짝수 패리티 비트 사이에서 교대하여 나타남 -과,
    상기 샘플 데이터 비트 및 상기 샘플 데이터 비트를 사용하여 생성된 상기 패리티 비트를 포함하는 디스큐 비트스트림을 생성하는 수단과,
    상기 데이터 비트스트림을 정렬하는 모듈로 상기 데이터 비트스트림과 상기 디스큐 비트스트림을 전달하는 수단 - 상기 모듈은 상기 디스큐 비트스트림을 사용하여 상기 데이터 비트스트림을 정렬함 - 을 포함하는
    장치.
  8. 디스큐 비트스트림을 이용하여 복수의 데이터 채널을 정렬하는 방법으로서,
    상기 복수의 데이터 채널과 연관된 복수의 데이터 비트 및 상기 복수의 데이터 비트의 적어도 하나의 부분을 이용하여 생성된 복수의 패리티 비트를 포함하는 상기 디스큐 비트스트림을 수신하는 단계와,
    상기 수신된 디스큐 비트스트림을 처리함으로써 정렬된 디스큐 프레임을 식별하는 단계와
    상기 정렬된 디스큐 프레임으로부터의 디스큐 채널 비교 비트를 상기 복수의 데이터 채널 각각으로부터의 데이터 채널 비교 비트에 대해 비교함으로써 상기 복수의 데이터 채널 각각과 연관된 데이터 채널 정렬 위치를 식별하는 단계와,
    상기 복수의 데이터 채널과 연관된 스큐를 감소시키는 방식으로 상기 복수의 데이터 채널을 정렬하도록 상기 복수의 데이터 채널 각각과 연관된 상기 복수의 데이터 채널 정렬 위치를 선택하는 단계를 포함하는
    방법.
  9. 제 8 항에 있어서,
    상기 정렬된 디스큐 프레임을 식별하는 상기 단계는
    홀수 패리티 값을 결정하도록 상기 복수의 데이터 비트의 제 1 부분을 처리하는 단계와,
    짝수 패리티 값을 결정하도록 상기 복수의 데이터 비트의 제 2 부분을 처리하는 단계와,
    상기 홀수 패리티 값을 상기 홀수 패리티 비트에 대해 비교하고, 상기 짝수 패리티 값을 상기 짝수 패리티 비트에 대해 비교하는 단계와,
    상기 홀수 패리티 값과 상기 홀수 패리티 비트가 일치하고, 상기 짝수 패리티 값과 상기 짝수 패리티 비트가 일치한다는 판정에 응답하여 패리티 일치 표시자를 생성하는 단계- 상기 패리티 일치 표시자는 상기 정렬된 디스큐 프레임을 식별할 수 있음 -를 더 포함하는
    방법.
  10. 디스큐 비트스트림을 이용하여 복수의 데이터 채널을 정렬하는 방법으로서,
    상기 복수의 데이터 채널과 연관된 복수의 데이터 비트 및 상기 복수의 데이터 비트의 적어도 하나의 부분을 이용하여 생성된 복수의 패리티 비트를 포함하는 상기 디스큐 비트스트림을 수신하는 단계- 상기 패리티 비트는 홀수 패리티 비트와 짝수 패리티 비트 사이에서 교대하여 나타남 -와,
    상기 수신된 디스큐 비트스트림을 처리함으로써 식별되는 정렬된 디스큐 프레임을 식별하는 것에 응답하여 적어도 하나의 프레이밍 제어 신호(framing control signal)를 생성하는 단계와,
    상기 적어도 하나의 프레이밍 제어 신호를 이용하여 상기 복수의 데이터 채널 각각과 연관된 데이터 채널 정렬 위치를 식별하는 것에 응답하여 상기 복수의 데이터 채널 각각과 연관된 적어도 하나의 정렬 제어 신호를 생성하는 단계와,
    상기 복수의 데이터 채널과 연관된 스큐를 감소시키는 방식으로 상기 복수의 데이터 채널을 정렬하도록 상기 복수의 데이터 채널 각각과 연관된 상기 복수의 데이터 채널 정렬 위치를 선택하는 단계를 포함하는
    방법.
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