CN101390353A - 利用交替的奇偶抗扭斜信道同步数据信道的方法和装置 - Google Patents

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Abstract

本发明包括一种利用抗扭斜比特流来对准多条数据信道的方法和装置。该方法包括接收抗扭斜比特流，通过处理抗扭斜比特流来识别对准的抗扭斜帧，通过比较来自对准的抗扭斜帧的抗扭斜信道比较位和来自多条数据信道的每一条的数据信道比较位来识别与多条数据信道的每一条相关的数据信道对准位置，以及选择分别与多条数据信道相关的多个数据信道对准位置来对准多条数据信道。多条数据信道被对准，以大大减少与数据信道相关的扭斜。抗扭斜比特流包括与多条数据信道相关的数据位和利用至少一部分数据位生成的多个奇偶校验位。

Description

利用交替的奇偶抗扭斜信道同步数据信道的方法和装置
技术领域
本发明涉及网络通信领域，更具体地，涉及利用抗扭斜信道同步数据线。
背景技术
串行/解串器(SERDES)成帧器接口是光学模块(即发射机应答器)和互补型金属氧化物半导体(CMOS)专用集成电路(ASIC)成帧器之间的电接口。目前用16个2.5吉比特每秒(即16×2.5Gbps)的差分数据线和1个2.5Gbps抗扭斜信道一起来处理串行/解串器成帧器接口，如在光学互联论坛(OIF)SFI-5标准中所规定的。根据OIF SFI-5标准，通过抗扭斜信道传输的数据样本由一个64位报头构成头部。该抗扭斜信道头部包括用于成帧的两个A1字节(F6)和两个A2字节(62)、以及4个开销字节(EH1-4)。
在传输64位抗扭斜信道头部后，来自16条数据线中每一条的64位样本在抗扭斜信道上传输(例如，来自传输数据线15的64位样本、来自传输数据线14的64位样本等，直至来自传输数据线0的64位样本)。不利地是，OIF SFI-5串行/解串器成帧器接口很难实施。例如，在逻辑门的需求数量方面，实施代价明显偏高。这样，由于这种实施的相关功耗的原因，以高速ASIC技术(例如SiGe、InP等)有效实施这一办法是昂贵的。
发明内容
通过本发明的方法和装置，利用抗扭斜比特流来对准多条数据信道，可以解决现有技术的各种缺陷。具体地，根据本发明一个实施例的方法，包括接收抗扭斜比特流，通过处理抗扭斜比特流来识别对准的抗扭斜帧，通过比较来自对准的抗扭斜帧的抗扭斜信道比较位和来自多条数据信道的每一条的数据通道比较位来识别与多条数据信道的每一条有关的数据信道对准位置，以及选择与多条数据信道有关的相应的多个数据信道对准位置，以便对准多条数据信道。
多条数据信道被对准，以便大大减少与数据信道有关的扭斜。抗扭斜比特流包括与数据信道有关的多个数据位和使用至少一部分所述数据位生成的多个奇偶校验位。通过采用面向数据位的成帧方案(使用交替的奇偶校验位)，而不是在OIF SFI-5标准中定义的面向字节的成帧方案(使用A1/A2字节)，本发明能够使数据线的抗扭斜变得更简单、更有效、更可靠以及更经济。另外，本发明使用交替的奇偶校验位在抗扭斜信道上提供有保证的计时频率。
附图说明
结合附图参考下面的详细描述可以更加容易地理解本发明的教导，其中：
图1描述包括串行器-解串器和成帧器模块的抗扭斜信道生成系统的高级方框图；
图2描述图1的奇偶抗扭斜信道生成模块的高级方框图；
图3描述根据图2的奇偶抗扭斜信道生成模块的并行奇偶抗扭斜信道生成的逻辑表示图；
图4描述根据图2的奇偶抗扭斜信道生成模块的串行交替奇偶校验位生成的流程图；
图5描述包括成帧器模块和串行器-解串器的数据信道对准系统的高级方框图；
图6描述由图5的串行器-解串器101接收的扭斜数据信道的逻辑表示图；
图7描述图5的抗扭斜成帧器模块的高级方框图；
图8描述图7的抗扭斜成帧控制器的流程图；
图9描述用于对准图5的数据信道之一的数据信道对准系统的高级方框图；
图10描述用于图5的数据信道之一的图9的数据信道对准系统的高级方框图；
图11描述适用于执行这里介绍的功能的通用计算机的高级方框图。
为了帮助理解，已尽可能使用了相同的附图标记来指代附图中共同的相同元件。
具体实施方式
本发明是在包括具有4个10Gbps数据线的串行器-解串器(SERDES)成帧器接口的通信系统的上下文中讨论的；然而，本发明可容易地应用到利用抗扭斜来同步数据线的其它通信接口。总体来说，本发明包括用于利用抗扭斜信道同步数据线的功率优化解决方案。在本发明中，使用面向比特的采样方法和交替的奇-偶校验作为抗扭斜成帧标记能够以显著减少的功耗来同步数据线。使用面向比特的采样方法和交替的奇-偶校验作为抗扭斜成帧标记显著减少了在SiGe、InP等技术中实施本发明的改进的数据线同步方法所需的逻辑门的数量。
同样，由于可以使用比之前同步数据线所需的少很多的逻辑门来实施本发明，因此本发明显著减少了用于同步数据线所需的功耗。另外，在如这里主要介绍的一个实施例中，本发明将抗扭斜信道上的连续相同数字的最大数量限制成9，从而使抗扭斜信道成为SERDES器件内的全部时钟分配的最佳源。
图1描述包括串行器-解串器和成帧器模块的抗扭斜信道生成系统的高级方框图。具体地，图1的抗扭斜信道生成系统100包括串行器-解串器(SERDES)101和成帧器模块(FM)102。在一个实施例中，SERDES 101包括SiGe SERDES。在另一个实施例中，SERDES 101包括InP SERDES。在一个实施例中，FM 102包括CMOS成帧器模块。如图1中所示，SERDES101的输出端耦合至FM 102的相应输入端。
如图1所示，SERDES 101包括时钟数据恢复(CDR)106、多路解复用器(DEMUX)110、多个寄存器1140-1143(统一称为寄存器114)、奇偶抗扭斜信道生成模块(PDCGM)126和寄存器127。如图1所示，FM 102包括多个接收数据成帧器模块(RDFM)1180-1183(统一称为RDFM 118)、抗扭斜对准缓冲器(DAB)124、接收抗扭斜信道成帧器模块(RDCFM)130以及抗扭斜控制器(DC)136。虽然如图所示包括D触发器、寄存器114和寄存器127，但还可以利用各种其它存储部件来实施。
如图1中所示，SERDES 101利用串行输入链路(SIL)104从光模块(未示出)接收串行数据流。SIL 104耦合至CDR 106的输入端。CDR 106在SIL104上接收串行数据流并处理接收到的串行数据流。如现有技术中所公知的，CDR 106执行数据恢复功能和时钟恢复功能。CDR 106的第一输出端通过数据信号连接(DSC)108耦合至DEMUX 110的输入端。CDR 106通过DSC108将恢复的数据信号发送至DEMUX 110。CDR 106的第二输出端通过时钟信号连接(CSC)109耦合至DEMUX 110的时钟输入端、每个寄存器114的各自时钟输入端、PDCGM 126的时钟输入端和寄存器127的时钟输入端。CDR 106通过时钟信号连接(CSC)109发送恢复的时钟信号。CDR 106发送恢复的时钟信号给DEMUX 110，用于控制通过DEMUX 110的数据流。类似地，CDR 106发送恢复的时钟信号给每个寄存器114，用于控制寄存器114的数据输入以及从寄存器114读取数据。CDR 106将恢复的时钟信号发送至PDCGM 126，以在生成抗扭斜信道时使用。CDR 106将恢复的时钟信号发送至寄存器127，其接收PDCGM 126输出的抗扭斜信道比特流。
如图1中所示，DEMUX 110通过DSC 108从CDR 106接收以串行比特流形式传输的恢复的数据流。在一个实施例中，接收到的数据比特流包括40Gbps比特流。DEMUX 110通过CSC 109从CDR 106接收恢复的时钟信号。在一个实施例中，如图1中所示，DEMUX 110包括1至4多路解复用器。虽然所示为包括1至4多路解复用器，但是本领域技术人员可以理解，取决于数据信道的数量，各种其它多路解复用器逻辑电路也可以用来实现DEMUX 110。DEMUX 110解复用接收到的串行比特流，以产生多条数据信道(DC)1120-1123(统一称为DC 112)。DEMUX 110的四个输出端分别耦合至寄存器1140-1143的数据输入端。DEMUX 110将DC 1120-1123分别发送至寄存器1140-1143。
寄存器1140-1143分别接收与DC 1120-1123相关的解复用输出的数据比特流。寄存器1140-1143在每个时钟周期存储解复用输出的数据比特流的一个位。利用从CDR 106接收的恢复的时钟信号来控制寄存器1140-1143的与DC 1120-1123有关的数据位输入和寄存器1140-1143的与DC 1160-1163有关的数据位输出。寄存器1140-1143的输出端分别耦合至RDFM 1180-1183的输入端。寄存器1140-1143将通过DC 1120-1123从DEMUX 110接收的数据发送至相应的多条数据信道(DC)1160-1163(统一称为DC 116)，以便向FM 102的相应RDFM 1180-1183传送。由寄存器114输出至各DC 116的数据位被提供给PDCGM 126的各输入端，用于抗扭斜信道生成。
通过DC 1160-1163传输的数据比特流分别由RDFM 1180-1183接收。如图1中所示，RDFM 1180-1183包括各自的多个CDR 1200-1203(统一称为CDR 120)和各自的多个多路解复用器(DEMUX)1220-1223(统一称为DEMUX 122)。这样，通过DC 1160-1163传输的数据比特流分别由CDR 1200-1203接收。CDR 1200-1203对与DC 1160-1163有关的每个数据比特流分别执行数据恢复功能和时钟恢复功能。CDR 1200-1203的输出端分别耦合至DEMUX 1220-1223的输入端。CDR 1200-1203分别将恢复的数据信号发送至DEMUX 1220-1223。
CDR 1200-1203将恢复的时钟信号输出至DEMUX 1220-1223，用于分别控制由DEMUX 1220-1223解复用各个数据比特流。DEMUX 122将接收到的DC 116解复用成FM 102需要的数据速率，其中该速率是基于FM 102所在的标准单元CMOS器件的性能。因此，虽然为了清楚的目的，DEMUX122被示为包括1至8多路解复用器，但是本领域技术人员可以理解，依据由SERDES 101输出的DC 116的速率、能够由FM 102处理的数据速率等因素，DEMUX 122可以包括1：32多路解复用器、1：16多路解复用器以及各种其它多路解复用逻辑电路。
如图1中所示，每个DEMUX 1220-1223输出各自的多个输出数据比特流(ODB)1230-1233(统一称为ODB 123)。DEMUX 1220-1223的输出端耦合至DAB 124的各输入端。具体地，由RDFM 1180-1183输出的ODB1230-1233被发送至DAB 124。如图1中所示，DAB 124由DC 136进行控制，而DC 136又是利用由SERDES 101中的PDCGM 126生成的抗扭斜信道比特流来控制的。
如图1中所示，PDCGM 126接收分别从寄存器1140-1143输出到DC 1160-1163上的每个输比特流中的数据位，并从CDR 106接收恢复的时钟信号。PDCGM 126利用来自DC 116的数据位和利用CSC 109从CDR 106输出的时钟信号生成抗扭斜数据比特流。在一个实施例中，抗扭斜数据比特流包括交替的奇校验位和偶校验位，其中每个校验位分别利用来自每个DC 1160-1163的一个采样位生成。在一个这样的实施例中，生成的奇校验位和偶校验位被插入到抗扭斜数据比特流，使得校验位与用于生成校验位的来自DC 116的采样数据位交错。这样，在一个实施例中，PDCGM 126执行本发明的用于生成抗扭斜数据流的方法的至少一部分。PDCGM 126的输出端耦合至寄存器127的数据输入端。
PDCGM 126将生成的抗扭斜比特流发送至寄存器127。抗扭斜比特流的数据位在一个时钟周期内被存储在寄存器127中。抗扭斜比特流的数据位从寄存器127读出，以利用CDR 106恢复的时钟信号在抗扭斜信道128上传输。寄存器127的输出端耦合至DCFM 130的输入端。这样，利用抗扭斜信道128由SERDES 101发送的抗扭斜比特流由FM 102的DCFM 130接收。如图1中所示，DFM 130包括CDR 132和多路解复用器(DEMUX)134。CDR 132的输入端接收抗扭斜信道128上的抗扭斜比特流。
CDR 132执行数据恢复功能和时钟恢复功能，以从接收到的抗扭斜比特流恢复数据信号和相关时钟。CDR 132的数据输出端和时钟输出端分别耦合至DEMUX 134的数据输入端和时钟输入端。CDR 132将恢复的数据信号发送至DEMUX 134。CDR 132将恢复的时钟信号输出至DEMUX 134，用于控制DEMUX 134对抗扭斜比特流进行解复用。如图1中所示，DEMUX 134包括1至8多路解复用器。虽然被示为包括1至8多路解复用器，但是本领域技术人员可以理解，依据用于实施抗扭斜信道和相关的抗扭斜信道交替奇偶校验的位数，可以用现有技术中公知的各种其它多路解复用器逻辑电路(例如，1：16、1：32及类似逻辑电路)来实施DEMUX 134。因此，DEMUX 134输出多个抗扭斜数据位(DDB)135(统一称为DDB 135)。DEMUX 134的输出端分别耦合至DC 136的输入端。由DEMUX 134输出的DDB 135被输入至DC 136，用于控制DAB 124。
如上所述，抗扭斜比特流可用于控制DAB 124，同步从中生成抗扭斜比特流的数据信道，以及执行类似的功能。在一个实施例中，PDCGM 126从DC 116接收数据采样并处理从DC 116接收到的数据采样，以生成交替的奇偶校验位(即在生成奇校验位和偶校验位之间交替)。PDCGM 126将来自DC 116的数据采样与生成的交替奇偶校验位进行多路复用，以作为抗扭斜比特流在抗扭斜信道128上传输。在一个实施例中，奇校验位由PDCGM 126利用来自DC 116的一位来生成。类似地，在一个实施例中，偶校验位由PDCGM 126利用来自每个DC 116的一位来生成。在一个实施例中，PDCGM126生成的奇校验位被插入到抗扭斜比特流中紧跟在从各DC 1160-1163获得的、用于生成奇校验位的4比特采样后的比特位置。类似地，在一个实施例中，PDCGM 126生成的偶校验位被插入到抗扭斜比特流中紧跟在从各DC1160-1163获得的、用于生成偶校验位的4比特采样后的比特位置。
可以设想，关于图1所描述的至少一部分功能可以合并到更少的功能元件中。类似地，可以设想，关于图1描述的各种功能可以由其它功能元件来执行，或者各种功能可以按不同方式分配给各种功能元件。例如，在一个实施例中，关于图1所示和描述的至少一部分CDR(例如，用于SERDES 101和FM 102之间的并行接口的CDR 120)可以由相应的延迟锁定环(DLL)代替。另外，关于图1所示和描述的本发明的各种功能可以用其它功能元件的各种组合来替代。
图2示出图1中的奇偶抗扭斜信道生成模块的高级方框图。具体地，PDCGM 126包括多路复用器(MUX)202、寄存器204、XOR逻辑门206、多路复用器(MUX)208和计数器212。如图2中所示，寄存器1140-1143的输出端分别通过DC 1160-1163耦合至MUX 202的各输入端，寄存器204的输出端耦合至MUX 202的第五输入端。MUX 202的输出端耦合至寄存器127的数据输入端，此外，它还作为反馈回路耦合至XOR逻辑门206的第一输入端。寄存器204的输出端除了耦合至MUX 202的第五输入端之外，还耦合至MUX 208的输入端。另外，初始化信号“0”和初始化信号“1”耦合至MUX208的相应输入端，用于在PDCGM 126的稳态操作之前PDCGM 126的初始化操作。MUX 208的输出端耦合至XOR逻辑门206的第二输入端。XOR逻辑门206的输出端耦合至寄存器204的数据输入端。如上所述，寄存器204的输出端耦合至MUX 202的第五输入端和MUX 208的输入端。寄存器204利用施加到相关时钟输入端的时钟信号进行控制。举例来说，利用CDC 109将由CDR 106恢复的时钟信号提供给寄存器204、计数器212和寄存器127的时钟输入端。计数器212的输出作为输入控制信号被提供给MUX 202和MUX 208。在图2中所示的实施例中，计数器212包括4位计数器。计数器212控制MUX 202选择来自相关DC 1160-1163的数字采样，以供在抗扭斜信道128上传输，并用于生成交替的奇偶校验位以在抗扭斜信道128上传输。计数器212控制生成奇校验位和生成偶校验位之间的奇偶交替。
如图2所述，MUX 202接收来自每个DC 1160-1163的一位数据采样和从寄存器204输出的奇偶校验位作为输入。MUX 202将从寄存器204输出的奇偶校验位(在奇校验位和偶校验位间交替)与从各个DC 1160-1163接收的4个1位数据采样进行多路复用。如上所述，计数器212控制MUX 202的多路复用功能。MUX 202的输出(即抗扭斜比特流)被发送至寄存器127的数据输入端以供在抗扭斜信道128上传输，并被发送至XOR逻辑门206的第二输入端。MUX 208的输出被输入到XOR逻辑门206的第一输入端。XOR逻辑门206对MUX 202的输出和MUX 208的输出进行XOR运算。MUX 208的输出用于决定要计算的奇偶校验位的类型(即，使用分别来自DC 1160-1163的四个1位数据采样来计算奇校验位还是偶校验位)。由XOR逻辑门206使用MUX 202的输出来决定奇偶校验位的值。在一个实施例中，在PDCGM 126的稳态操作之前，MUX 208利用初始化位来决定要计算的奇偶校验位的类型。
XOR逻辑门206生成的输出包括要包含在抗扭斜比特流中的抗扭斜奇偶校验位。XOR逻辑门206生成的奇偶校验位发送至寄存器204。在将奇偶校验位与分别从DC1160-1163接收的4个1位数据采样进行多路复用之前，寄存器204存储该奇偶校验位。虽然被示为D触发器，但是寄存器204可以用任何用于提供类似临时存储功能的部件来完成。这样，如图2中所示，PDCGM126生成交替的奇偶校验位(在奇校验位和偶校验位间交替)，将所生成的交替的奇偶校验位与分别用来生成交替的奇偶校验位的1位数据采样进行多路复用，以生成抗扭斜比特流在抗扭斜信道128上串行传输。在一个实施例中，抗扭斜比特流可用于控制用于同步在抗扭斜比特流生成期间被采样的数据信道的各种控制模块和缓冲模块。
图3示出根据图2中的奇偶抗扭斜信道生成模块的并行奇偶抗扭斜信道生成的逻辑表示图。具体地，图3的并行抗扭斜信道生成300的逻辑表示图包括DC 1160-1163和抗扭斜信道128。如图3所示，传输方向(关于数据线上的传输)是从右向左(其中时钟周期0是第一个时钟周期)。具体地，示出从寄存器114的输出端输出的并通过DC 116传输的的11位。例如，所示在DC 1163上传输的11位包括11个以位(3，0)至位(3，10)表示的数据位。类似地，例如，所述在DC 1162上传输的11位包括11个以位(2，0)至位(2，10)表示的数据位。类似地，例如，所述在DC 1161上传输的11位包括11个以位(1，0)至位(1，10)表示的数据位。类似地，例如，所述在DC 1160上传输的11位包括11个以位(0，0)至位(0，10)表示的数据位。如图3所示，DC 116被同步成使分别与DC 1163-1160相关的位(3，0)，(2，0)，(1，0)和(0，0)被时间对准，分别与DC 1160-1163相关的位(3，1)、(2，1)、(1，1)和(0，1)被时间对准，且类似地，分别与DC 1163-1160相关的其它数据位被时间对准。
由于其中主要相对于4个数据信道的同步来描绘和说明本发明，如图3中所示，所以在每个DC 1160-1163上传输的每隔四位被选择用于在抗扭斜信道128上传输。同样，在每个DC 1163-1160上传输的每隔四位用于生成交替的奇偶校验位，奇偶校验位和采样数据位交错以形成在抗扭斜信道128上传输的抗扭斜比特流。在一个实施例中，如图3中所示，生成的奇偶校验位被插入到抗扭斜比特流中紧跟在与用于生成交替的奇偶校验位的(分别来自DC1163-1160的)4个采样位有关的四个比特位置后的一个比特位置中。
关于奇校验位的生成，如图3中所示，从DC 1163采样的位(3，0)、从DC 1162采样的位(2，1)、从DC 1161采样的位(1，2)以及从DC 1160采样的位(0，3)被多路复用以形成在抗扭斜信道128上串行传输的一部分抗扭斜比特流。另外，如图3中所示，采样位(3，0)、(2，1)、(1，2)和(0，3)被提供给XNOR逻辑门302o的各输入端作为输入，用于生成奇校验位，其被插入到在抗扭斜信道128上传输的抗扭斜比特流中。如图3所示，生成的奇校验位被插入到抗扭斜比特流中紧跟在分别从DC 1163-1161采样的、用于生成奇校验位的4个数据位后的比特位置。
关于偶校验位的生成，如图3中所示，从DC 1163采样的位(3，5)、从DC 1162采样的位(2，6)、从DC 1161采样的位(1，7)以及从DC 1160采样的位(0，8)被多路复用以形成在抗扭斜信道128上串行传输的一部分抗扭斜比特流。另外，如图3中所示，采样位(3，5)、(2，6)、(1，7)和(0，8)被提供给XOR逻辑门302E的各输入端作为输入，用于生成被插入到在抗扭斜信道128上传输的抗扭斜比特流中的偶校验位。如图3中所示，生成的偶校验位被插入到抗扭斜比特流中紧跟在分别从DC 1163-1161采样的、用于生成偶校验位的4个数据位后的比特位置中。
如上所述，用于同步在生成抗扭斜比特流中使用的相关数据信道的抗扭斜比特流的处理过程在10位抗扭斜帧上执行。由于抗扭斜比特流的抗扭斜位是逐位前移的，因此处理过程在每一个下述时钟周期完成：每个时钟周期用于确定在该时钟周期期间处理的10位是包括来自单个10位抗扭斜帧(即对准的10位抗扭斜帧)的抗扭斜位还是包括来自不同的10位抗扭斜帧(即未对准的10位抗扭斜帧)的抗扭斜位。在一个实施例中，对准的10位抗扭斜帧包括为生成奇校验位而采样的4个数据位、奇校验位、为生成偶校验位而采样的4个数据位、和偶校验位。在检测到对准的10位抗扭斜帧时，可以执行同步处理，以同步用于生成对准的10位抗扭斜帧的数据信道。虽然此处关于10位抗扭斜帧(即由于4个数据信道的使用)进行了描述，但是抗扭斜帧可以包括任何数量的位。而且，虽然此处关于包括特定比特位置的对准10位数据帧进行描述，但如关于图3所图示和描述的那样，本领域技术人员可以理解，可以利用包括各种比特位置配置的对准抗扭斜帧来实施本发明的方法。
图4示出根据图2的奇偶抗扭斜信道生成模块的串行交替奇偶校验位生成的流程图。方法400在步骤402(即复位状态)处开始，并继续至步骤404。在步骤404，偶校验初始化位(图示地，“0”位)被载入用于生成偶校验位。计数变量初始化为0(即count＝0)。在步骤406，对偶校验初始化位(即“0”位)和从DC 1163(表示为数据{3})接收的采样数据位进行XOR运算。计数变量增加至1(count＝1)。在步骤408，对之前步骤的结果值和从DC 1162(表示为数据{2})接收的采样数据位进行XOR运算。计数变量增加至2(count＝2)。在步骤410，对之前步骤的结果值和从DC 1161(表示为数据{1})接收的采样数据位进行XOR运算。计数变量增加至3(count＝3)。在步骤412，对之前步骤的结果值和从DC 1160(表示为数据{0})接收的采样数据位进行XOR运算。第四次XOR运算的结果(即步骤412的结果)就是与DC 1163-1160的4个数据采样相关的偶校验位。计数变量增加至4(count＝4)。
在步骤414，奇校验初始化位(图示为“1”位)被载入用于生成奇校验位。计数变量增至5(count＝0)。在步骤416，对奇校验初始化位(即“0”位)和从DC 1163(表示为数据{3})接收的另一个采样数据位进行XOR运算。计数变量增加至6(count＝6)。在步骤418，对之前步骤的结果值和从DC 1162(表示为数据{2})接收的另一个采样数据位进行XOR运算。计数变量增加至7(count＝7)。在步骤420，对之前步骤的结果值和从DC 1161(表示为数据{1})接收的另一个采样数据位进行XOR运算。计数变量增加至8(count＝8)。在步骤422，对之前步骤的结果值和从DC 1160(表示为数据{0})接收的采样数据位进行XOR运算。来自第四次XNOR运算的结果(即步骤422的结果)就是与DC 1163-1160的另外4个数据采样相关的奇校验位。计数变量增加至9(count＝9)。方法400然后回到步骤404，在此处载入偶校验初始化位用于偶校验位的后续确定。换言之，关于图4描述的步骤404-422被重复，用于生成要包含在抗扭斜比特流中的交替奇偶校验位。
虽然在图3的并行校验位生成实施方法中示出为利用了XOR和XNOR逻辑门，但是在顺序校验位生成实施方法中，是利用“0”(用于偶校验位)或者“1”(用于奇校验位)作为序列的起始值来执行结果的倒置。虽然这里介绍利用XOR运算分别生成偶校验位和奇校验位，但是本领域技术人员可以理解，可以根据本发明来使用各种其它逻辑运算来生成偶校验位和奇校验位。在一个实施例中，计数变量利用4位计数器来维护(例如，图示为关于图2所示和介绍的计数器212)。另外，虽然此处显示为包括模10的计数器，但是本领域的技术人员可以理解，各种其它计数器以及相关计数变量处理都可以用来生成交替的偶校验位和奇校验位，用于根据本发明的方法同步数据信道。
图5示出包括成帧器模块和串行器-解串器的数据信道对准系统的高级方框图。具体地，图5中的数据信道对准系统500包括关于图1所示和介绍的SERDES 101和FM 102。如图5中所示，FM 102包括多个发送数据成帧器模块(TDFM)5040-5043(统一称为TDFM 504)、锁相环(PLL)510、奇偶抗扭斜生成器模块(PDGM)524以及发送抗扭斜成帧器模块(TDFM)527。如图5中所示，SERDES 101包括多个数据时钟数据恢复(DCDR)单元5140-5143(统一称为DCDR 514)、多个数据漂移缓冲器(DWB)5180-5183(统一称为DWB 518)、多个数据延迟补偿缓冲器(DDCB)5200-5203(统一称为DDCB 520)、抗扭斜时钟数据恢复(DCDR)单元534、抗扭斜漂移缓冲器(DWB)536、抗扭斜成帧器(DF)538、抗扭斜对准控制器(DAC)540、清扫(clean-up)锁相环(CPLL)516、多路复用器(MUX)542和发射器544。
如图5中所示，TDFM 5040-5043接收来自交换中心(未示出)的相应的多个交换数据信号(SDS)502(统一称为SDS 502)。另外，利用耦合至PDGM 524上相应的多个输入端的多个采样数据输入线(SDIL)522将至少一部分SDS 502提供给PDGM 524。PDGM 524对SDS 502进行采样，用于生成抗扭斜比特流。
如图5中所示，TDFM 5040-5043包括多个多路复用器(MUX)5060-5063(统一称为MUX 506)和多个寄存器5080-5083(统一称为寄存器508)。如图5中所示，每个MUX 506都包括8至1多路复用器，其包括8个数据输入端用于接收交换数据信号502的各个部分，和1个数据输出端用于将多路复用的数据比特流传送至SERDES 101。虽然所示为包括8至1多路复用器，但是本领域技术人员可以理解，依据数据信道的数量，各种其它多路复用器逻辑电路都可以用来实施MUX 506。MUX 5060-5063的数据输出端分别耦合至寄存器5080-5083的数据输入端。如图5中所示，MUX 506由PLL 510进行控制，利用从PLL 510发送的3个控制信号来分别控制在每个MUX 506上的输入端。从MUX 5060-5063输出的多路复用的数据比特流被分别输入至寄存器5080-5083。
如图5中所示，寄存器5080-5083分别接收从MUX 5060-5063多路复用的数据比特流。虽然所示为D触发器，但是寄存器508可以利用类似的存储元件。寄存器508由PLL 510生成的时钟信号进行控制，其被应用到寄存器508的时钟输入端。PLL 510生成的时钟信号控制通过每个寄存器508的数据流。响应于从PLL 510接收到的时钟信号，每个寄存器508读出数据位，以利用相应的多条数据信道(DC)5120-5123(统一称为DC 512)发往SERDES101的相应DCDR 514。换言之，寄存器5080-5083的输出端分别耦合至DCDR 5140-5143的输入端。
DCDR 5140-5143对与DC 5120-5123有关的数据比特流分别执行数据恢复功能和时钟恢复功能。由CPLL 516使用从CPLL 516发出的控制信号对DCDR 514进行控制，用于分别控制每个DCDR 514的输入端。由DCDR 5140-5143从DC 5120-5123中恢复的数据信号和时钟信号被分别发送至DWB5180-5183。DCDR 5140-5143的数据输出端和时钟输出端分别耦合至DWB5180-5183的数据输入端和时钟输入端。
DWB 5180-5183分别从DCDR 5140-5143接收数据比特流和相关时钟信号。在用于同步各个数据比特流的延时补偿处理之前，DWB 5180-5183缓存恢复的数据比特流。由CPLL 516利用从CPLL 516分别发送至每个DWB 518的控制输入端的控制信号对DWB 518进行控制。如图5中所示，DWB 5180-5183的输出端分别耦合至DDCB 5200-5203的输入端。响应于CPLL 516的控制信号，DWB 5180-5183将缓存的数据比特流分别发送至DDCB 5200-5203，。
如图5中所示，每个DDCB 5200-5203包括12-UI选择器，用于同步(即抗扭斜)分别与DC 5120-5123有关的数据比特流。虽然被示为12-U1选择器，但是本领域技术人员可以理解，可以将每个DDCB 5200-5203实施为采用任何单位间隔数量的选择器。换言之，根据本发明每个DDCB 5200-5203都可以适用于任何所需数量的扭斜补偿。由DAC 540利用DAC 540生成的相应的多个对准控制信号(ACSs)5410-5413对DDCB 520进行控制。DAC 540受到由PDGM 524生成并在抗扭斜信道532上从FM 102传送至SERDES 101的抗扭斜比特流的控制。在一个实施例中，DAC 540和DDCB 520之一用来同步与该DDCB 520之一有关的数据比特流。例如，DAC 540和DDCB 5200-5203用来同步分别与DC 5120-5123相关的数据比特流。
如图5中所示，DDCB 5200-5203的输出端耦合至多路复用器(MUX)542的相应输入端。MUX 542多路复用分别从DDCB 5200-5203接收到的对准的数据比特流。如图5中所示，MUX 542包括4至1多路复用器。在一个实施例中，如其中主要描述的，MUX 542接收的4个数据比特流中的每一个都包括10Gbps比特流，且MUX 542输出的多路复用的数据比特流包括40Gbps的数据比特流。虽然所示为包括4至1多路复用器，但是本领域技术人员可以理解，依据数据信道的数量，各种其它多路复用器逻辑电路都可以用来实施MUX 542。如图5中所示，使用来自CPLL 516的控制信号来控制MUX 542输出多路复用的数据比特流。MUX 542的输出端耦合至发射器544的输入端。发射器544接收多路复用的数据比特流并将该多路复用的数据比特流发送至光模块(未示出)进行电光转换以向相关下游节点传送。
如图5中所示，利用耦合至PDGM 524上的相应多个输入端的多个采样数据输入线(SDIL)522将至少一部分SDS 502提供给PDGM 524。PDGM524对SDS 502进行采样，用于生成抗扭斜比特流。如上所述，抗扭斜比特流包括来自相关数据信道的采样位的串行比特流和利用来自相关数据信道的采样位生成的奇偶校验位。在一个实施例中，生成的奇偶校验位包括在奇校验位和偶校验位之间交替生成的交替的奇偶校验位。在一个实施例中，PDGM524生成关于图2、图3和图4所示的交替的奇-偶校验位。如图5中所示，PDGM 524包括分别耦合至DDFM 527的10个输入端的10个输出端。PDGM524利用相关的多个连接526将用于生成奇校验位的4个采样位、奇校验位、用于生成偶校验位的4个采样位和偶校验位发送至TDFM 527。
TDFM 527包括多路复用器(MUX)528和寄存器530。如图5中所示，MUX 528包括8至1多路复用器。MUX 528包括8个数据输入端，用于接收PDGM 524输出的抗扭斜位和相关的交替的奇-偶抗扭斜校验位。MUX 528包括3个控制输入端，用于接收来自PLL 510的控制信号。PLL 510控制从PDGM 524接收的抗扭斜位的多路复用。MUX 528的输出端耦合至寄存器530的输入端。虽然被描绘为包括8至1多路复用器，但是本领域技术人员可以理解，依据FM 102的内部时钟速度，其它多路复用器逻辑电路也可以用来实施MUX 524(可以是1：16、1：32等)。在一个实施例中，数据信道和抗扭斜信道采用相同的速率调整。
寄存器530从MUX 528接收抗扭斜比特流，并在通过抗扭斜信道532发送抗扭斜比特流之前存储抗扭斜比特流的每个位。使用从PLL 510接收的时钟信号控制寄存器530。虽然所示为包括D触发器，但是寄存器530可以用类似元件来实施。(在FM 102上的)寄存器530的输出端利用抗扭斜信道532耦合至(在SERDES 101上的)DCDR 534的输入端。这样，FM 102将抗扭斜比特流传送至SERDES 101，用于同步与DC 512有关的数据比特流。
如图5中所示，DCDR 534接收由DDFM 527通过抗扭斜信道532发送的抗扭斜比特流。DCDR 534对抗扭斜比特流执行数据恢复功能和时钟恢复功能。DCDR 534受CPLL 516控制。DCDR 534的数据输出端耦合至DWB536的数据输入端，用于将恢复的抗扭斜数据比特流提供给DWB 536。DCDR534的时钟输出端耦合至DWB 536的时钟输入端，用于将恢复的时钟信号提供给DWB 536。另外，CDR 534的时钟输出端耦合至CPLL 516的输入端，用于将恢复的时钟信号提供给CPLL 516。如图5中所示，由DCDR 534提供给CPLL 516的恢复的时钟信号用于控制CPLL 516。类似地，CPLL 516控制通过DWB 536的抗扭斜比特流的流动。这样，与抗扭斜比特流相关的恢复的时钟信号用于控制DCDR 5140-5143、DWB 5180-5183、和MUX 542以及DWB 536。DWB 536消除了抗扭斜比特流上漂移的影响。DWB 536的输出端耦合至DF 538的输入端。
如图5中所示，DF 538从DWB 536接收抗扭斜比特流。DF 538执行抗扭斜位匹配，用于控制DAC 540。DF 538的输出端耦合至DAC 540的输入端。如图5中所示，DAC 540控制每个DDCB 520。这样，DAC 540控制各个数据比特流流过DDCB 520，用于同步各个数据比特流进行多路复用并传向相关的光模块(未示出)。虽然所示为包括一个单独的输出端，但是在一个实施例中，DF 538包括用于将各种数据位和控制位提供给DAC 540的多个输出端。
虽然所示为包括单独的输出端，但是在一个实施例中，DAC 540包括多个输入端，分别用于从DF 538接收各种数据位和控制位以同步DC 512的数据比特流。如上所述，DF 538通过执行抗扭斜校验位匹配来完成抗扭斜成帧功能。此处将关于图7和图8对DF 538进行描述。如上所述，DAC 540和每个DDCB 520的组合用于对准与DC 512有关的数据比特流。此处将关于图9和图10对DAC 540和DDCB 520之一的组合进行介绍。
可以设想，关于图5所介绍的至少一部分功能可以合并成更少的功能元件。类似地，可以设想，关于图5介绍的各种功能可以由其它功能元件来完成，或者各种功能可以用不同的方式被分配给各种不同的功能元件来完成。例如，在一个实施例中，关于图5所示出和介绍的至少一部分CDR(例如，在FM 102和SERDES 101间的并行接口中使用的CDR 514)可以由相应的延迟锁定环(DLL)替代。另外，可以用其它功能元件的各种组合来替代关于图5所示和介绍的功能性元件，借此完成关于图5所示和介绍的本发明的的各种功能。
图6示出图5的SERDES 101接收的扭斜数据信道的逻辑表示图。当(图3所示和介绍的)对准的数据信道穿过各种器件封装、电路板迹线、封装连接及类似元件时，每个元件都将给数据信道带来不同延迟，由此在数据信道间引入扭斜，使得由SERDES 101接收的先前对准的数据信道将不再对准。可见，对准的数据信道穿过各种元件之后将变成扭斜的数据信道，本发明的至少一部分适用于利用抗扭斜信道来纠正数据信道的扭斜(即再对准)。
具体地，SERDES 101接收的扭斜数据信道的逻辑表示图600包括DC5120-5123和抗扭斜信道532。如图6中所示，传输方向(关于数据线上的传输)从右至左(其中时钟周期0是第一个时钟周期)。具体地，示出从寄存器508的输出端输出并在每个DC 512上传输的11个位。例如，所示DC 5123上传输的11位包括11个表示为位(3，0)至位(3，10)的数据位。类似地，例如，所示DC 5122上传输的11位包括11个表示为位(2，0)至位(2，10)的数据位。类似地，例如，所示DC 5121上传输的11位包括11个表示为位(1，0)至位(1，10)的数据位。类似地，例如，所示DC 5120上传输的11位包括11个表示为位(0，0)至位(0，10)的数据位。
但是，如图6中所示，与DC 5120-5123有关的各个数据比特流都被扭斜(不像图3中所示的与DC 1160-1163有关的数据比特流)。例如，与DC 5120有关的位(0，0)不再和与DC 5121有关的位(1，0)、与DC 5122有关的位(2，0)以及与DC 5123有关的位(3，0)对准。类似地，与DC 512有关的各个比特流的其它先前已对准的位都不再对准。如上所述，在一个实施例中，利用DF 538以及DAC 540和分别与DC 5120-5123有关的每个DDCB5200-5203的组合来执行与DC 512有关的数据比特流的同步(即对准)。
在一个实施例中，由于与DC 512有关的数据比特流不再对准，所以通过基本类似于关于图3所示的抗扭斜比特流的方式执行抗扭斜比特流的分析和成帧。在一个这样的实施例中，利用XNOR逻辑门602O生成奇校验位，该XNOR逻辑门602O以类似关于图3所示和介绍的XNOR逻辑门302O的方式工作。类似地，在一个这种实施例中，利用XOR逻辑门602E生成偶校验位，该XOR逻辑门602E以类似图3中XOR逻辑门302E的方式工作。被采样用于生成奇校验位的4个数据位、奇校验位、被采样用于生成偶校验位的4个数据位以及偶校验位构成了对准的10位抗扭斜帧。因而，在一个实施例中，PDGM 524的工作基本类似于关于图1中所示和介绍的PDCGM 126的工作。
图7示出图5中抗扭斜成帧器模块的高级方框图。具体地，DF 538包括串行寄存器链(SRC)701，其包括多个寄存器7020-7029(统一称为寄存器702)、奇偶匹配模块(PMM)704和抗扭斜成帧控制器(DFC)712。如图7中所示，SRC 701中的第一寄存器(图示地，寄存器7020)接收来自DWB536(未示出)的抗扭斜比特流中的每个抗扭斜位。寄存器7020的输出端耦合至寄存器7021的输入端，寄存器7021的输出端耦合至寄存器7022的输入端，寄存器7022的输出端耦合至寄存器7023的输入端，寄存器7023的输出端耦合至寄存器7024的输入端，寄存器7024的输出端耦合至寄存器7025的输入端，寄存器7025的输出端耦合至寄存器7026的输入端，寄存器7026的输出端耦合至寄存器7027的输入端，寄存器7027的输出端耦合至寄存器7028的输入端，寄存器7028的输出端耦合至寄存器7029的输入端，寄存器7029的输出端耦合至DAC 540(未示出)的输入端。另外，寄存器7029的输出端耦合至DAC 540的输入端用于将抗扭斜比较位提供给DAC 540。虽然此处图示和介绍了12-UI补偿，但是可以依据需要消除的扭斜量，用各种其它单位间隔补偿量来实施本发明。
SRC 701可操作地用于在每个时钟周期前移抗扭斜比特流中的每个抗扭斜位，用于执行奇偶匹配处理。为了清楚的目的，省略用于同步逻辑的时钟信号。这样，当抗扭斜位通过SRC 701的寄存器702前移时，由于寄存器702的各个输出端的位随着抗扭斜比特流通过SRC 701的前移而改变，因此可以建立新的搜索窗口。换言之，可以在每个时钟周期建立新的搜索窗口。具体地，如图7中所示，每个寄存器702的各输出端耦合至PMM 704的相应输入端，用于执行抗扭斜校验位匹配处理。如图7中所示，PMM 704包括XOR逻辑门706、第一XNOR逻辑门707、第二XNOR逻辑门708、第三XNOR逻辑门709和AND逻辑门710。
关于奇校验处理，寄存器7021、7022、7023、7024的输出端都耦合至XOR逻辑门706的各输入端。XOR逻辑门706执行公知技术中公知的XOR运算。XOR逻辑门706的输出端耦合至第一XNOR逻辑门707的第一输入端。寄存器7020的输出端耦合至第一XNOR逻辑门707的第二输入端。第一XNOR逻辑门707对从XOR逻辑门706输出的位和从寄存器7020输出的位执行XNOR运算。
第一XNOR逻辑门707的输出端耦合至AND逻辑门710的第一输入端。同样，第一XNOR逻辑门707的XNOR运算结果被提供给AND逻辑门710的相关输入端，用于指示计算出的奇校验位值和接收到的奇校验位是否匹配。当来自DC 5120的采样位从寄存器7024输出、来自DC 5121的采样位从寄存器7023输出、来自DC 5122的采样位从寄存器7022输出、来自DC 5123的采样位从寄存器7021输出以及接收到的奇校验位从寄存器7020输出时，从XOR逻辑门706输出的奇校验值将和从寄存器7020接收到的奇校验位输出进行匹配。
关于偶校验处理，寄存器7026、7027、7028、7029的输出端耦合至第二XNOR逻辑门708的各个输入端。第二XNOR逻辑门708执行公知技术中公知的XNOR运算。XNOR逻辑门708的输出端耦合至第三XNOR逻辑门709的第一输入端。寄存器7025的输出端耦合至第三XNOR逻辑门709的第二输入端。第三XNOR逻辑门709对从第二XNOR逻辑门708输出的位和从寄存器7025输出的位进行XNOR运算。
第三XNOR逻辑门709的输出端耦合至AND逻辑门710的第二输入端。同样，第三XNOR逻辑门709的XNOR运算结果被提供给AND逻辑门710的相关输入端，用于指示计算出的偶校验位值和接收到的偶校验位是否匹配。当来自DC 5120的采样位从寄存器7029输出、来自DC 5121的采样位从寄存器7028输出、来自DC 5122的采样位从寄存器7027输出、来自DC 5123的采样位从寄存器7026输出以及接收到的偶校验位从寄存器7020输出时，从XNOR逻辑门708输出的偶校验值将和从寄存器7025接收到的偶校验位输出进行匹配。
如上所述，第一XNOR逻辑门707的输出(用于决定XOR逻辑门706计算的奇校验值是否和从寄存器7020接收的奇校验位输出匹配)耦合至AND逻辑门710的第一输入端。如果第一XNOR逻辑门707的两个输入都一样(即全“0”或全“1”)，则第一XNOR逻辑门707的输出指示匹配(即“1”被输出到AND逻辑门710的第一输入端)。类似地，如上所述，第三XNOR逻辑门709的输出(用于决定XNOR逻辑门708计算出的偶校验值是否和从寄存器7025接收的偶校验位输出匹配)耦合至AND逻辑门710的第二输入端。如果第三XNOR逻辑门709的两个输入都一样(即全“0”或全“1”)，则第三XNOR逻辑门709的输出指示匹配(即“1”被输出到AND逻辑门710的第二输入端)。
这样，AND逻辑门710的输出提供一个指示，既通过抗扭斜信道532接收的奇校验位和偶校验位两者是否都匹配。换言之，AND逻辑门710的输出提供一个指示，有关当前的10位抗扭斜帧(即包括用于生成奇校验位的4个数据位采样、奇校验位、用于生成偶校验位的4个数据位采样和偶校验位)是否被对准以能够进行进一步的处理来同步相关的数据比特流。这样，AND逻辑门710的输出被输入到DFC 712用于控制DAC 540，该DAC 540控制各个DDCB 520。在一个实施例中，虽然关于图7所示和介绍的为用于执行成帧搜索处理的并行方法，但是可以用顺序的方式或用其它并行处理方法及其多种组合来实施本发明的成帧搜索处理。
在一个实施例中，DFC 712包括3位状态机、4位帧计数器和6位时间间隔计数器(即64时钟周期计数器)。匹配条件的识别(即AND逻辑门的输出为“1”)启动帧计数器。在一个实施例中，帧计数器包括模10帧计数器(即从0至9计数)。在一个实施例中，在同一帧位置上的两个连续匹配维持抗扭斜成帧状态机的同步状态。在一个实施例中，在64个时钟周期的时间间隔内的两个或更多个奇偶校验检查不匹配导致搜索窗口移动一个时钟周期(即1位的时间间隔)。换言之，在一个实施例中，在64个时钟周期的时间间隔内的两个或更多个奇偶校验不匹配导致开始新的对奇偶校验匹配的搜索。在一个这样的实施例中，忽略在抗扭斜信道上在64个时钟周期的时间间隔内的单比特差错。
如图7中所示，DFC 712生成多个比较信道标识符信号(CCIS)7140-7143(统一称为CCIS 714)，分别可用于识别DC 5120-5123。虽然所示为包括同步信号，但是在特定时钟周期内只有一个CCIS 7140-7143被输出。另外，DFC 712生成时间戳信号(TSS)714T。在一个实施例中，其中时间间隔计数器包括64时钟周期时间间隔计数器，TSS 714T保持等于“0”直至第64个时间间隔，在该时刻TSS 714T被设置等于“1”，以识别当前64位时间间隔的结束并触发下一个64个时钟周期的时间间隔的开始。多个比较脉冲信道7140-7143和时间戳输出714T被传送至DAC 540(未示出)。DFC 712的操作将关于图8进行图示和介绍。
图8示出图7的抗扭斜成帧控制器的流程图。特别地，抗扭斜成帧控制器的流程图800包括状态计数器801、帧计数器820和时间间隔计数器830。如图8中所示，DFC 712从PMM 704连续接收奇偶匹配位(即AND逻辑门710的输出)，如其中关于图7图示和介绍的那样。如图8中所示，状态计数器801开始于新搜索状态802。如果DFC 712接收的奇偶匹配位为“0”(match＝“0”)，则状态计数器801保持在新搜索状态802中。如果DFC 712接收的奇偶匹配位为“1”(match＝“1”)，则状态计数器801进入到“找到一次(FOUND ONCE)”状态804。
如图8中所示，如果奇偶匹配位等于1(match＝“1”)而此时状态计数器801处于“新搜索”状态802，则帧计数器820初始化以开始模10计数从0至9。如图8中所示，每个帧计数器820的帧计数器状态包括计数变量(图示为count)、与DC 5120相关的比较位(图示为COMP0)、与DC 5121相关的比较位(图示为COMP1)，与DC 5122相关的比较位(图示为COMP2)以及与DC 5123相关的比较位(图示为COMP3)。
当帧计数器820循环从计数等于0(count＝0)至计数等于4(count＝4)时，与DC 5120-5123有关的4个数据位中的每一个被分别选择进行比较(图示为COMPn＝1，其中n＝0，1，2，3)，且利用与DC 5120-5123有关的4个数据采样生成的偶校验位被选择用于对4个比较位进行比较(例示为通过设置COMPn＝0，其中n＝0，1，2，3)。另外，如图8中所示，通过帧计数器820实施大致类似的过程，用于比较用于生成奇校验位的4个数据位和用于比较奇校验位。
如图8中所示，当状态计数器801处于“找到一次”状态804时，如果奇偶匹配位等于0(match＝“0”)且计数等于9(count＝9)，则状态计数器801返回至“新搜索”状态802。可选地，当状态计数器801处于“找到一次”状态804时，如果奇偶匹配位等于1(match＝“1”)且计数等于9(count＝9)，则状态计数器801进入到“找到两次”状态806。状态计数器801接着从“找到两次”状态806进入到IN-FRAME状态808。当状态计数器801处于“IN-FRAME”状态808时，只要奇偶匹配位等于1(match＝“1”)且计数等于9(count＝9)，状态计数器801就停留在IN-FRAME状态808。可选地，当状态计数器801处于“IN-FRAME”状态808时，如果奇偶匹配位等于0(match＝“0”)且计数等于9(count＝9)，则状态计数器801进入到“丢失一次”状态810。
当状态计数器801处于“丢失一次”状态810时，如果奇偶匹配位等于1(匹配＝“1”)且计数等于9(count＝9)，则状态计数器801停留在“丢失一次”状态810。可选地，当状态计数器801处于“丢失一次”状态810时，只要奇偶匹配位等于0(匹配＝“0”)且计数等于9(count＝9)，则状态计数器801就进入到“丢失两次”状态812。状态计数器801接着从“丢失两次”状态812进入到“新搜索”状态802。另外，如图8中所示，如果当时间间隔计数器830设置TSS 714T等于1(图示为，时间戳＝1)时状态计数器801处于“丢失一次”状态810，则状态计数器801从“丢失一次”状态810回到“IN-FRAME”状态808。
虽然如图8中所示利用特定数量的状态来识别连续的匹配条件和连续的不匹配条件，但是本领域技术人员可以理解，DFC 712的状态计数器801可以包括更少或更多状态，且这些状态可以用不同方式配置。虽然如图8中所示包括模10帧计数器，但是本领域技术人员可以理解，帧计数器820可以依据用于生成交替奇偶校验位的数据采样的数量和所生成的奇偶校验位的数量来计数根据本发明的方法实施的与抗扭斜帧有关的任意数量的比特位置。类似地，虽然在图8中示出如64时钟周期时间间隔计数器，但是本领域技术人员可以理解，时间间隔计数器830可以被实施成对任何时间间隔进行计数。
图9示出用于对准图5的数据信道之一的数据信道对准系统的高级方框图。具体地，图9的数据信道对准系统900包括DAC 540和DDCB 520之一(图示为DDCB 520x，其中X等于0，1，2，3之一，取决于数据信道)，其中已经关于图5进行了图示和介绍。在一个实施例中，DDCB 520X包括12单位间隔(12UI)选择器。如图9中所示，DDCB 520x包括串行寄存器链(SRC)901，其包括寄存器9021-90211(统一称为寄存器902)、多路复用器(MUX)904和寄存器906。为了清楚的目的，省略了用于同步逻辑的时钟信号。
如图9中所示，SRC 901中的第一寄存器(图示为寄存器9021)从DWB518x(未示出)接收与DC 512x相关的数据比特流中的每个数据位。寄存器9021的输出端耦合至寄存器9022的输入端，寄存器9022的输出端耦合至寄存器9023的输入端，寄存器9023的输出端耦合至寄存器9024的输入端，寄存器9024的输出端耦合至寄存器9025的输入端，寄存器9025的输出端耦合至寄存器9026的输入端，寄存器9026的输出端耦合至寄存器9027的输入端，寄存器9027的输出端耦合至寄存器9028的输入端，寄存器9028的输出端耦合至寄存器9029的输入端，寄存器9029的输出端耦合至寄存器90210的输入端。
SRC 901可操作地用于在每个时钟周期前移选定数据比特流中的每个数据位，用于执行数据比特流对准过程。这样，当数据位前移通过SRC 901的寄存器902时，可供DAC 540选择的一组数据位连续改变。换言之，可以在每个时钟周期建立新的选择集合(即可被选择来与相关的抗扭斜比较位进行比较的数据位的集合)。具体地，如图9中所示，寄存器9021的输入端和寄存器9021-90211的输出端耦合至MUX 904的对应输入端，用于使DDCB520x中的每个数据位可供MUX 904响应于来自DAC 540的选择控制信号来选择。选定的位被选择与由DAC 540从寄存器7029(未示出)接收的抗扭斜比较位进行比较。
如图9中所示，DAC 540从DF 538的寄存器7029(未示出)接收抗扭斜比较位，以在对准数据比特流时使用。DAC 540从DFC 712接收CCIS 7140-7143，以在为接收到的抗扭斜比较位选择受DAC 540控制的数据比特流时使用。具体地，CCIS 7140-7143确定被AC 540处理的数据信道。例如，如果COMP0 7140等于“1”，则DAC 540控制DDCB 5200(即X＝0)。类似地，例如，如果COMP1 7141等于“1”，则DAC 540控制DDCB 5201(即X＝1)，如果COMP2 7142等于“2”，则DAC 540控制DDCB 5202(即X＝2)，如果COMP3 7143等于“3”，则DAC 540控制DDCB 5203(即X＝3)。DAC 540从DFC 712接收TSS 714T，用于控制DAC为对准数据比特流而使用的选择计数器。
在一个实施例中，DAC 540包括3位状态机和4位选择计数器。在一个实施例中，使用单个中央计数器且TSS 714T可被用于将中央计数器分配给每个数据信道。匹配条件的识别(即AND逻辑门710的输出为“1”)启动帧计数器。在一个实施例中，选择计数器包括模12帧计数器(即从0至11计数)。在一个实施例中，64时钟周期时间间隔内2个或更多的位比较不匹配将导致搜索窗口移动一个单位间隔。换言之，在一个实施例中，64时钟周期时间间隔内2个或更多的位比较不匹配将导致新的搜索窗口的开始(即开始新的数据位比较)。在一个这样的实施例中，忽略64时钟周期时间间隔内的单比特差错。
在一个实施例中，在同一选择位置上的2个连续位比较(即对来自MUX904的选定位和来自DF 538的抗扭斜比较位进行比较)匹配将维持信道对准状态机的同步状态。这样，在一个实施例中，在同一位选择位置上的2个连续位比较匹配识别出数据比特流同步条件，其表示相关数据信道的数据比特流是同步的(即对准的)。在一个这样的实施例中，响应于确定数据比特流被同步(即数据比特流同步条件已被识别)，生成信道同步标记(例如，由DAC 540输出的RXSO信号设成“1”)。
如图9中所示，DAC 540生成用于选择比较比特位置(即进行当前比较的相关数据比特流的比特位置)的控制信号。MUX 904的输出端耦合至寄存器906的输入端。这样，在选择比较比特位置并从寄存器接收与比较比特位置有关的数据位之后，MUX 904将选定位发送至寄存器906的输入端。寄存器906的输出端耦合至MUX 542(未示出)的相应输入端。另外，寄存器906的输出端耦合至DAC 540的输入端，用于将在之前时钟周期内选择的选定位提供给DAC 540，用于与由DFC 712提供给DAC 540的抗扭斜比较位进行比较。用于选择比较比特位置的控制信号由DAC 540利用状态计数器和选择计数器生成，如其中关于图10所图示和介绍的。
图10示出用于图5的数据信道之一的图9的数据信道对准系统的高级方框图。具体地，数据信道对准系统的流程图1000包括状态计数器1001和选择计数器1020。如图8中所示，DAC 540从DF 538连续接收抗扭斜位并从DDCBx连续接收比较位，如关于图7图示和介绍的。另外，DAC 540从DFC712连续接收CCIS 7140-7143(表示为COMP-N，其中N等于0，1，2，3之一，取决于受到DAC 540控制的DDCB 520)，用于针对接收的抗扭斜位选择受DAC 540控制的数据比特流。
如图10中所示，状态计数器1001从“新比较”状态1002开始。在一个实施例中，当状态计数器1001进入“新比较”状态1010时，DAC 540将信道同步标志设置为“0”(图示为RXSO＝“0”)，同时保持信道同步标志等于“0”直到状态计数器1001进入相关数据比特流被对准的状态(即信道同步状态)。如果抗扭斜位和比较位不匹配(抗扭斜位≠比较位)，则状态计数器1001进入到“移动位置”状态1004，其使选择位置移动(通过改变从DAC 540传送至MUX 904的用于控制12UI选择器的控制信号)。状态机1001接着返回至“新比较”状态1002。如果抗扭斜位和比较位匹配(抗扭斜位＝比较位)，则状态计数器1001进入到“匹配一次”状态1006。
如图10中所示，当状态计数器1001处于“匹配一次”状态1006时，如果抗扭斜位和比较位不匹配(抗扭斜位≠比较位)，则状态计数器1001进入到“移动位置”状态1004，其使选择位置移动(通过改变从DAC 540发送至MUX 904的用于控制12UI选择器的控制信号)。可选地，当状态计数器处于“匹配一次”状态1006时，如果抗扭斜位和比较位匹配(抗扭斜位＝比较位)，则状态计数器1001进入到“匹配两次”状态1008。状态计数器1001接着进入到“对准”状态1010。在一个实施例中，当状态计数器1001保持在“对准”状态1010时，DAC 540保持信道同步标志等于“1”(图示为RXSO＝“1”)。
如图10中所示，当状态计数器1001处于“对准”状态1010时，如果抗扭斜位和比较位匹配(抗扭斜位＝比较位)，则状态计数器1001保持在“对准”状态1010且信道同步标志仍然设成等于“1”(RXSO＝“1”)。可选地，当状态计数器1001在“对准”状态1010时，如果抗扭斜位和比较位不匹配(抗扭斜位≠比较位)，则状态计数器1001进入到“不匹配一次”状态1012。如图10中所示，当状态计数器1001处于“不匹配一次”状态1012时，如果抗扭斜位和比较位匹配(抗扭斜位＝比较位)，则状态计数器1001保持在“不匹配一次”状态1012，且信道同步标志设置成“1”(RXSO＝“1”)。可选地，当状态计数器1001处于“不匹配一次”状态1012时，如果抗扭斜位和比较位不匹配(抗扭斜位≠比较位)，则状态计数器1001进入到“移动位置”状态1004，其使选择位置移动(通过改变从DAC 540发送至MUX 904的用于控制12UI选择器的控制信号)。然后状态计数器1001回到“新比较”状态1002，同时信道同步标志设成“0”(RXSO＝“0”)。另外，如图10中所示，如果状态计数器1001处于“不匹配一次”状态1012，即当DFC 712将TSS 714T设成1(图示为，时间戳＝1)时，状态计数器1001从“不匹配一次”状态1012回到“对准”状态1010。
虽然示出为执行特定的状态机状态改变，但是在一个实施例中，仅当到达正确的比较位置(例如，每隔四个周期，取决于用于每个独立数据信道的有效标志)时一些状态改变才被触发。在一个这样的实施例中，响应于多种状态改变而清除的信息可以用于标记这种状态的改变。虽然图10中所示为使用特定数量的状态识别连续位匹配条件和连续位不匹配条件，但是本领域技术人员可以理解，DAC 540的状态计数器1001可以包括更少或更多状态，且可以用不同方式来配置状态。另外，虽然所示为单状态计数器1001，但是应当注意到，对于根据本发明同步的每个数据信道，DAC 540都包括一个状态计数器。虽然如图10中所示为包括12模选择计数器，但是本领域技术人员可以理解，选择计数器1020可以为与数据信道有关的任何数量的位选择位置计数，其中该数据信道利用与该选择计数器相关的状态计数器进行同步。
可以设想，至少一部分所述功能可以合并到更少的功能元件中。类似地，可以设想，各种功能可以由其它功能元件执行，或者各种功能可以用不同的方式分配给不同的功能元件。例如，所述SERDES 101的至少一部分功能可以由FM 102的多种功能元件执行，所述FM 102的至少一部分功能可以由SERDES 101的多种功能元件执行。另外，虽然此处主要关于4个10Gbps数据信道的同步进行了介绍，但是本领域技术人员可以理解，本发明的方法可以用于同步任何数量的各种不同速率的数据信道。
图11示出用于执行上述功能的通用目的的计算机的高级方框图。如图11中所示，系统1100包括处理器元件1102(例如CPU)，例如随机访问存储器(RAM)和/或只读存储器(ROM)的存储器1104，可操作地用于执行多种抗扭斜比特流生成和抗扭斜比特流处理和数据信道同步功能的抗扭斜模块1105，以及多种输入/输出装置1106(例如，存储装置，包括但不限于磁带驱动器、软驱、硬盘驱动器或移动硬盘、接收器、发射器、麦克风、显示器、输出端以及用户输入装置(例如键盘、键区、鼠标等))。
应当注意到，本发明可以用软件和/或软硬件的组合来实施，例如，使用专用集成电路(ASIC)、通用目的计算机或任何其它硬件等同物。在一个实施例中，当前抗扭斜模块或过程1105可以被载入到存储器1104中并由处理器1102执行以实施上述功能。这样，本发明的抗扭斜过程1105(包括相关的数据结构)可以储存在计算机可读媒介或载体上，例如RAM存储器、磁或光的驱动器或磁盘等。
虽然已经详细示出和介绍了结合本发明教导的多个实施例，但是本领域技术人员可以仍旧结合这些教导而设计许多其它变型实施例。

Claims (10)

1、一种用于对准多条数据信道的方法，包括：
利用从所述多条数据信道获得的数据采样生成多个奇偶校验位，其中所述奇偶校验位在奇校验位和偶校验位之间交替；以及
生成抗扭斜比特流，所述抗扭斜比特流包括所述数据采样和所述多个奇偶校验位；
其中所述抗扭斜比特流被配置为对准所述多条数据信道，以充分减少与所述多条数据信道相关的扭斜。
2、根据权利要求1所述的方法，其中所述生成所述多个奇偶校验位进一步包括：
对所述多条数据信道进行采样以获得相应的第一组数据采样；
处理所述第一组数据采样，以确定所述奇校验位；
对所述多条数据信道进行采样以获得相应的第二组数据采样；
处理所述第二组数据采样，以确定所述偶校验位。
3、根据权利要求2所述的方法，其中所述生成所述抗扭斜比特流进一步包括：
将所述第一组数据采样插入到所述抗扭斜比特流中；
将从所述第一组数据采样生成的所述奇校验位插入到所述抗扭斜比特流中；
将所述第二组数据采样插入到所述抗扭斜比特流中；以及
将从所述第二组数据采样生成的所述偶校验位插入到所述抗扭斜比特流中。
4、根据权利要求3所述的方法，其中所述生成所述抗扭斜比特流进一步包括：
将从所述第一组数据采样生成的所述奇校验位插入到所述抗扭斜比特流中紧跟在所述第一组数据采样后的比特位置上；以及
将从所述第二组数据采样生成的所述偶校验位插入到所述抗扭斜比特流中紧跟在所述第二组数据采样后的比特位置上。
5、根据权利要求1所述的方法，其中所述对准所述多条数据信道进一步包括：
接收所述抗扭斜比特流，其中所述抗扭斜比特流包括与所述多条数据信道相关的多个数据位和利用至少一部分所述多个数据位生成的多个奇偶校验位；
通过处理所述接收到的抗扭斜比特流来识别对准的抗扭斜帧；
通过对来自所述对准的抗扭斜帧的抗扭斜信道比较位与来自所述多条数据信道的每一条的数据信道比较位进行比较来标识与所述多条数据信道的每一条相关的数据信道对准位置；以及
选择与所述相应的多条数据信道相关的所述多个数据信道对准位置来对准所述多条数据信道，以充分减少与所述多条数据信道相关的扭斜。
6、根据权利要求5所述的方法，其中所述识别所述对准的抗扭斜帧进一步包括：
处理多个数据位的第一部分，用于确定奇校验值；
处理多个数据位的第二部分，用于确定偶校验值；
比较所述奇校验值和所述奇校验位，并比较所述偶校验值和所述偶校验位；以及
响应于所述奇校验值和所述奇校验位匹配以及所述偶校验值和所述偶校验位匹配的确定结果，生成奇偶校验匹配指示符，所述奇偶校验匹配指示符用于识别所述对准的抗扭斜帧。
7、一种用于对准多条数据信道的设备，包括：
用于利用从所述多条数据信道获得的数据采样生成多个奇偶校验位的装置，其中所述奇偶校验位在奇校验位和偶校验位之间交替；以及
用于生成抗扭斜比特流的装置，所述抗扭斜比特流包括所述数据采样和所述多个奇偶校验位；
其中所述抗扭斜比特流被配置为对准所述多条数据信道，以充分减少与所述多条数据信道相关的扭斜。
8、一种利用抗扭斜比特流对准多条数据信道的方法，包括：
接收所述抗扭斜比特流，其中所述抗扭斜比特流包括与所述多条数据信道相关的多个数据位和利用至少一部分所述多个数据位生成的多个奇偶校验位；
通过处理所述接收到的抗扭斜比特流来识别对准的抗扭斜帧；
通过对来自所述对准的抗扭斜帧的抗扭斜信道比较位和来自所述多条数据信道的每一条的数据信道比较位进行比较来标识与所述多条数据信道的每一条相关的数据信道对准位置；以及
选择分别与所述多条数据信道相关的所述多个数据信道对准位置来对准所述多条数据信道，以充分减少与所述多条数据信道相关的扭斜。
9、根据权利要求8所述的方法，其中所述识别所述对准的抗扭斜帧进一步包括：
处理多个数据位的第一部分，用于确定奇校验值；
处理多个数据位的第二部分，用于确定偶校验值；
比较所述奇校验值和所述奇校验位，以及比较所述偶校验值和所述偶校验位；以及
响应于所述奇校验值和所述奇校验位匹配以及所述偶校验值和所述偶校验位匹配的确定结果，生成奇偶校验匹配指示符，所述奇偶校验匹配指示符用于识别所述对准的抗扭斜帧。
10、一种利用抗扭斜比特流来对准多条数据信道的方法，包括：
接收所述抗扭斜比特流，其中所述抗扭斜比特流包括与所述多条数据信道相关的多个数据位和利用至少一部分所述多个数据位生成的多个奇偶校验位，其中所述奇偶校验位在奇校验位和偶校验位之间交替；
响应于识别对准的抗扭斜帧，生成至少一个成帧控制信号，其中通过处理所述接收到的抗扭斜比特流来识别所述对准的抗扭斜帧；
响应于利用所述至少一个成帧控制信号而识别与所述多条数据信道的每一条相关的数据信道对准位置，生成与所述多条数据信道的每一条相关的至少一个对准控制信号；以及
选择分别与所述多条数据信道相关的所述多个数据信道对准位置来对准所述多条数据信道，以充分减少与所述多条数据信道相关的扭斜。
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