JPH04258048A - フレーム同期装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、基幹伝送方式，加入者
系伝送方式，ＬＡＮなどのディジタル伝送方式に用いら
れるフレーム同期装置に関するものである。

【０００２】

【従来の技術】伝送媒体としての優れた特性を有する光
ファイバ伝送方式の伝送速度の向上は目ざましいものが
あり、数Ｇｂ／ｓの伝送速度を有する伝送方式が盛んに
検討されるようになってきている。このような方式の一
つとして、送信側で、ｍ個の低速の情報系列（以後レー
ンと称する）と、そのｍ番目の低速の情報系列の補符号
系列とからなる（ｍ＋１）個の情報系列を、伝送路符号
としてｍＢ１Ｃ符号を使用して（ｍ＋１）ビット毎にビ
ット多重し、受信側で、（ｍ＋１）ビット毎に挿入され
た補符号（Ｃビット）の符号則違反（Ｃｏｄｅ　　Ｒｕ
ｌｅ　　Ｖｉｏｌａｔｉｏｎ：ＣＲＶ）を検出すること
により（ｍ＋１）ビット毎の同期をとり、（ｍ＋１）個
のレーンに分割し、それ以後の処理速度を低減化するこ
とにより、処理の容易化，回路の小規模化を図ろうとす
る方式が提案されている。

【０００３】この方式については、１９９０年度電子情
報通信学会総合全国大会講演論文集分冊３に、横田修成
、他によって発表された“超高速多重分離回路の検討”
，ｐ．３−３５２により記載されている。一例としてｍ
＝３の場合を図３に示す。また各信号のタイムチャート
を図に示す。図３において、１ａは第１レーン入力信号
、１ｂは第２レーン入力信号、１ｃは第３レーン入力信
号、１ｄは第３レーン入力信号のＣビットである第４レ
ーン入力信号、２はインバータ、３は多重変換回路、４
は多重された信号、５は伝送路、６は多重分離回路、７
ａは多重分離回路の第１レーン出力信号、７ｂは多重分
離回路の第２レーン出力信号、７ｃは多重分離回路の第
３レーン出力信号、７ｄは多重分離回路の第４レーン出
力信号、８はラッチ回路、９は伝送信号４から抽出した
クロック信号、１０は分周回路、１１は分周回路１０の
出力信号、１２ａ，１２ｂはラッチ回路８の出力信号、
１３はレーン同期判定回路、１４はレーン同期判定回路
の出力信号、１５はレーン同期保護回路、１６はレーン
同期保護回路の出力信号、１７はクロック信号２４を１
／（ｍ＋１）分周する回路、１８は分周回路１７の出力
信号、１９はＡＮＤ回路、２０はＡＮＤ回路１９の出力
信号、２１はハンチングパルス生成回路、２２は出力信
号２１のエッジを取り出した信号、２３はＯＲ回路また
はＡＮＤ回路、２４はクロック信号である。

【０００４】この信号の流れを図３および図４を用いて
詳細に説明する。送信側では、インバータ２により第３
レーン入力信号１ｃのＣビットである第４レーン入力信
号１ｄが生成され、第１レーン信号〜第４レーン信号が
多重変換回路３において順次ビット多重されて多重信号
４として伝送路５に送出される。送出順序は、第１レー
ン信号，第２レーン信号，・・，第４レーン信号である
。ビット多重された多重信号４は、多重分離回路６に入
力され、第１レーン出力信号７ａ〜第４レーン出力信号
７ｄに分離される。この状態においては、レーン同期が
取れていない、すなわち、多重変換回路３へのレーン入
力信号１ａ〜１ｄと多重分離回路６からのレーン出力信
号７ａ〜７ｄ間の対応関係が正しく取れていないのが一
般的である。図４には、一例として第３レーン出力信号
７ｃが最初に補符号系列となっている場合の例を示して
ある。これは多重信号４に対応して考えると、図４に示
す検査周期１に対応している。第３レーン出力信号７ｃ
と第４レーン出力信号７ｄはラッチ回路８に導かれ、多
重信号４から抽出されたクロック信号９から生成された
クロック信号２４を分周回路１０において１／｛（ｍ＋
１）×ｋ｝分周（ｋは任意整数）したクロック信号１１
の周期毎に、その立ち上がり時点においてラッチされる
。実施例においては、ｍ＝３，ｋ＝２の場合を示してあ
る。

【０００５】一般的にクロック信号９が比較的低速度の
場合には、ｋの値として１が適用される。しかしながら
クロック信号９の速度がＧＨｚオーダとなる場合には、
Ｃビット則の検査を行ってから検査のタイミングをシフ
トさせる６−７ｃ−８−１３−１５−１９−２１−２３
−６のループ遅延時間τの、ビットレートの逆数である
スロット時間に対する割合が大きくなる。そのためＣビ
ット則の検査周期をループ遅延時間τよりも大きく取れ
るように、ｋとして２以上の値を使用して構成するのが
通常である。ラッチ回路の出力信号１２ａ，１２ｂは、
レーン同期判定回路１３に導かれ、両出力信号間での補
符号の関係が検査される。この検査結果１４およびクロ
ック信号１１はレーン同期保護回路１５に導かれ、クロ
ック信号１１の周期毎に入力され、検査結果が格納され
る。検査結果が正しい場合には、誤ったビット位置で同
期が取れていると判断する誤同期を防ぐために、レーン
同期保護回路１５の出力には信号が何も出力されず、次
の検査結果を待つための後方保護動作が行われる。

【０００６】一方、検査結果が誤っている場合、すなわ
ちＣＲＶの場合には、レーン同期保護回路１５の出力に
は信号１６がクロック信号１１の立ち上がりと同期して
出力される。クロック信号２４を分周回路１７において
１／（ｍ＋１）分周した信号１８と、前記出力信号１６
はＡＮＤ回路１９に導かれ、両信号間でのＡＮＤが取ら
れ、クロック信号１８の幅を有する出力信号２０として
出力される。ハンチングパルス生成回路２１に導かれた
出力信号２０は、その立ち上がりエッジが抽出されて信
号２２となり、多重信号４から抽出したクロック信号９
との間で、回路２３においてＯＲあるいはＡＮＤが取ら
れることにより、そのクロック信号９の立ち上がりエッ
ジを１つだけ減少させて、クロック信号２４として多重
分離回路６に入力される。多重分離回路６への多重信号
４の入力は、クロック信号２４の立ち上がりエッジで行
われるために、以上の結果として、多重分離回路６へ多
重信号４を入力するタイミングは、クロック信号９の１
ビット分だけ遅延され、この結果として第４図の多重信
号４において網掛けを施した１ビットのデータが間引か
れる。以上より多重分離回路６の出力信号である第１レ
ーン出力信号７ａ〜第４レーン出力信号７ｄは、補符号
系列が第２レーン出力信号７ｂとして出力されるように
空間的に１ビットシフトすることになる。

【０００７】図４では、わかり易くするために、各部に
おける処理遅延，伝送遅延の和であるループ遅延τを、
信号２０および信号２２間の遅延としてまとめて示して
ある。図３におけるフィードバックループにおいて、収
束が保証されるためには、τ＜検査周期とする必要があ
る。このためｋ＝１とすると、この遅延τが検査周期よ
りも大きくなる場合には、ｋ≧２としてτ＜検査周期の
条件が満足されるように構成される。以上の動作を繰り
返すことにより、最終的に多重変換回路３におけるレー
ン入力信号１ａ〜１ｄと多重分離回路６におけるレーン
出力信号７ａ〜７ｄ間の対応関係が正しくなるようにレ
ーン同期が確立される。

【０００８】

【発明が解決しようとする課題】以上のようにｋ≧２と
して構成すると、本来レーン同期引き込みの判定に使用
可能な情報をすべて使用しないために、レーン同期を確
立するまでに必要となるレーン同期復帰時間が大きくな
ると言う欠点があった。本発明の目的は、従来技術の問
題点を解決し、レーン同期引き込み時間の短いフレーム
同期装置を提供することにある。

【０００９】

【課題を解決するための手段】前記従来技術の課題を解
決するために、本発明においては、多重分離回路側に第
ｍ番目および第（ｍ＋１）番目の並列信号系列が供給さ
れ、前記クロック信号２４を１／｛（ｍ＋１）×ｋ｝（
但しｋは２以上の任意の整数）分周した位相の異なるｋ
個のクロック信号のうち、前記クロック信号１１を除く
任意の１個のクロック信号３１の立ち上がりにおいて、
前記補数の関係の検査および保護動作を行なう手段と、
該保護動作の結果３６と、前記クロック信号２４を１／
（ｍ＋１）分周したクロック信号１８が供給され両信号
のＡＮＤを取る手段３９と、該ＡＮＤ回路の出力信号４
０と前記出力信号２０が供給され、そのＯＲを取る手段
４１、を備えたことを最も主要な特徴とする。また、前
記クロック信号２４を１／｛（ｍ＋１）×ｋ｝（但しｋ
は２以上の任意の整数）分周して得られる位相の異なる
ｋ個のクロック信号のうち、前記クロック信号１１を除
く（ｋ−１）個のクロック信号のうちの任意のクロック
信号数に応じた前記補数の関係の検査および保護動作を
行なう手段および前記ＡＮＤ回路を備えて成ることにも
特徴がある。

【００１０】

【実施例】図１は本発明の第１の実施例の構成図を示す
図である。図３と同一番号は同一構成品を示すものとす
る。すなわち破線で囲った部分２５は、従来技術の場合
と全く同様の構成および動作を行なう。また図１におい
て、２８は第２のラッチ回路、３０は第２の分周回路、
３１は第２の分周回路の出力信号、３２ａ，３２ｂは第
２のラッチ回路２８の出力信号、３３は第２のレーン同
期判定回路、３４は第２のレーン同期判定回路３３の出
力信号、３５は第２のレーン同期保護回路、３６は第２
のレーン同期保護回路３６の出力信号、３９は第２のＡ
ＮＤ回路、４０は第２のＡＮＤ回路３９の出力信号、４
１はＯＲ回路、４２はＯＲ回路４１の出力信号である。 図２は、本発明の実施例を説明するための各信号のタイ
ムチャートである。次にこれの動作であるが、送信側の
動作、多重信号４が多重分離回路６において４本の出力
レーン信号に分離されるまでの動作、および出力信号２
０が出力されるまでの動作は従来技術の場合と全く同様
であるので説明は省略する。図１において、第２の分周
回路３０においては、クロック信号２４を１／｛（ｍ＋
１）×ｋ｝分周し（実施例ではｍ＝３，ｋ＝１）、かつ
クロック信号１１とは位相がπだけ異なるクロック信号
３１を生成する。

【００１１】第３レーン出力信号７ｃと第４レーン出力
信号７ｄは第２のラッチ回路２８にも導かれ、前記クロ
ック信号３１の周期毎に、その立ち上がり時点において
ラッチされる。第２のラッチ回路の出力信号３２ａ，３
２ｂは、第２のレーン同期判定回路３３に導かれ、両出
力信号間での補符号の関係が検査される。この検査結果
３４およびクロック信号３１は第２のレーン同期保護回
路３５に導かれ、クロック信号３１の周期毎に入力され
、検査結果が格納される。検査結果が正しい場合には、
誤ったビット位置で同期が取れていると判断する誤同期
を防ぐために、レーン同期保護回路３５の出力には信号
が何も出力されず、次の検査結果を待つための後方保護
動作が行われる。一方、検査結果が誤っている場合、す
なわちＣＲＶの場合には、レーン同期保護回路３５の出
力には信号３６がクロック信号３１の立ち上がりと同期
して出力される。クロック信号２４を分周回路１７にお
いて１／（ｍ＋１）分周した信号１８と、前記出力信号
３６はＡＮＤ回路３９に導かれ、両信号間でのＡＮＤが
取られ、クロック信号１８の幅を有する出力信号４０と
して出力される。

【００１２】出力信号２０および出力信号４０は、ＯＲ
回路４１に導かれ、交互に出力信号４２としてＯＲ回路
４１から出力される。出力信号４２はハンチングパルス
生成回路２１に導かれ、その立ち上がりエッジが抽出さ
れて信号２２となり、多重信号４から抽出したクロック
信号９との間で相互の遅延が調整されたのちに、回路２
３においてＯＲあるいはＡＮＤが取られることにより、
そのクロック信号９の立ち上がりエッジを１つだけ減少
させて、クロック信号２４として多重分離回路６に入力
される。多重分離回路６への多重信号４の入力は、クロ
ック信号２４の立ち上がりエッジで行われるために、以
上の結果として、多重分離回路６へ多重信号４を入力す
るタイミングは、クロック信号９の１ビット分だけ遅延
され、この結果として図２の多重信号４において網掛け
を施した１ビットのデータが間引かれる。以上より多重
分離回路６の出力信号である第１レーン出力信号７ａ〜
第４レーン出力信号７ｄは、補符号系列が第２レーン出
力信号７ｂとして出力されるように空間的に１ビットシ
フトすることになる。以上の動作を繰り返すことにより
、最終的に多重変換回路３におけるレーン入力信号１ａ
〜１ｄと多重分離回路６におけるレーン出力信号７ａ〜
７ｄ間の対応関係が正しくなるようにレーン同期が確立
される。

【００１３】以上のように構成しているために、本発明
によればビットシフトを行なわせるための信号２２は、
従来技術の場合に比べて２倍の頻度で発生する。これは
ｋ＝１とした場合と全く等価であり、従って短時間にお
いてレーン同期を確立することが可能となる。なお、図
１ににおいてはｋ＝２とした場合について説明したが、
ｋ≧３の場合についても、（ｋ−１）組のラッチ回路、
レーン同期判定回路、レーン同期保護回路、ＡＮＤ回路
および分周回路を新たに使用し、さらに各分周回路の出
力クロック信号の位相が、クロック信号１１の周期の１
／ｋだけ異なるようにして、対応する各回路がこのクロ
ック信号により動作するように構成し、各ＡＮＤ回路１
９，３９，…の出力信号２０，４０…を、図１により説
明したようにＯＲ回路４１によりＯＲを取ることにより
全く同様に動作することは明らかである。なお、ハンチ
ングパルス生成回路２１においては、単に入力信号４２
のエッジを取り出し、クロック信号９との位相を調整す
るとして説明したが、クロック信号２４により入力信号
４２をラッチした後にエッジを取り出し、信号２０と信
号４０の位相差を吸収する回路構成も可能である。さら
に、図２、図４においては、回路２３としてＯＲ回路を
使用した場合を示したので、この場合にはクロック信号
２４において２個のパルスが１個の幅の広いパルスとな
る。一方、ＡＮＤ回路を使用した場合にはクロック信号
２４において１個のパルスが欠落するように動作するが
、クロック信号の立ち上がりエッジが１つ減少すること
はＯＲ回路を使用した場合と全く同様であり、従って全
く同様に動作する。

【００１４】

【発明の効果】以上説明したように、本発明を用いると
フレーム同期復帰時間を短くしたフレーム同期方式を実
現することができる。

【図面の簡単な説明】

【図１】本発明の実施例の構成図である。

【図２】本発明の動作の説明図である。

【図３】従来の技術の構成図である。

【図４】従来の技術の動作の説明図である。

【符号の説明】

１ａ　　第１レーン入力信号 １ｂ　　第２レーン入力信号 １ｃ　　第３レーン入力信号 １ｄ　　第４レーン入力信号（第３レーン入力信号のＣ
ビット） ２　　インバータ ３　　多重変換回路 ４　　多重信号 ５　　伝送路 ６　　多重分離回路 ７ａ多重分離回路の第１レーン出力信号７ｂ　　多重分
離回路の第２レーン出力信号７ｃ　　多重分離回路の第
３レーン出力信号７ｄ　　多重分離回路の第４レーン出
力信号８　　ラッチ回路 ９　　多重信号４から抽出したクロック信号１０　　分
周回路 １１　　分周回路１０の出力信号 １２ａ　　ラッチ回路８の出力信号 １２ｂ　　ラッチ回路８の出力信号 １３　　レーン同期判定回路 １４　　レーン同期判定回路１３の出力信号１５　　レ
ーン同期保護回路 １６　　レーン同期保護回路１５の出力信号１７　　ク
ロック信号２４を１／（ｍ＋１）分周する回路１８　　
分周回路１７の出力信号 １９　　ＡＮＤ回路 ２０　　ＡＮＤ回路１９の出力信号 ２１　　ハンチングパルス生成回路 ２２　　出力信号２０のエッジを取り出した信号２３　
　ＯＲ回路またはＡＮＤ回路 ２４　　クロック信号 ２５　　従来技術と同様の構成、動作を行なう部分２８
　　第２のラッチ回路 ３０　　第２の分周回路 ３１　　第２の分周回路３０の出力信号３２ａ　　第２
のラッチ回路２８の出力信号３２ｂ　　第２のラッチ回
路２８の出力信号３３　　第２のレーン同期判定回路 ３４　　第２のレーン同期判定回路の３３の出力信号３
５　　第２のレーン同期保護回路 ３６　　第２のレーン同期保護回路３５の出力信号３９
　　第２のＡＮＤ回路 ４０　　第２のＡＮＤ回路３９の出力信号４１　　ＯＲ
回路 ４２　　ＯＲ回路４１の出力信号

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　第１番目のレーン信号系列と、第２番
   目のレーン信号系列と、第ｍ番目（但しｍは任意の整数
   ）のレーン信号系列と、該ｍ番目のレーン信号系列を構
   成する各ビットの補数ビットの信号系列から成る補数の
   信号系列と、を並列に入力され直列信号（４）に変換し
   て出力する多重変換回路（３）と、該多重変換回路から
   の直列信号（４）を受信し、該直列信号（４）から抽出
   されたクロック信号（９）から生成されたクロック信号
   （２４）の立ち上がりにおいて（ｍ＋１）個の並列の信
   号系列とに分離する直並列変換回路（６）と、該ｍ番目
   および（ｍ＋１）番目の並列信号系列が供給され、前記
   クロック信号（２４）を１／｛（ｍ＋１）×ｋ｝（但し
   ｋは２以上の任意の整数）分周したクロック信号（１１
   ）の立ち上がりにおいて、前記補数の関係の検査および
   保護動作を行なう手段（１３，１５）と、該保護動作の
   結果（１６）と、前記クロック信号（２４）を１／（ｍ
   ＋１）分周したクロック信号（１８）が供給され両信号
   の論理積を取る手段（１９）と、該論理積の出力に結合
   しその立ち上がりエッジを抽出する手段（２１）と、そ
   の出力と前記クロック信号（９）との間で論理和あるい
   は論理積を取る手段（２３）と、を備えた多重分離回路
   と、から成る伝送装置において、前記多重分離回路側に
   、該ｍ番目および（ｍ＋１）番目の並列信号系列が供給
   され、前記クロック信号（２４）を１／｛（ｍ＋１）×
   ｋ｝（但しｋは２以上の任意の整数）分周した位相の異
   なるｋ個のクロック信号のうち、前記クロック信号（１
   １）を除く任意の１個のクロック信号（３１）の立ち上
   がりにおいて、前記補数の関係の検査および保護動作を
   行なう手段（３３，３５）と、該保護動作の結果（３６
   ）と、前記クロック信号（２４）を１／（ｍ＋１）分周
   したクロック信号（１８）が供給され両信号の論理積を
   取る手段（３９）と、該論理積の出力信号（４０）と前
   記論理積（１９）の出力信号（２０）が供給され、その
   論理和（４２）を取る手段（４１）とを有し、該論理和
   （４２）が前記の立上りエッジを抽出する手段（２１）
   に供給されることを特徴とするフレーム同期装置。
2. 【請求項２】　　請求項１記載のフレーム同期装置にお
   いて、ｋの値が３以上であり、前記の補数の関係の検査
   および保護動作を所定のタイミングで行なう手段（３３
   ，３５）と、保護動作の結果（３６）とクロック信号（
   ２４）を１／（ｍ＋１）分周したクロック信号（１８）
   との論理積（４０）をとる手段（３９）とが、ｋ−１組
   もうけられ、前記所定のタイミングは、前記クロック信
   号（１１）と相違し、かつｋ−１組の各組毎に相互に異
   なるタイミングであり、各組の論理積と前記論理積手段
   （１９）との論理和（４２）が、前記の立上りエッジを
   抽出する手段（２１）に供給されることを特徴とするフ
   レーム同期装置。