JP3329824B2 - 通信装置のための交換接続回路 - Google Patents
通信装置のための交換接続回路Info
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- JP3329824B2 JP3329824B2 JP51305897A JP51305897A JP3329824B2 JP 3329824 B2 JP3329824 B2 JP 3329824B2 JP 51305897 A JP51305897 A JP 51305897A JP 51305897 A JP51305897 A JP 51305897A JP 3329824 B2 JP3329824 B2 JP 3329824B2
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Description
【発明の詳細な説明】 本発明は、複数の入力ライン群としてまとめられた入
力ラインを少なくとも１つの出力ライン群と自由選択で
接続するための、請求項１の上位概念に記載の通信装置
用交換接続回路に関する。
力ラインを少なくとも１つの出力ライン群と自由選択で
接続するための、請求項１の上位概念に記載の通信装置
用交換接続回路に関する。
この種の交換接続回路は“IEEE JOURNAL ON SELECTED
AREAS IN COMMUNICATIONS",Vol.9,No.8,1991年10月刊
第1299〜1307頁により公知である。この交換接続回路の
場合、偶数個の入力ラインを入力ラインの個数の半分に
対応する個数の出力ラインと自由選択により接続するた
めに、個々の交換接続素子配列はホッパ状構造で多段に
構成されている。したがってこの場合、個々の交換接続
素子配列によるホッパ状構造実現のための個々の交換接
続素子の個数ゆえに著しく高い回路技術的コストが必要
となり、このことはときとして不所望なことになる。
AREAS IN COMMUNICATIONS",Vol.9,No.8,1991年10月刊
第1299〜1307頁により公知である。この交換接続回路の
場合、偶数個の入力ラインを入力ラインの個数の半分に
対応する個数の出力ラインと自由選択により接続するた
めに、個々の交換接続素子配列はホッパ状構造で多段に
構成されている。したがってこの場合、個々の交換接続
素子配列によるホッパ状構造実現のための個々の交換接
続素子の個数ゆえに著しく高い回路技術的コストが必要
となり、このことはときとして不所望なことになる。
したがって本発明の課題は、請求項１の上位概念に記
載の交換接続回路において、個々の交換接続素子配列実
現のための回路技術的コストを低減できるよう構成する
ことにある。
載の交換接続回路において、個々の交換接続素子配列実
現のための回路技術的コストを低減できるよう構成する
ことにある。
本発明によればこの課題は、請求項１の上位概念に記
載の交換接続回路において、請求項１に記載された回路
技術的特徴により解決される。
載の交換接続回路において、請求項１に記載された回路
技術的特徴により解決される。
従来技術に対し本発明により以下の利点が得られる： −個々の交換接続素子の個数が僅かであり、したがって
個々の交換接続素子配列のためのコストが低減される。
個々の交換接続素子配列のためのコストが低減される。
−交換接続素子の個数の低減により電力損失が少なくな
る。
る。
−交換接続回路実現のための部品面積を節約できる。
−個々の交換接続素子配列内で通過しなければならない
交換接続素子の個数が少なくなることで信号遅延時間が
短くなる。
交換接続素子の個数が少なくなることで信号遅延時間が
短くなる。
請求項２〜５には本発明による交換接続回路の有利な
実施形態が示されている。
実施形態が示されている。
次に、図面を参照しながら本発明について説明する。
図１は、従来技術による交換接続回路を示す図であ
る。
る。
図２は、本発明が適用されている交換接続回路を示す
図である。
図である。
図３は、図２に示した交換接続素子配列に関する第１
の実施例を示す図である。
の実施例を示す図である。
図４は、図２に示した交換接続素子配列に関する第２
の実施例を示す図である。
の実施例を示す図である。
図５は、図２による交換接続素子配列を２つのユニッ
ト群に分けた実施例を示す図である。
ト群に分けた実施例を示す図である。
図１には、先に挙げた従来技術に対応する交換接続回
路が示されており、この場合、128個の入力ラインを128
個の出力ラインと自由に選択して接続できるように構成
されている。入力ラインには参照符合E1〜E128が付され
ているのに対し、出力ラインには参照符合A1〜A128が付
されている。その際、入力ラインと出力ラインは、それ
ぞれ所定数の入力ラインまたは出力ラインを有する入力
ライン群または出力ライン群に区分けされている。この
場合、１つの入力ライン群は32個の入力ラインにより構
成されているのに対し、出力ライン群は16個の出力ライ
ンにより構成されている。
路が示されており、この場合、128個の入力ラインを128
個の出力ラインと自由に選択して接続できるように構成
されている。入力ラインには参照符合E1〜E128が付され
ているのに対し、出力ラインには参照符合A1〜A128が付
されている。その際、入力ラインと出力ラインは、それ
ぞれ所定数の入力ラインまたは出力ラインを有する入力
ライン群または出力ライン群に区分けされている。この
場合、１つの入力ライン群は32個の入力ラインにより構
成されているのに対し、出力ライン群は16個の出力ライ
ンにより構成されている。
この実例では、全体として４つの入力ライン群と８つ
の出力ライン群が形成されている。８つの出力ライン群
の各々は別々の交換接続素子配列に対応づけられて設け
られている。参照符合KA11〜KA18により示されている交
換接続素子配列は、互いにパラレルに４つの入力ライン
群と接続されている。
の出力ライン群が形成されている。８つの出力ライン群
の各々は別々の交換接続素子配列に対応づけられて設け
られている。参照符合KA11〜KA18により示されている交
換接続素子配列は、互いにパラレルに４つの入力ライン
群と接続されている。
それぞれ同じ構造を有する交換接続素子配列は、それ
ぞれ32個の入力側と16個の出力側を有する交換接続素子
によりホッパ状構造で多段に構成されている。交換接続
素子には参照符合SEが付されている。第１段は４つの交
換接続素子を有しており、それらは複数の入力群のうち
の１つとそれぞれ接続されている。これに続いて第２段
が接続されており、これは２つの交換接続素子により構
成されている。この場合、第１段の交換接続素子の出力
側が第２段の入力側に導かれている。さらにこの第２段
の交換接続素子の出力側には、第３段を成す１つの交換
接続素子が接続されている。そしてこの交換接続素子の
16個の出力側が、出力ライン群のうちの１つと接続され
ている。
ぞれ32個の入力側と16個の出力側を有する交換接続素子
によりホッパ状構造で多段に構成されている。交換接続
素子には参照符合SEが付されている。第１段は４つの交
換接続素子を有しており、それらは複数の入力群のうち
の１つとそれぞれ接続されている。これに続いて第２段
が接続されており、これは２つの交換接続素子により構
成されている。この場合、第１段の交換接続素子の出力
側が第２段の入力側に導かれている。さらにこの第２段
の交換接続素子の出力側には、第３段を成す１つの交換
接続素子が接続されている。そしてこの交換接続素子の
16個の出力側が、出力ライン群のうちの１つと接続され
ている。
このように、図１に示されている従来技術に従って実
装された交換接続回路は、この実例では交換接続素子配
列ごとに７つの交換接続素子を有しており、つまりは全
体で56個の交換接続素子を有することになる。
装された交換接続回路は、この実例では交換接続素子配
列ごとに７つの交換接続素子を有しており、つまりは全
体で56個の交換接続素子を有することになる。
図２には本発明による交換接続回路が示されており、
これはたとえば非同期転送モード（“asynchronous tra
nsfer mode"ATM）で動作する通信装置たとえばATM交換
装置またはATMクロスコネクト（“Cross Connects"）に
適用可能であって、これによりこのような転送モード用
に定められている情報セルを転送することができる。こ
の交換接続回路は、個々の交換接続素子配列の実装に関
する点を除いては図１に示した交換接続回路に相応する
ものである。なお、図２では、各交換接続素子配列には
参照符合KA21〜KA28が付されている。これらの交換接続
素子配列はそれぞれ単一段で構成されており、この場
合、そのような単一段内に、それぞれ32個の入力側と16
個の出力側を備えた４つの交換接続素子SEが設けられて
いる。ここでもそれら交換接続素子の各々に複数の入力
ラインのうちの１つが接続されている。また、それら交
換接続素子の出力側には、それぞれ１つの出力ライン群
における16個の出力側が割り当てられでる。ただしこの
場合には選択的に切換手段によって、同じ出力ラインに
割り当てられている交換接続素子において互いに対応す
る４つの出力側のうち１つの出力側だけしか、該当する
出力ラインと接続できないように構成されている。
これはたとえば非同期転送モード（“asynchronous tra
nsfer mode"ATM）で動作する通信装置たとえばATM交換
装置またはATMクロスコネクト（“Cross Connects"）に
適用可能であって、これによりこのような転送モード用
に定められている情報セルを転送することができる。こ
の交換接続回路は、個々の交換接続素子配列の実装に関
する点を除いては図１に示した交換接続回路に相応する
ものである。なお、図２では、各交換接続素子配列には
参照符合KA21〜KA28が付されている。これらの交換接続
素子配列はそれぞれ単一段で構成されており、この場
合、そのような単一段内に、それぞれ32個の入力側と16
個の出力側を備えた４つの交換接続素子SEが設けられて
いる。ここでもそれら交換接続素子の各々に複数の入力
ラインのうちの１つが接続されている。また、それら交
換接続素子の出力側には、それぞれ１つの出力ライン群
における16個の出力側が割り当てられでる。ただしこの
場合には選択的に切換手段によって、同じ出力ラインに
割り当てられている交換接続素子において互いに対応す
る４つの出力側のうち１つの出力側だけしか、該当する
出力ラインと接続できないように構成されている。
このように図２に示されている交換接続回路の実施例
の場合、図１に示した交換接続回路とは異なり、交換接
続素子配列ごとに４つの交換接続素子しか必要とせず、
つまりは全体で32個の交換接続素子しか必要ない。
の場合、図１に示した交換接続回路とは異なり、交換接
続素子配列ごとに４つの交換接続素子しか必要とせず、
つまりは全体で32個の交換接続素子しか必要ない。
図３には、図２に示した個々の交換接続素子配列を実
現するための第１の実施例が示されている。この実施例
の場合、64個の入力ラインを16個の出力ラインと自由選
択で接続可能であるものとする。この目的で、それぞれ
32個の入力ラインと16個の出力ラインを備えた２つの交
換接続素子SEが設けられている。この場合、先に述べた
切換手段は次のように構成されている。すなわち、この
切換手段により、同じ出力ラインに割り当てられている
交換接続素子の互いに対応する２つの出力側が、ワイヤ
ードOR結合の形式で互いに接続されている。その際、特
定の時点において両方の出力側のうち一方だけが該当す
る出力ラインと常に接続されるよう、これら両方の出力
側の各々は選択的にアクティブな状態つまり高抵抗状態
に制御可能である。その際、この制御は、両方の交換接
続素子と接続された制御バスCBを介して行われる。この
制御バスを介して交換接続素子の出力側は、それらがビ
ット同期で動作するようにも制御される。また、切換手
段を介して互いに接続されている各交換接続素子出力側
の切り換えは、たとえば１つの情報セルの伝送後に行わ
れるか、あるいは個々の出力ラインへ転送すべきセルス
トリーム中に周期的にいわゆる空セルが繰り返し挿入さ
れている場合には、１つの空セルが発生したときに行わ
れる。切り換えの固有の形式とは無関係に、その順序つ
まり個々の交換接続素子による情報セル送出の順序を、
制御バスCBを介して伝送される制御信号により定めるこ
とができる。たとえばこの制御信号を、周期的に交換接
続素子へ送出される送信命令とすることができる。
現するための第１の実施例が示されている。この実施例
の場合、64個の入力ラインを16個の出力ラインと自由選
択で接続可能であるものとする。この目的で、それぞれ
32個の入力ラインと16個の出力ラインを備えた２つの交
換接続素子SEが設けられている。この場合、先に述べた
切換手段は次のように構成されている。すなわち、この
切換手段により、同じ出力ラインに割り当てられている
交換接続素子の互いに対応する２つの出力側が、ワイヤ
ードOR結合の形式で互いに接続されている。その際、特
定の時点において両方の出力側のうち一方だけが該当す
る出力ラインと常に接続されるよう、これら両方の出力
側の各々は選択的にアクティブな状態つまり高抵抗状態
に制御可能である。その際、この制御は、両方の交換接
続素子と接続された制御バスCBを介して行われる。この
制御バスを介して交換接続素子の出力側は、それらがビ
ット同期で動作するようにも制御される。また、切換手
段を介して互いに接続されている各交換接続素子出力側
の切り換えは、たとえば１つの情報セルの伝送後に行わ
れるか、あるいは個々の出力ラインへ転送すべきセルス
トリーム中に周期的にいわゆる空セルが繰り返し挿入さ
れている場合には、１つの空セルが発生したときに行わ
れる。切り換えの固有の形式とは無関係に、その順序つ
まり個々の交換接続素子による情報セル送出の順序を、
制御バスCBを介して伝送される制御信号により定めるこ
とができる。たとえばこの制御信号を、周期的に交換接
続素子へ送出される送信命令とすることができる。
図４には、図２に示した個々の交換接続素子配列を実
現するための別の実施形態が示されている。これは実質
的に、図３を参照しながら先に説明した実施例に対応し
ている。相違点は、各交換接続素子SEの互いに対応する
出力側を該当する出力ラインへ接続するための切換手段
の構成だけである。最初の実施例ではワイヤードOR結合
が行われていたのに対し、この実施例では各交換接続素
子にそれぞれ１つのマルチプレクス装置MUXが後置接続
されている。これら２つのマルチプレクス装置MUXはこ
の実施例では８つの別個の入力側ペアを有しており、こ
れらに対しそれぞれ別個に、出力ラインのうちの１つと
接続された１つの出力側が対応づけられている。したが
ってマルチプレクス装置はそれぞれ、8X2:1構造を有し
ている。この場合、１つの入力側には互いに対応する同
じ出力ラインに対応づけられている交換接続素子SEの出
力側が接続されており、その際、マルチプレクス装置
は、１つの入力側ペアにおいて各時点で常に１つの入力
側だけが対応づけられた出力ラインと接続されるよう、
制御バスCBを介して制御可能である。ここで切り換えの
順序は最初の実施例の場合のように、制御バスを介して
伝送される制御信号により制御することができる。
現するための別の実施形態が示されている。これは実質
的に、図３を参照しながら先に説明した実施例に対応し
ている。相違点は、各交換接続素子SEの互いに対応する
出力側を該当する出力ラインへ接続するための切換手段
の構成だけである。最初の実施例ではワイヤードOR結合
が行われていたのに対し、この実施例では各交換接続素
子にそれぞれ１つのマルチプレクス装置MUXが後置接続
されている。これら２つのマルチプレクス装置MUXはこ
の実施例では８つの別個の入力側ペアを有しており、こ
れらに対しそれぞれ別個に、出力ラインのうちの１つと
接続された１つの出力側が対応づけられている。したが
ってマルチプレクス装置はそれぞれ、8X2:1構造を有し
ている。この場合、１つの入力側には互いに対応する同
じ出力ラインに対応づけられている交換接続素子SEの出
力側が接続されており、その際、マルチプレクス装置
は、１つの入力側ペアにおいて各時点で常に１つの入力
側だけが対応づけられた出力ラインと接続されるよう、
制御バスCBを介して制御可能である。ここで切り換えの
順序は最初の実施例の場合のように、制御バスを介して
伝送される制御信号により制御することができる。
なお、図４に示した実施例をこのような実例において
以下のように変形することもできる。すなわち、交換接
続素子に個別に対応づけられている複数のマルチプレク
ス装置の代わりに、ただ１つのこの種のマルチプレクス
装置が使用されるようにし、このマルチプレクス装置は
この実施例では、それぞれ１つの出力側に対応づけられ
ている16個の入力側ペアを利用可能に構成されている。
つまりこのマルチプレクス装置は、16X2:1構造を有する
ものである。
以下のように変形することもできる。すなわち、交換接
続素子に個別に対応づけられている複数のマルチプレク
ス装置の代わりに、ただ１つのこの種のマルチプレクス
装置が使用されるようにし、このマルチプレクス装置は
この実施例では、それぞれ１つの出力側に対応づけられ
ている16個の入力側ペアを利用可能に構成されている。
つまりこのマルチプレクス装置は、16X2:1構造を有する
ものである。
さらに図５には、１つの交換接続素子配列により128
個の入力ラインを16個の出力ラインと自由に接続可能に
構成した事例が示されている。その際、このために必要
とされる４つの交換接続素子SEのうち２つが構成群Ａに
収容されているのに対し、残りの２つの構成素子は構成
群Ｂに収容されている。１つの構成群に設けられている
両方の交換接続素子の出力側には、先に説明した実施例
のうちの１つによる切換手段が設けられている。このよ
うに各交換接続素子が別個に収容されていることで、つ
まりはライン長がそれぞれ異なることにより、情報セル
伝送時に遅延時間差の生じる可能性があるので、両方の
構成群の出力側（構成群ごとに16個）は位相整合装置PH
と接続されており、その出力側は16個の出力ラインと接
続されている。そしてこの位相整合装置により、上述の
遅延時間差が補償される。切換手段が第２の実施例のよ
うにマルチプレクス装置として構成されている場合に
は、位相整合もこのマルチプレクス装置により実施可能
であり、これにより上述の遅延時間差が補償される。
個の入力ラインを16個の出力ラインと自由に接続可能に
構成した事例が示されている。その際、このために必要
とされる４つの交換接続素子SEのうち２つが構成群Ａに
収容されているのに対し、残りの２つの構成素子は構成
群Ｂに収容されている。１つの構成群に設けられている
両方の交換接続素子の出力側には、先に説明した実施例
のうちの１つによる切換手段が設けられている。このよ
うに各交換接続素子が別個に収容されていることで、つ
まりはライン長がそれぞれ異なることにより、情報セル
伝送時に遅延時間差の生じる可能性があるので、両方の
構成群の出力側（構成群ごとに16個）は位相整合装置PH
と接続されており、その出力側は16個の出力ラインと接
続されている。そしてこの位相整合装置により、上述の
遅延時間差が補償される。切換手段が第２の実施例のよ
うにマルチプレクス装置として構成されている場合に
は、位相整合もこのマルチプレクス装置により実施可能
であり、これにより上述の遅延時間差が補償される。
さらに言及しておくと、これまで図２〜図５に基づき
説明してきた交換接続素子配列は好適な実施形態を示す
ものにすぎない。たとえば交換接続素子配列にそれぞれ
含まれている交換接続素子を、入力側や出力側の個数に
関して変形することもできる。また、個々の交換接続素
子の内部構造をたとえば、冒頭で引用した刊行物に記載
されているような構造に基づくものとすることができ
る。この場合、既述の実施例のうちの１つによる切換手
段を、個々の交換接続素子の出力側と接続するだけでよ
い。
説明してきた交換接続素子配列は好適な実施形態を示す
ものにすぎない。たとえば交換接続素子配列にそれぞれ
含まれている交換接続素子を、入力側や出力側の個数に
関して変形することもできる。また、個々の交換接続素
子の内部構造をたとえば、冒頭で引用した刊行物に記載
されているような構造に基づくものとすることができ
る。この場合、既述の実施例のうちの１つによる切換手
段を、個々の交換接続素子の出力側と接続するだけでよ
い。
さらに付言しておくと、これまで述べてきた交換接続
回路は、ATM通信装置にだけしか適用できないわけでは
なく一般に、上述の非同期転送モードとは異なる伝送方
式のために設計されている通信装置においても適用可能
である。
回路は、ATM通信装置にだけしか適用できないわけでは
なく一般に、上述の非同期転送モードとは異なる伝送方
式のために設計されている通信装置においても適用可能
である。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−142738（ＪＰ，Ａ) 特開 平４−215347（ＪＰ，Ａ) 特開 平６−224935（ＪＰ，Ａ)
Claims (3)
- 【請求項１】入力ライン群（E1,...,E128）の各々が、
ホッパ状構造体をもつ少なくとも１つの交換接続素子配
列（たとえばKA21）における別個の交換接続素子（SE）
と接続されており、 個々の交換接続素子配列は、各出力ライン群に属する出
力ラインの個数に対応する個数の出力側を有しており、 それらの出力側の各々は、個々の出力ライン群に属する
出力ラインのうちの１つと接続されている、 複数の入力ライン群としてまとめられた入力ライン（E
1,...,E128）を少なくとも１つの出力ライン群（A
1,...,A16）と自由に選択して接続するための通信装置
用交換接続回路において、 個々の交換接続素子配列（KA21）は、入力ライン群と接
続された交換接続素子（SE）だけから成り、 各交換接続素子はそれぞれ、個々の出力ライン群に属す
る出力ラインにそれぞれ対応づけられている出力側を有
しており、 前記交換接続素子において互いに対応し合う出力側のう
ち１つの出力側だけが、切換手段により個々の出力ライ
ン群の該当する出力ラインと自由選択で接続されてお
り、 前記切換手段は、該手段により各交換接続素子の互いに
対応し合う出力側が“ワイヤードOR"結合形式により互
いに接続されるように構成されており、それら出力側の
各々が選択的に能動状態または高抵抗状態になるよう制
御され、 前記交換接続素子と接続された切換手段に後置接続され
た位相整合装置により各交換接続素子の互いに対応し合
う出力側における信号遅延時間差が補償されるように構
成されていることを特徴とする、 通信装置用交換接続回路。 - 【請求項２】入力ライン群（E1,...,E128）の各々が、
ホッパ状構造体をもつ少なくとも１つの交換接続素子配
列（たとえばKA21）における別個の交換接続素子（SE）
と接続されており、 個々の交換接続素子配列は、各出力ライン群に属する出
力ラインの個数に対応する個数の出力側を有しており、 それらの出力側の各々は、個々の出力ライン群に属する
出力ラインのうちの１つと接続されている、 複数の入力ライン群としてまとめられた入力ライン（E
1,...,E128）を少なくとも１つの出力ライン群（A
1,...,A16）と自由に選択して接続するための通信装置
用交換接続回路において、 個々の交換接続素子配列（KA21）は、入力ライン群と接
続された交換接続素子（SE）だけから成り、 各交換接続素子はそれぞれ、個々の出力ライン群に属す
る出力ラインにそれぞれ対応づけられている出力側を有
しており、 前記交換接続素子において互いに対応し合う出力側のう
ち１つの出力側だけが、切換手段により個々の出力ライ
ン群の該当する出力ラインと自由選択で接続されてお
り、 前記切換手段はマルチプレクス装置（MUX）として構成
されており、該マルチプレクス装置の入力側へ各交換接
続素子の互いに対応し合う出力側が導かれており、該マ
ルチプレクス装置により該出力側のうちの１つが該当す
る出力ラインと接続され、 前記マルチプレクス装置（MUX）は、該装置により各交
換接続素子の互いに対応し合う出力側における信号遅延
時間差が補償されるように構成されていることを特徴と
する、 通信装置用交換接続回路。 - 【請求項３】複数の出力ライン群が設けられており、該
出力ライン群の各々に別個の交換接続素子配列が対応づ
けられており、前記入力ライン群はそれぞれ、それらに
該当する互いに対応し合う交換接続素子配列の交換接続
素子へ導かれている、請求項１または２記載の交換接続
回路。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19536522A DE19536522A1 (de) | 1995-09-29 | 1995-09-29 | Koppelnetzwerk für Kommunikationseinrichtungen |
| DE19536522.4 | 1995-09-29 | ||
| PCT/DE1996/001758 WO1997012487A2 (de) | 1995-09-29 | 1996-09-17 | Koppelnetzwerk für kommunikationseinrichtungen |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11502994A JPH11502994A (ja) | 1999-03-09 |
| JP3329824B2 true JP3329824B2 (ja) | 2002-09-30 |
Family
ID=7773707
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51305897A Expired - Fee Related JP3329824B2 (ja) | 1995-09-29 | 1996-09-17 | 通信装置のための交換接続回路 |
Country Status (12)
| Country | Link |
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