JP2000059817A - ディジタルフィルタ回路 - Google Patents

Abstract

(57)【要約】 【課題】輝度信号Ｙ、色差信号ＣｂとＣｒのデータが規
則的に挿入又は多重化されたディジタルデータ列に適し
た回路規模の小さなフィルタ回路を提供する。 【解決手段】信号Ｙ，Ｃｂ，Ｃｒが規則的に挿入又は多
重化されたデータ列の周波数ｃｌｋ１で動作する複数の
Ｄフリップフロップ１０で構成する遅延線と、遅延線の
複数のタップにそれぞれ係数ａ０，ａ１，ａ２を乗じる
乗算器３０，３１，３２と、乗算器の各出力を足し合わ
せる加算器４０を備え、セレクタ２０，２１により乗算
器に接続するタップを切り替える。 【効果】一つのディジタルフィルタ回路を信号Ｙ，Ｃ
ｂ，Ｃｒの処理に時分割に用いることができ、乗算器、
加算器の使用個数の少ない回路規模の小さなディジタル
フィルタ回路を実現できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はディジタルデータに
フィルタ処理を施すディジタルフィルタ回路に係り、特
に、輝度信号と色差信号がバイト（８ビット）単位で多
重化されたディジタルビデオ信号を入力とするフィルタ
処理に好適なディジタルフィルタ回路に関する。さら
に、本発明は、半導体集積回路装置内への形成に好適
な、上記ディジタルビデオ信号を処理するディジタルフ
ィルタ回路に関する。

【０００２】

【従来の技術】ディジタルビデオ信号の入力フォーマッ
トとして、一般に、ＩＴＵ−Ｒ(International Telecom
munication Union - Radio communication:国際電気通
信連合−無線通信部門)勧告ＢＴ．６０１（以下、Ｂ
Ｔ．６０１と称する）と呼ばれる符号化フォーマットが
多く用いられている。以下、勧告ＢＴ．６０１について
説明する。

【０００３】勧告ＢＴ．６０１では、人間が色にそれほ
ど敏感でないことを利用して色情報を水平方向に半分に
削減している。輝度信号Ｙの標本化周波数は１３．５Ｍ
Ｈｚであり、二つの色差信号ＣｂとＣｒはその半分の標
本化周波数６．７５ＭＨｚである。従って、輝度信号
Ｙ、色差信号Ｃｂ、色差信号Ｃｒの標本化周波数の比は
４：２：２となる。このことから、このフォーマットは
４：２：２符号化方式または４：２：２ディジタルコン
ポーネント信号と呼ばれる。ここで、輝度信号Ｙ、色差
信号Ｃｂ、色差信号Ｃｒは、１画素について、それぞれ
８ビットのディジタルデータである。すなわち、量子化
精度は、８ビットとされる。なお、色差信号Ｃｂ，Ｃｒ
は、原色信号をＲ（赤），Ｇ（緑），Ｂ（青）としたと
き、色差信号Ｃｂは差（Ｂ−Ｙ）、色差信号Ｃｒは差
（Ｒ−Ｙ）のそれぞれディジタル信号である。ＢＴ．６
０１のフォーマットにおいては、４：２：２符号化方式
ばかりでなく、４：４：４符号化方式や各信号Ｙ、Ｃ
ｒ、Ｃｂの量子化精度を１０ビットとする方式なども規
定されているが、一般によく利用されている８ビット、
４：２：２方式について説明される。

【０００４】図７に勧告ＢＴ．６０１のフォーマットの
概略を示す。勧告ＢＴ．６０１では、画面左からデータ
が画素０，１，２，…の順番で７１９まで並んでおり、
このうち偶数番号（０，２，４，…，７１８）の付いた
画素に対して、色差信号ＣｂとＣｒのデータが存在す
る。画素ｎの輝度信号Ｙ、および色差信号ＣｂとＣｒ
を、それぞれＹｎおよびＣｂｎ，Ｃｒｎと表すと、水平
方向にＣｂ０，Ｙ０，Ｃｒ０，Ｙ１，Ｃｂ２，Ｙ２，Ｃ
ｒ２，Ｙ３，…のように、輝度信号Ｙが一つおき（２周
期ごと）、色差信号ＣｂとＣｒが三つおき（４周期ご
と）に規則的に挿入（インターリーブ）されたデータ列
となる。言い換えるならば、輝度信号Ｙ、色差信号Ｃｂ
及びＣｒが多重化されていると見なされる。データの伝
送は２７ＭＨｚの伝送クロックに同期しており、ライン
番号の若い方から順に水平方向（画素０，１，２，…の
順）の並びで行われる。したがって、勧告ＢＴ．６０１
のデータ列は、輝度信号Ｙ、色差信号ＣｂとＣｒがそれ
ぞれ８ビット単位でインターリーブされ、かつ、２７Ｍ
Ｈｚのクロックに同期したデータ列となる。

【０００５】なお、ディジタル放送受信装置、ディジタ
ルカメラやテレビ電話などのディジタルビデオ信号を扱
うシステムでは、上述の勧告ＢＴ．６０１のフォーマッ
トで入力されるディジタルビデオ信号に対して、雑音除
去、帯域制限などの目的でフィルタ処理を施すことがあ
る。

【０００６】上記勧告ＢＴ．６０１のデータ列に対し、
水平方向に公知のトランスバーサルフィルタでフィルタ
演算を行う場合を例にとって説明すると、以下のように
される。

【０００７】なお、トランスバーサルフィルタ自体は公
知であるが、図２及び図４に示されるディジタルフィル
タ回路の構成、すなわち、トランスバーサルフィルタの
組み合わせ回路、及び、図３及び図５で説明されるタイ
ミング動作は公知ではなく、本発明をなす過程におい
て、発明者によって検討されたディジタルフィルタ回路
及びそのタイミング動作である。

【０００８】トランスバーサルフィルタでフィルタ演算
を行う場合、まず輝度信号と色差信号が多重化されたデ
ータ列から輝度信号Ｙと二つの色差信号ＣｂとＣｒを分
離した後、各々独立のディジタルフィルタ回路において
フィルタ処理を施すことが考えられる。

【０００９】図２に、３タップのフィルタ演算を行う場
合のディジタルフィルタ回路の構成を示す。図２のディ
ジタルフィルタ回路は、輝度信号Ｙ、色差信号ＣｂとＣ
ｒ用のフィルタ演算部をそれぞれ独立に構成したもので
ある。トランスバーサルフィルタとされる各フィルタ演
算部２０１，２０２，２０３は、三つのＤフリップフロ
ップ１０からなる遅延線と、遅延線の三つのタップに各
々適当なタップ係数ａ０，ａ１，ａ２を乗じる三つの乗
算器３０，３１，３２と、三つの乗算器の結果を足し合
わせて出力する加算器４０から構成される。なお、各Ｄ
フリップフロップ１０は８ビットのＤフリップフロップ
であり、供給されるクロックｃｌｋ２，ｃｌｋ３，ｃｌ
ｋ４の立ち上がりで入力データをラッチするものとす
る。

【００１０】各フィルタ演算部２０１，２０２，２０３
の入力段のＤフリップフロップ１０では、後述するクロ
ック生成回路６０で生成したそれぞれ異なるクロックｃ
ｌｋ２，ｃｌｋ３，ｃｌｋ４を入力とすることにより、
入力端ＩＮからのデータを分離する。

【００１１】図３に、各入力段のＤフリップフロップ１
０のクロック入力と出力データｄ０，ｄ１，ｄ２のタイ
ミングチャートを示す。入力段Ｄフリップフロップ１０
のクロック入力としては、輝度信号Ｙについては１３．
５ＭＨｚのクロックｃｌｋ２、色差信号ＣｂとＣｒにつ
いてはそれぞれ６．７５ＭＨｚのクロックｃｌｋ３，ｃ
ｌｋ４を用いる。これらクロックｃｌｋ２，ｃｌｋ３，
ｃｌｋ４は入力端ＩＮから入力されるＢＴ．６０１のデ
ータ列に同期した２７ＭＨｚのクロックｃｌｋ１に基づ
き、クロック生成部６０で生成される。図３のタイムチ
ャートに示すように、入力端ＩＮから入力されるデータ
列をクロックｃｌｋ２，ｃｌｋ３，ｃｌｋ４の立ち上が
りでラッチすることにより、それぞれ出力データｄ０，
ｄ１，ｄ２のように輝度信号Ｙ、色差信号ＣｂとＣｒの
データ列に分離し、フィルタ演算を独立に行うことがで
きる。

【００１２】次に、水平方向と垂直方向の２方向にフィ
ルタ処理を行う場合のディジタルフィルタ回路について
説明する。一例として水平方向、垂直方向共に３タップ
のフィルタ処理を行うディジタルフィルタ回路の構成
を、図４に示す。以下、このディジタルフィルタ回路に
ついて説明する。

【００１３】図４のディジタルフィルタ回路は、水平方
向フィルタ部と垂直方向フィルタ部からなるフィルタ演
算部を輝度信号Ｙ、色差信号ＣｂとＣｒについてそれぞ
れ独立に構成したものである。水平方向フィルタ部ＨＦ
の構成は、図２のディジタルフィルタ回路の構成に等し
い。垂直方向フィルタ部ＶＦは、各フィルタ演算部につ
いてそれぞれ、二つのラインメモリからなる遅延線と、
遅延線の三つのタップにそれぞれタップ係数を乗じる三
つの乗算器３３，３４，３５と、三つの乗算器の出力を
足し合わせる加算器４１から構成される。

【００１４】各ラインメモリは、ＦＩＦＯ（First In F
irst Out）メモリであり、それぞれ各演算部４０１，４
０２，４０３で処理するデータ列の１ライン分のデータ
容量を持つ。すなわち、輝度信号Ｙのフィルタ演算部４
０１のラインメモリ５０ａ，５０ｂは、１ラインの画素
数に対応して７２０バイト、色差信号ＣｂとＣｒの演算
部４０２，４０３用のラインメモリ５１ａ，５１ｂは、
それぞれ１ラインの画素数の１／２である３６０バイト
となる。以下、図４のディジタルフィルタ回路の動作と
して輝度Ｙのフィルタ演算部４０１をとりあげ説明す
る。

【００１５】輝度信号Ｙのフィルタ演算部４０１では、
まず、水平方向フィルタ部ＨＦにおいて、入力段のＤフ
リップフロップ１０により、インターリーブされたデー
タ列から輝度信号Ｙのデータ列を分離し、その輝度信号
Ｙのデータ列に対して水平方向の３タップのフィルタ処
理を行う。すなわち、各フリップフロップ１０により遅
延されたそれぞれのタップのＹデータに対して乗算器３
０，３１，３２によりタップ係数を乗じ、その乗算結果
を加算器４０にて足し合わせ、これを水平方向フィルタ
処理結果として出力する。この水平方向フィルタ部ＨＦ
のフィルタ出力は、ラインメモリ５０ａに送られる。ラ
インメモリ５０ａの出力データＬＭ１は、ラインメモリ
５０ａの入力データＬＭ０の１ライン前の画素の輝度信
号Ｙのデータとなる。同様に二つ目のラインメモリ５０
ｂの出力ＬＭ２は、ラインメモリ５０ｂの入力データＬ
Ｍ１の１ライン前の画素の輝度信号Ｙのデータとなる。
したがって、データＬＭ０，ＬＭ１，ＬＭ２は、垂直方
向に連続した画素の輝度信号Ｙのデータとなる。

【００１６】垂直方向フィルタ部ＶＦでは、これらのデ
ータＬＭ０，ＬＭ１，ＬＭ２をフィルタの３タップと
し、それぞれのタップに対して乗算器３３，３４，３５
によりタップ係数を乗じ、その乗算結果を加算器４１で
足し合わせる。この加算器４１の出力がＹフィルタ演算
部４０１のフィルタ出力となる。色差信号Ｃｂと色差信
号Ｃｒの各フィルタ演算部４０２，４０３においても同
様である。すなわち、図４に示したディジタルフィルタ
回路では輝度信号Ｙ、色差信号ＣｂとＣｒのそれぞれの
データに対して、水平方向および垂直方向にフィルタ演
算を施すことができる。

【００１７】

【発明が解決しようとする課題】しかしながら、前述し
た図２および図４に示した構成のようなディジタルフィ
ルタ回路では、輝度信号Ｙ、色差信号ＣｂとＣｒの各デ
ータ列に対して、同じ構成のフィルタ演算部をそれぞれ
独立に三つ備えることになる。このため、タップ数が多
い構成のディジタルフィルタ回路では、一つのフィルタ
演算部の乗算器の数が多く、それに伴い、乗算結果を足
し合わせる加算器の回路規模も大きくなる。このように
一つのフィルタ演算部の回路規模が大きい場合、その３
倍であるディジタルフィルタ回路全体の回路規模は膨大
なものとなってしまうことが発明者の検討により明らか
とされた。

【００１８】したがって、上記構成のディジタルフィル
タ回路を半導体集積回路装置内に形成すると、半導体チ
ップ上における上記ディジタルフィルタ回路の専有面積
が広くなり、結果として、半導体集積回路装置の価格を
低減することが困難となってしまうことがわかった。

【００１９】本発明の目的は、ディジタルビデオ信号の
フィルタ処理に適した回路規模の小さなディジタルフィ
ルタ回路を提供することにある。

【００２０】本発明の他の目的は、半導体集積回路装置
内に形成するのに適する回路規模の小さな、ディジタル
ビデオ信号の処理用のディジタルフィルタ回路を提供す
ることにある。

【００２１】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、以下の通
りである。

【００２２】すなわち、本発明に係る第１構成のディジ
タルフィルタ回路は、複数のデータ列要素のデータが規
則的に乃至周期的に挿入されてなるデータ列又は多重化
されてなるデータ列に対してフィルタ処理を行うディジ
タルフィルタ回路である。

【００２３】上記第１構成のディジタルフィルタ回路
は、上記データ列の伝送周波数をｆ１、上記データ列に
含まれるデータ列要素のうちその伝送周波数が最小のデ
ータ列要素の伝送周波数をｆ２、タップ数をＮとしたと
き、少なくとも（ｆ１／ｆ２）×（Ｎ−１）個のＤフリ
ップフロップからなる遅延線と、この遅延線の複数のタ
ップに各々係数を乗じる複数の乗算器と、各乗算器の出
力を足し合わせる加算器とから構成され、上記遅延線を
上記データ列の伝送周波数ｆ１で動作させると共に、上
記複数のデータ列要素を時分割に処理する手段と、を含
む。

【００２４】例えば、上記データ列の伝送周波数ｆ１
が、ｆ１＝２７ＭＨｚの関係とされ、上記最小のデータ
列要素の伝送周波数ｆ２が、ｆ２＝６．７５ＭＨｚの関
係とされ、タップ数Ｎが、Ｎ＝３の場合には、８個のＤ
フリップフロップからなる遅延線が設けられる。

【００２５】また、本発明に係る第２構成のディジタル
フィルタ回路は、少なくとも一つのデータ列要素の伝送
周波数が他のデータ列要素の伝送周波数と異なる複数の
データ列要素のデータが規則的に乃至周期的に挿入され
てなるデータ列に対してフィルタ処理を行うディジタル
フィルタ回路である。

【００２６】上記第２構成のディジタルフィルタ回路
は、データ列の伝送周波数をｆ１、データ列に含まれる
データ列要素のうちその伝送周波数が最小のデータ列要
素の伝送周波数をｆ２、タップ数をＮとしたとき、（ｆ
１／ｆ２）×（Ｎ−１）個のＤフリップフロップからな
る遅延線と、この遅延線の複数のタップのうち、中心タ
ップ以外の二つ以上のタップから一つを選択して出力す
る複数の選択手段と、この複数の選択手段の出力データ
と中心タップのデータにそれぞれ係数を乗ずる複数の乗
算器と、この各乗算器の出力を足し合わせる加算器と、
を含む。

【００２７】上記遅延線は、上記データ列の周波数ｆ１
で動作させられる。

【００２８】一方、上記選択手段は、データ列の周波数
をｆ１、上記選択手段によって選択される時刻に中心タ
ップに出力されるデータが属するデータ列要素の周波数
をｆ３としたとき、タップの間隔が、中心タップを基準
にしてＤフリップフロップでｆ１／ｆ３個分であるよう
に上記乗算器に接続するタップを切り替えて上記複数の
データ列要素を時分割で処理するように構成される。

【００２９】このように構成することにより、例えば、
データ列要素を１３．５ＭＨｚの輝度信号Ｙのデータ、
６．７５ＭＨｚの色差信号ＣｒとＣｂの各データとし、
これらデータ列要素のデータが規則的に乃至周期的に挿
入された又は多重化されたデータ列の周波数ｆ１＝２７
ＭＨｚとした場合、上記Ｄフリップフロップを入力デー
タ列の周波数で動作させる。そして、上記選択手段とし
てのセレクタ回路は、そのセレクタ回路によって選択さ
れるタップの間隔が、中心タップを基準にしてＤフリッ
プフロップで（データ列の周波数ｆ１＝２７ＭＨｚ）／
その時刻に中心タップに出力されるデータが属するデー
タ列要素の周波数（輝度信号Ｙのときｆ３＝１３．５Ｍ
Ｈｚ、色差信号ＣｂとＣｒのときｆ３＝６．７５ＭＨ
ｚ））個分、すなわち、２個分又は４個分であるように
上記乗算器に接続するタップを切り替える。すなわち、
上記選択手段によって、上記乗算器に接続されるＤフリ
ップフロップの出力を選択的に切り替えることによっ
て、ディジタルフィルタ回路内の上記複数の乗算器及び
上記加算器を輝度信号Ｙ、色差信号ＣｂとＣｒのフィル
タ処理に時分割に用いることが可能となる。言い換える
ならば、ディジタルフィルタ回路内の上記複数の乗算器
及び上記加算器が、輝度信号Ｙ、色差信号ＣｂとＣｒの
フィルタ処理時に、共用されることになる。このこと
は、ディジタルフィルタ回路の回路規模が少なくされる
ことを意味する。

【００３０】したがって、上記構成のディジタルフィル
タ回路を半導体集積回路装置内に形成しても、半導体集
積回路装置の形成される半導体チップ上における上記デ
ィジタルフィルタ回路の専有面積が低減されるので、結
果的に、半導体集積回路装置の価格を低減することが可
能である。

【００３１】さらに、本発明に係る第３の構成のディジ
タルフィルタ回路は、第１フィルタ回路と上記第１フィ
ルタの出力を受ける第２フィルタ回路とを含む。

【００３２】上記第１フィルタ回路は、上記第１構成の
ディジタルフィルタ回路または第２構成のディジタルフ
ィルタ回路とされる。

【００３３】一方、上記第２フィルタ回路は、上記第１
構成ディジタルフィルタ回路または第２構成のディジタ
ルフィルタ回路の出力を受けるように、結合される。

【００３４】上記第２フィルタ回路は、第１の方向に１
ライン分の複数データ列要素のデータが規則的に乃至周
期的に挿入され又は多重化され、該第１の方向に直交す
る第２の方向に上記複数のデータ列要素のうち同じデー
タ列要素のデータが並ぶように構成された２次元構造を
有するデータの単位に対し、第２の方向にフィルタ処理
を行うディジタルフィルタ回路である。

【００３５】上記第２フィルタ回路は、上記第１の方向
のデータ列を少なくとも１ライン分格納する容量を有す
るＦＩＦＯメモリと、上記ＦＩＦＯメモリの入力と、該
ＦＩＦＯメモリの入力からｎライン（ｎは１以上の整
数）分のデータ間隔の位置をタップとし、上記複数のタ
ップに対してそれぞれ係数を乗ずる複数の乗算器と、上
記複数の乗算器の各出力を足し合わせる加算器とを有
し、上記ＦＩＦＯメモリを上記データ系列の周波数で動
作させると共に、上記複数データ列要素の処理を時分割
に行うように構成される。

【００３６】上記第３構成のディジタルフィルタ回路に
おいては、上記第１フィルタ回路が水平方向フィルタ回
路部とされ、上記第２フィルタ回路が垂直方向フィルタ
回路部とされる。

【００３７】上記構成によれば、上記第１フィルタ回路
の上記複数の乗算器及び上記加算器、及び、上記第２フ
ィルタ回路部の上記複数の乗算器及び上記加算器は、輝
度信号Ｙ、色差信号ＣｂとＣｒのフィルタ処理時に、共
用されることになる。

【００３８】したがって、上記第３構成のディジタルフ
ィルタ回路を半導体集積回路装置内に形成しても、半導
体集積回路装置の形成される半導体チップ上における上
記第３構成のディジタルフィルタ回路の専有面積が低減
されるので、結果的に、半導体集積回路装置の価格を低
減することが可能である。

【００３９】

【発明の実施の形態】次に、本発明に係るディジタルフ
ィルタ回路の好適な実施の形態につき、添付図面を参照
しながら以下詳細に説明する。

【００４０】＜実施の形態１＞図１は、本発明に係るデ
ィジタルフィルタ回路の一実施の形態例を示す回路構成
図である。図１に示したディジタルフィルタ回路は、図
７で説明されたディジタルビデオ信号、すなわち、輝度
信号Ｙ、色差信号ＣｂとＣｒが規則的に乃至周期的に挿
入（インターリーブ）された入力データ列に対し、水平
方向３タップのフィルタ処理を施すものである。上記デ
ィジタルビデオ信号の入力フォーマットは、先に説明さ
れたように、勧告ＢＴ．６０１（以下、ＢＴ．６０１と
称する）と呼ばれる符号化フォーマットとされる。Ｂ
Ｔ．６０１では、輝度信号Ｙの標本化周波数は１３．５
ＭＨｚとされ、二つの色差信号ＣｂとＣｒの標本化周波
数は、輝度信号Ｙの標本化周波数の半分の標本化周波数
であるところの６．７５ＭＨｚとされる。輝度信号Ｙ、
色差信号Ｃｂ、色差信号Ｃｒは、１画素について、それ
ぞれ８ビットのディジタルデータとされる。そして、輝
度信号Ｙ、色差信号Ｃｂ及び色差信号Ｃｒの各８ビット
のデータは、図１の入力端ＩＮへ並列的にかつ所定の順
番に従って連続的に供給される。すなわち、図１のフィ
ルタ回路は、パラレルインターフェイスを有する。な
お、当業者によく知られているように、色差信号Ｃｂ，
Ｃｒは、原色信号をＲ（赤），Ｇ（緑），Ｂ（青）とし
たとき、色差信号Ｃｂは差（Ｂ−Ｙ）のディジタル信号
で表現され、色差信号Ｃｒは差（Ｒ−Ｙ）のディジタル
信号で表現される。画素ｎ（ｎは、０から７１９の整
数）での輝度信号Ｙ、および色差信号ＣｂとＣｒを、そ
れぞれＹｎおよびＣｂｎ，Ｃｒｎと表すと、水平方向に
Ｃｂ０，Ｙ０，Ｃｒ０，Ｙ１，Ｃｂ２，Ｙ２，Ｃｒ２，
Ｙ３，…のように、輝度信号Ｙが一つおき（２周期ご
と）、色差信号ＣｂとＣｒとが三つおき（４周期ごと）
に交互に挿入された又は多重化されたデータ列とされ
る。データの伝送周波数は２７ＭＨｚの伝送クロックに
同期しており、ライン番号の若い方から順に水平方向
（画素０，１，２，…の順）の並びで行われる。したが
って、データ列は、輝度信号Ｙ、色差信号ＣｂとＣｒが
それぞれ８ビット単位で規則的に挿入され、かつ、２７
ＭＨｚのクロックに同期したデータ列となる。

【００４１】図１に示したディジタルフィルタ回路で
は、遅延線として８個のＤフリップフロップ１０を備え
る。各Ｄフリップフロップ１０は８ビットのＤフリップ
フロップであり、たとえば、クロックｃｌｋ１の立ち上
がりエッジで８ビットのデータを一括的にラッチする。
ここで、これら８個のＤフリップフロップ１０を入力端
ＩＮに近い方から、Ｄ０，Ｄ１，…，Ｄ７とする。すな
わち、各ＤフリップフロップＤ０−Ｄ７は、図８に示さ
れるように、８個のフリップフロップＦＦ０−ＦＦ７を
有し、各ＦＦ０−７は入力端子ＩＮ０−７と、出力端子
ＯＵＴ０−７と、クロック信号ｃｌｋを供給されるクロ
ック入力端子とを有する。各ＦＦ０−７の入力端子ＩＮ
０−７は、入力端ＩＮ乃至前段のＤフリップフロップ内
の各ＦＦ０−７の出力端子ＯＵＴ０−７にそれぞれ結合
される。

【００４２】この遅延線のタップＴ１’、Ｔ２’、Ｔ
４’及びＴ５’に対してセレクタ２０，２１が接続され
る。セレクタ２０は、入力端ＩＮ（タップＴ１’）から
の入力信号を入力とする第１端子Ｓａと、Ｄフリップフ
ロップＤ１の出力（タップＴ２’）を入力とする第２端
子Ｓｂのどちらか一方をクロック信号ｃｌｋ２の信号レ
ベルに応答して選択して出力する。セレクタ２１は、Ｄ
フリップフロップＤ５の出力（タップＴ４’）を入力と
する第１端子Ｓａと、ＤフリップフロップＤ７の出力
（タップＴ５’）を入力とする第２端子Ｓｂのどちらか
一方をクロック信号ｃｌｋ２の信号レベルに応答して選
択して出力する。セレクタ２０，２１の出力は、それぞ
れタップ係数ａ０，ａ２を乗ずる乗算器３０，３２に接
続される。また、ＤフリップフロップＤ３の出力（タッ
プＴ３’）は、中心タップとしてセレクタ２０，２１を
介さずにタップ係数ａ１を乗ずる乗算器３１に接続され
る。乗算器３０，３１，３２の各出力Ｌ０，Ｌ１，Ｌ２
は、加算器４０によって足し合わされ、フィルタ出力Ｌ
３として出力される。

【００４３】以下、上記ディジタルフィルタ回路の動作
が、図５に示したタイムチャートを用いて説明される。
なお、説明を簡単にするため、ここではゲート遅延を無
視するものとする。また、図５においてＤ０〜Ｄ７と表
記しているのは、それぞれ図１に示したＤフリップフロ
ップＤ０〜Ｄ７の出力を示している。

【００４４】前述のように、ＤフリップフロップＤ０〜
Ｄ７は、制御クロックとして、入力データ列に同期した
２７ＭＨｚのクロックｃｌｋ１を受けるようにされ、ク
ロックｃｌｋ１によってそのデータ入力のタイミングが
制御される。これにより、ＤフリップフロップＤ０〜Ｄ
６の出力データは、クロックｃｌｋ１の立ち上がりエッ
ジに応答して、それぞれ一つ右のＤフリップフロップＤ
１〜Ｄ７にそれぞれラッチされる。すなわち、Ｄフリッ
プフロップＤ０〜Ｄ６の出力データは、それぞれ一つ右
のＤフリップフロップＤ１〜Ｄ７にシフトされることに
なる。

【００４５】例えば、時刻ｔにおいてＤフリップフロッ
プＤ０の出力である色差信号Ｃｒ２の値は、時刻（ｔ＋
１）にはＤフリップフロップＤ１の出力となる。ただ
し、ここで時刻の単位ｔは１／２７ＭＨｚである。

【００４６】セレクタ２０，２１の制御信号としては、
１３．５ＭＨｚのクロックｃｌｋ２が用いられる。クロ
ックｃｌｋ２は、クロックｃｌｋ１を２分周することに
より容易に生成できる。セレクタ２０，２１は、共に、
クロックｃｌｋ２の信号レベルが第１信号レベルとして
のローレベル“０”のとき第１端子Ｓａに供給される入
力信号を出力信号として出力し、クロックｃｌｋ２信号
レベルが第２信号レベルとしてのハイレベル“１”のと
き第２端子Ｓｂに供給される入力信号を出力信号として
出力する。

【００４７】すなわち、セレクタ２０は、クロックｃｌ
ｋ２がローレベル“０”のときに入力端ＩＮ（タップＴ
１’のノード）からの入力データを選択し、クロックｃ
ｌｋ２がハイレベル“１”のときにＤフリップフロップ
Ｄ１の出力（タップＴ２’のノード）を選択する。この
結果、セレクタ２０の出力Ｌ０は、図５のタイムチャー
トに示されるように、Ｃｒ０，Ｙ０，Ｃｂ２，Ｙ１，Ｃ
ｒ２，…の順となる。セレクタ２１は、クロックｃｌｋ
２がローレベル“０”のときにＤフリップフロップＤ７
の出力（タップＴ５’のノード）を選択し、クロックｃ
ｌｋ２がハイレベル“１”のときにＤフリップフロップ
Ｄ５の出力（タップＴ４’のノード）を選択する。この
結果、セレクタ２１の出力Ｌ２は、タイムチャートに示
すように、Ｙ０，Ｃｂ０，Ｙ１，Ｃｒ０，…となる。中
心のタップ出力であるＬ１には、ＤフリップフロップＤ
３の出力（タップＴ３’のノード）がそのまま接続され
るため、中心のタップ出力Ｌ１は、Ｃｂ０，Ｙ０，Ｃｒ
０，Ｙ１，Ｃｂ２，…となる。

【００４８】したがって、三つのタップの出力値Ｌ０，
Ｌ１，Ｌ２は、それぞれ時刻ｔで３画素分の輝度信号に
対応する第１データ列要素Ｙ２，Ｙ１，Ｙ０とされ、時
刻（ｔ＋１）には３画素分の色差信号Ｃｂに対応する第
２データ列要素Ｃｂ４，Ｃｂ２，Ｃｂ０とされ、時刻
（ｔ＋２）には３画素分の輝度信号に対応する第１デー
タ列要素Ｙ３，Ｙ２，Ｙ１とされ、時刻（ｔ＋３）には
３画素分の色差信号Ｃｒに対応する第３データ列要素Ｃ
ｒ４，Ｃｒ２，Ｃｒ０とされる。

【００４９】乗算器３０，３１，３２は、各タップの出
力Ｌ０，Ｌ１，Ｌ２の値に対してそれぞれタップ係数ａ
０，ａ１，ａ２の値を乗じる。加算器４０は、その乗算
結果を足し合わせる。

【００５０】すなわち、加算器４０の出力Ｌ３は、時刻
ｔで（ａ０・Ｙ２＋ａ１・Ｙ１＋ａ２・Ｙ０）、時刻
（ｔ＋１）で（ａ０・Ｃｂ４＋ａ１・Ｃｂ２＋ａ２・Ｃ
ｂ０）、時刻（ｔ＋２）で（ａ０・Ｙ３＋ａ１・Ｙ２＋
ａ２・Ｙ１）、時刻（ｔ＋３）で（ａ０・Ｃｒ４＋ａ１
・Ｃｒ２＋ａ２・Ｃｒ０）となる。これらの演算結果
は、それぞれ中心タップＬ３のデータに対するフィルタ
出力である。

【００５１】以下、あるデータに対するフィルタ出力を
データに「 ’」を付けた形で表す。このようにする
と、タップＬ３からは時刻ｔ、（ｔ＋１）、（ｔ＋
２）、（ｔ＋３）においてそれぞれ、Ｙ１’，Ｃｂ
２’，Ｙ２’，Ｃｒ２’が出力されることになる。この
順番は入力データ列の順番に等しい。すなわち、本ディ
ジタルフィルタ回路により、輝度信号Ｙ、色差信号Ｃｂ
とＣｒがインターリーブされた入力データ列は、入力の
順番を保ったままフィルタ処理を施され出力されること
がわかる。

【００５２】図１のディジタルフィルタ回路の構成を、
複数のタップを有するフィルタ回路にも適用できるよう
に拡張して考えた場合、以下のように考えればよい。

【００５３】すなわち、入力端ＩＮに供給されるデータ
列（Ｙ、Ｃｒ、Ｃｂ）の伝送クロック周波数をｆ１、デ
ータ列に含まれるデータ列要素（Ｙ、Ｃｒ、Ｃｂ）のう
ち周波数が最小のデータ列要素（Ｃｒ、Ｃｂ）の周波数
をｆ２、タップ数をＮとしたとき、（ｆ１／ｆ２）×
（Ｎ−１）個のＤフリップフロップ（Ｄ０−Ｄ７）から
なる遅延線が設けられる。この遅延線（Ｄ０−Ｄ７）の
複数のタップのうち、中心タップ以外の二つ以上のタッ
プから一つを選択して出力する複数の選択手段（２０，
２１）が設けられる。さらに、この複数の選択手段（２
０，２１）の出力データと中心タップのデータにそれぞ
れ係数を乗ずる複数の乗算器（３０，３１，３２）と、
この各乗算器（３０，３１，３２）の出力を足し合わせ
る加算器（４０）と、を含むように構成すればよい。

【００５４】上記遅延線（Ｄ０−Ｄ７）は、上記データ
列の周波数ｆ１で動作させる。そして、上記選択手段
（２０，２１）は、データ列の周波数をｆ１とし、上記
選択手段（２０，２１）によって選択される時刻に中心
タップに出力されるデータが属するデータ列要素の周波
数をｆ３としたとき、タップの間隔が、中心タップを基
準にしてＤフリップフロップでｆ１／ｆ３個分であるよ
うに上記乗算器（３０，３１，３２）に接続するタップ
を切り替えて上記複数のデータ列要素を時分割で処理す
るように構成する。

【００５５】このように構成することにより、例えば、
第１データ列要素とされる１３．５ＭＨｚの輝度信号Ｙ
のデータ、第２及び第３データ列要素とされる６．７５
ＭＨｚの色差信号ＣｒとＣｂの各データとし、これら各
データ列要素のデータが規則的に乃至周期的に挿入され
たデータ列又は多重化されたデータ列の周波数ｆ１＝２
７ＭＨｚとした場合、上記Ｄフリップフロップ（Ｄ０−
Ｄ７）を入力データ列の周波数ｆ１で動作させる。

【００５６】そして、上記選択手段としてのセレクタ回
路（２０，２１）は、そのセレクタ回路（２０，２１）
によって選択されるタップの間隔が、中心タップを基準
にしてＤフリップフロップで（データ列の周波数ｆ１＝
２７ＭＨｚ）／（その時刻に中心タップに出力されるデ
ータが属するデータ列要素の周波数（輝度信号Ｙのとき
ｆ３＝１３．５ＭＨｚ、色差信号ＣｂとＣｒのときｆ３
＝６．７５ＭＨｚ））個分、すなわち、２個分又は４個
分であるように上記乗算器（３０，３１，３２）に接続
するタップを切り替える。すなわち、上記選択手段（２
０，２１）によって、上記乗算器（３０，３１，３２）
に接続されるＤフリップフロップの出力が選択的に切り
替えられる。それによって、ディジタルフィルタ回路内
の上記複数の乗算器（３０，３１，３２）及び上記加算
器（４０）が輝度信号Ｙ、色差信号ＣｂとＣｒのフィル
タ処理に時分割に用いる。したがって、ディジタルフィ
ルタ回路内の上記複数の乗算器（３０，３１，３２）及
び上記加算器（４０）が、輝度信号Ｙ、色差信号Ｃｂと
Ｃｒのフィルタ処理時に共用されることになるので、デ
ィジタルフィルタ回路の回路規模が少なくされる。

【００５７】上記から分かるように、ＢＴ．６０１に従
う輝度信号Ｙ、色差信号ＣｂとＣｒを処理する場合、４
つの遅延線、すなわち、４つのＤフリップフロップが１
つの単位遅延線の構成とされる。そして、選択回路によ
って、４つのＤフリップフロップから同一系列のデータ
要素が選択的に乗算器に出力される。

【００５８】フィルタ出力Ｌ３を輝度信号Ｙ、色差信号
ＣｂとＣｒに分離する必要がある場合には、図９に示さ
れるような信号分離回路ＳＳが上記図１のフィルタ出力
Ｌ３に結合される。すなわち、三つの８ビットＤフリッ
プフロップ１０１、１０２，１０３の各入力をフィルタ
出力Ｌ３に並列に接続し、それぞれ異なるクロックｃｌ
ｋ２，ｃｌｋ３，ｃｌｋ４で動作させることにより、分
離された輝度信号ＤＹ、色差信号ＤＣｂ、色差信号ＤＣ
ｒを得る事ができる。各クロックｃｌｋ２，ｃｌｋ３，
ｃｌｋ４は、クロック信号ｃｌｋ１を受けるクロック発
生回路１００によって形成される。クロックｃｌｋ２
は、クロックｃｌｋ１を２分周したクロックに対応して
おり、クロックｃｌｋ３はクロックｃｌｋ２を２分周し
たクロックに対応する。クロックｃｌｋ４はｃｌｋ３の
位相が反転されたクロックに対応する。これらのクロッ
クｃｌｋ２−ｃｌｋ４の形成は、当業者にとって比較的
容易に形成する事ができるであろう。

【００５９】図１０は、図９に示された上記信号分離回
路ＳＳの動作タイミングを示している。入力データはフ
ィルタ出力Ｌ３のデータに対応しており、Ｄフリップフ
ロップ１０１、１０２，１０３は、各クロック信号ｃｌ
ｋ２−ｃｌｋ４の立ち上がりエッジに応答して、各デー
タをラッチする。したがって、Ｄフリップフロップ１０
１の輝度信号出力ＤＹは、輝度信号Ｙ０’、Ｙ１’、Ｙ
２’、Ｙ３’及びＹ４’とされ、Ｄフリップフロップ１
０２の色差信号出力ＤＣｂは色差信号Ｃｂ０’、Ｃｂ
２’、Ｃｂ４’とされ，Ｄフリップフロップ１０３の色
差信号出力ＤＣｒは、色差信号Ｃｒ０’、Ｃｒ２’とさ
れる。分離された各データは、半導体集積回路装置内に
設けられた記憶装置としてのメモリへ書き込まれたり、
あるいは、所望のデータ処理、たとえば、間引き処理を
施される。

【００６０】本実施の形態例のディジタルフィルタ回路
では、上述のように一つのディジタルフィルタ回路を輝
度信号Ｙ、色差信号ＣｂとＣｒのフィルタ処理に時分割
に用いることが可能である。そのため、図３に示される
ディジタルフィルタ回路に比べ、ディジタルフィルタ回
路の乗算器と加算器の回路規模を１／３に低減できる。
言い換えるならば、ディジタルフィルタ回路内の上記複
数の乗算器及び上記加算器が、輝度信号Ｙ、色差信号Ｃ
ｂとＣｒのフィルタ処理時に、共用されることになる。
このことは、ディジタルフィルタ回路の回路規模が少な
くされることを意味する。したがって、上記構成のディ
ジタルフィルタ回路を半導体集積回路装置内に形成して
も、半導体集積回路装置の形成される半導体チップ上に
おける上記ディジタルフィルタ回路の専有面積が低減さ
れるので、結果的に、半導体集積回路装置の価格を低減
することが可能である。

【００６１】＜実施の形態２＞次に、本発明に係るディ
ジタルフィルタ回路の別の実施の形態例について説明す
る。本実施の形態例は、ディジタルビデオ信号の入力デ
ータ列に対し、水平方向と垂直方向の２方向にそれぞれ
３タップのフィルタ処理を行うディジタルフィルタ回路
である。

【００６２】図６は、本発明に係るディジタルフィルタ
回路の別の実施の形態例を示す回路構成図であり、第１
フィルタ部とされる水平方向フィルタ部ＨＦと第２フィ
ルタ部とされる垂直方向フィルタ部ＶＦからなるディジ
タルフィルタ回路である。水平方向フィルタ部ＨＦとし
ては、図１に示した前記実施の形態例のディジタルフィ
ルタ回路を用いる。垂直方向フィルタ部ＶＦで用いるラ
インメモリ５２ａ，５２ｂは、クロックｃｌｋ１で動作
するＦＩＦＯ（first in first out）メモリであり、そ
れぞれ入力データ列１ライン分のデータ分の容量を有す
る。すなわち、（(輝度信号Ｙの１ライン分のデータ）
＋（色差信号Ｃｂの１ライン分のデータ)＋（色差信号
Ｃｒの１ライン分のデータ)）＝（(１ライン分の画素
数）＋（１ライン分の画素数／２）＋（１ライン分の画
素数／２)）＝（１ライン分の画素数×２）の容量をそ
れぞれ有する。

【００６３】１段目のラインメモリ５２ａには水平方向
フィルタ部ＨＦのフィルタ出力Ｌ３が接続され、２段目
のラインメモリ５２ｂの入力には１段目のラインメモリ
５２ａの出力が接続される。垂直方向フィルタ部ＶＦの
入力と二つのラインメモリ５２ａ，５２ｂの出力を垂直
方向フィルタ部ＶＦの三つのタップにとり、それぞれ乗
算器３３，３４，３５によりタップ係数ｂ０，ｂ１，ｂ
２を乗じる。乗算器３３，３４，３５の各出力は、加算
器４１により足し合わされ、フィルタ出力Ｌ４として出
力される。

【００６４】水平方向フィルタ部ＨＦの出力Ｌ３が、前
述した図５に示したように、輝度信号Ｙ、色差信号Ｃｂ
とＣｒが多重化された状態であるので、このフィルタ出
力Ｌ４も同様に輝度信号Ｙ、色差信号ＣｂとＣｒが多重
化された状態の出力が得られる。

【００６５】フィルタ出力Ｌ４を輝度信号Ｙ、色差信号
ＣｂとＣｒに分離する必要がある場合には、図９に示さ
れるような信号分離回路ＳＳを利用する。すなわち、信
号分離回路ＳＳ内の三つの８ビットＤフリップフロップ
１０１、１０２、１０３を、図６のフィルタ出力Ｌ４に
並列に接続し、図９で説明されたように、それぞれのＤ
フリップフロップ１０１、１０２、１０３を異なるクロ
ックｃｌｋ２，ｃｌｋ３，ｃｌｋ４で動作させることに
より、輝度信号Ｙ、色差信号Ｃｂと、色差信号Ｃｒを分
離することができる。

【００６６】本実施の形態例のディジタルフィルタ回路
では、前記実施の形態１の例で示したディジタルフィル
タ回路に加え、さらに垂直方向のフィルタ処理において
も一つのディジタルフィルタ回路を輝度信号Ｙ、色差信
号ＣｂとＣｒのフィルタ処理に時分割に用いる。そのた
め、乗算器、加算器の個数低減の効果がより大きい。

【００６７】なお、上記二つの実施の形態例では、説明
の便宜上、入力される画像データのサイズを変換せずそ
のまま扱う場合について示したが、フィルタ処理の出力
の画像サイズが入力画像サイズと異なる場合でも、ライ
ンメモリの容量を出力されるべき画像の画像サイズの１
ライン分のデータ量にすることによって、同様に、実現
できることは言うまでもない。言い換えるならば、次の
ようにされる。すなわち、たとえば、水平方向フィルタ
部ＨＦのフィルタ出力Ｌ３に対して間引き処理を行う事
によって所望の画像サイズ、たとえば、１ラインが３６
０画素の画素データを求め、その間引き処理された画素
データを一旦メモリへ記憶させる。その後、上記メモリ
から、前記間引き処理された画素データを読み出して上
記垂直方向フィルタ部ＶＦの入力へ供給する。なお、上
記垂直方向フィルタ部ＶＦのラインメモリの容量を３６
０画素分の容量とすることにより、画像サイズを所望に
変更する事ができる。この場合、水平方向の１ライン分
の画素数は、７２０画素から３６０画素、すなわち、３
６０／７２０＝１／２に変更されるため、ラインメモリ
であるＦＩＦＯメモリはｆ１／２の周波数で動作させれ
ばよい。すなわち、水平方向の間引き率を１／ｎ（ｎ
は、正の整数）とした場合、ＦＩＦＯメモリは、ｆ１／
ｎ（ｆ１は、データ列の周波数）の周波数で動作させれ
ばよいことになる。なお、この場合、図６に示される加
算器４１は、上記ｆ１／ｎの周波数でその加算動作を制
御され、上記ｆ１／ｎに対応する周波数で出力信号を伝
送することになる。すなわち、間引き処理を行う場合、
図６におけるＦＩＦＯメモリ５２ａ及び５２ｂのデータ
ラッチ動作と加算器４１の加算動作は、図６で図示され
るｃｌｋ１の周波数と異なる周波数ｆｐを有するクロッ
ク信号ｃｌｋｐによって制御される。ここで、クロック
信号ｃｌｋｐの周波数ｆｐは、上記加算器４１の出力信
号の伝送周波数又は加算器４１の出力を受ける図示され
ない次段の信号処理回路の動作周波数に関連して決定さ
れることは、当業者にとって容易に理解されるであろ
う。

【００６８】以上、本発明の好適な実施の形態について
説明したが、本発明は前記実施の形態で示した例に限定
されることなく、本発明の精神を逸脱しない範囲内にお
いて種々の設計変更をなし得ることは勿論である。例え
ば、本発明に係るディジタルフィルタ回路は、上述した
ＩＴＵ−Ｒ勧告ＢＴ．６０１のように輝度信号Ｙ、色差
信号ＣｂとＣｒが多重化されたデータフォーマットで外
部から入力されるデータ列に対するディジタルフィルタ
回路に適用されることはいうまでもないが、それに限ら
ず、さらに、初めから分離された状態にある輝度信号
Ｙ、色差信号ＣｂとＣｒのデータ列に対するディジタル
フィルタ回路にも適用できる。一例を挙げれば、メモリ
上に輝度信号Ｙ、色差信号ＣｂとＣｒ毎に書き込まれて
いるデータにフィルタ演算を施した後、輝度信号Ｙ、色
差信号ＣｂとＣｒが多重化されたデータフォーマットで
外部に出力するような場合に、メモリから読み出した輝
度信号Ｙ、色差信号ＣｂとＣｒを多重化して一つのデー
タ列に変換した後、そのデータ列を本発明のディジタル
フィルタ回路により処理することが可能である。これに
より、輝度信号Ｙ、色差信号ＣｂとＣｒ毎にフィルタ処
理を施した後に一つのデータ列にする場合に比べ、ディ
ジタルフィルタ回路が一つで済み回路規模が低減でき
る。

【００６９】また、上記の説明においては、ＩＴＵ−Ｒ
勧告ＢＴ．６０１などのディジタルビデオ信号のデータ
列を入力とするディジタルフィルタ回路を例にとって説
明したが、本発明に係るディジタルフィルタ回路はディ
ジタルビデオ信号に対するフィルタ処理に限定して適用
されるものではなく、複数のデータ列がインターリーブ
されてなるデータ列を処理するディジタルフィルタ回路
に同様に適用できる。特に、複数の異なるデータ列が互
いに周波数の異なるデータ列である場合に有効である。

【００７０】なお、本発明は、次のような形態で提供さ
れてもよいことは言うまでもない。すなわち、上記ディ
ジタルフィルタ回路は、コンピュータなどの電子計算機
によって読みとり可能なデータとして記憶媒体に記憶さ
れて、配布される様な形態も考えられる。その場合、上
記記憶媒体には、ＨＤＬ言語（ハードウエア記述言語）
などによって定義された図１乃至図６に示されるディジ
タルフィルタ回路の論理回路情報乃至回路接続情報が記
憶される。また、上記記憶媒体には、コンピュータなど
の電子計算機によって読みとり可能なデータとして、図
１乃至図６に示されるディジタルフィルタ回路を半導体
集積回路装置として製造の際に利用される拡散層パター
ン情報や配線パターン情報などの各種ホトリソグラフィ
ー用マスクパターンのパターン情報として記憶される場
合もある。

【００７１】

【発明の効果】前述した実施の形態例から明らかなよう
に、本発明に係るディジタルフィルタ回路によれば、Ｉ
ＴＵ−Ｒ勧告ＢＴ．６０１のような輝度信号Ｙと２種類
の色差信号Ｃｂ，Ｃｒが規則的に乃至周期的に挿入され
たデータ列を分離して別々に設けたディジタルフィルタ
回路によりフィルタ処理することなく、輝度信号Ｙ、色
差信号ＣｂとＣｒのフィルタ処理を一つのディジタルフ
ィルタ回路で時分割に共用することが可能となる。従っ
て、輝度信号Ｙ、色差信号ＣｂとＣｒのそれぞれに対し
てディジタルフィルタ回路を別々に設ける場合に比べ、
乗算器、加算器の個数が低減でき、ディジタルフィルタ
回路全体としての回路規模を低減できる。この効果は、
タップ数の大きなフィルタ処理を行うディジタルフィル
タ回路において特に大きい。

【００７２】さらに、ディジタルフィルタ回路内の上記
複数の乗算器及び上記加算器が、輝度信号Ｙ、色差信号
ＣｂとＣｒのフィルタ処理時に、共用されることにな
る。このことは、ディジタルフィルタ回路の回路規模が
少なくされることを意味する。したがって、上記構成の
ディジタルフィルタ回路を半導体集積回路装置内に形成
しても、半導体集積回路装置の形成される半導体チップ
上における上記ディジタルフィルタ回路の専有面積が低
減されるので、結果的に、半導体集積回路装置の価格を
低減することが可能である。

【図面の簡単な説明】

【図１】本発明に係るディジタルフィルタ回路の一実施
の形態例を示す回路構成図である。

【図２】本願発明者により検討されたディジタルフィル
タ回路の例を示す回路構成図である。

【図３】図２のフィルタ回路の動作を示すタイムチャー
トである。

【図４】本願発明者により検討されたディジタルフィル
タ回路の別の例を示す回路構成図である。

【図５】図１に示したディジタルフィルタ回路の動作を
示すタイムチャートである。

【図６】本発明に係るディジタルフィルタ回路の別の実
施の形態例を示す回路構成図である。

【図７】ＩＴＵ−Ｒ勧告ＢＴ．６０１のフォーマットを
説明する図である。

【図８】遅延線としてのＤフリップフロップの回路例を
示す図である。

【図９】図１のフィルタ出力Ｌ３又は図６のフィルタ出
力Ｌ４に結合可能な信号分離回路を示す図である。

【図１０】図９の信号分離回路の動作タイミングを示す
図である。

【符号の説明】

１０…Ｄフリップフロップ、２０〜２３…セレクタ、３
０〜３５…乗算器、４０，４１…加算器、５０ａ，５０
ｂ，５１ａ，５１ｂ，５２ａ，５２ｂ…ラインメモリ、
１００…クロック発生回路、１０１〜１０３…Ｄフリッ
プフロップ、Ｃｂ，Ｃｒ…色差信号、ＨＦ…水平方向フ
ィルタ部、ＶＦ…垂直方向フィルタ部、Ｙ…輝度信号、
ＳＳ…信号分離回路、Ｔ１’〜Ｔ５’…タップ。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０４Ｎ 9/64 Ｈ０４Ｎ 9/78 Ｚ 9/78

Claims (9)

【特許請求の範囲】
1. 【請求項１】複数のデータ列要素のデータが規則的に挿
   入されてなるデータ列に対してフィルタ処理を行うディ
   ジタルフィルタ回路であって、 上記データ列の伝送周波数をｆ１、上記データ列に含ま
   れるデータ列要素のうちその伝送周波数が最小のデータ
   列要素の周波数をｆ２、タップ数をＮとしたとき、少な
   くとも（ｆ１／ｆ２）×（Ｎ−１）個のＤフリップフロ
   ップからなる遅延線と、 上記遅延線の複数のタップに各々係数を乗じる複数の乗
   算器と、 上記各乗算器の出力を足し合わせる加算器とから構成さ
   れ、 上記遅延線を上記データ列の周波数で動作させると共
   に、 上記複数のデータ列要素を時分割に処理する手段を設け
   たことを特徴とするディジタルフィルタ回路。
2. 【請求項２】上記ディジタルフィルタ回路は、半導体チ
   ップ上に形成される請求項１に記載のディジタルフィル
   タ回路。
3. 【請求項３】少なくとも一つのデータ列要素の周波数が
   他のデータ列要素の伝送周波数と異なる複数のデータ列
   要素のデータが多重化されてなるデータ列に対してフィ
   ルタ処理を行うディジタルフィルタ回路であって、 データ列の伝送周波数をｆ１、データ列に含まれるデー
   タ列要素のうちその伝送周波数が最小のデータ列要素の
   伝送周波数をｆ２、タップ数をＮとしたとき、（ｆ１／
   ｆ２）×（Ｎ−１）個のＤフリップフロップからなる遅
   延線と、 上記遅延線の複数のタップのうち、中心タップ以外の二
   つ以上のタップから一つを選択して出力する複数の選択
   回路と、 上記複数の選択回路の出力データと中心タップのデータ
   にそれぞれ係数を乗ずる複数の乗算器と、 上記各乗算器の出力を足し合わせる加算器とから構成さ
   れ、 上記遅延線を上記データ列の伝送周波数で動作させると
   共に、 上記選択回路は、データ列の伝送周波数をｆ１、上記選
   択回路によって選択される時刻に中心タップに出力され
   るデータが属するデータ列要素の伝送周波数をｆ３とし
   たとき、タップの間隔が、中心タップを基準にしてＤフ
   リップフロップでｆ１／ｆ３個分であるように乗算器に
   接続するタップを切り替えて上記複数のデータ列要素を
   時分割で処理することを特徴とするディジタルフィルタ
   回路。
4. 【請求項４】上記ディジタルフィルタ回路は、半導体チ
   ップ上に形成される請求項３に記載のディジタルフィル
   タ回路。
5. 【請求項５】上記ディジタルフィルタ回路は、さらに、 上記加算器の出力信号を受けるようにされ、上記加算器
   の出力信号に従う第２データ列を少なくとも１ライン分
   格納する容量を有するＦＩＦＯメモリと、 上記ＦＩＦＯメモリの入力と、該ＦＩＦＯメモリの入力
   からｎライン（ｎは１以上の整数）分のデータ間隔の位
   置をタップとし、上記複数のタップに対してそれぞれ係
   数を乗ずる複数の第２乗算器と、 上記複数の第２乗算器の各出力を足し合わせる第２加算
   器とを含む、第２ディジタルフィルタ回路を、さらに、
   含み、 上記ＦＩＦＯメモリを上記第２加算器の出力信号の伝送
   周波数で動作させると共に、上記複数データ列要素の処
   理を時分割に行う請求項３に記載のディジタルフィルタ
   回路。
6. 【請求項６】上記データ列のデータ列要素は、輝度信号
   Ｙと、二つの色差信号Ｃｂ，Ｃｒであり、かつ、上記デ
   ータ列は上記輝度信号と二つの色差信号の標本化周波数
   の比Ｙ：Ｃｂ：Ｃｒが４：２：２からなるディジタルビ
   デオデータ信号である請求項３に記載のディジタルフィ
   ルタ回路。
7. 【請求項７】第１の方向に１ライン分の複数データ列要
   素のデータがインターリーブされ、該第１の方向に直交
   する第２の方向に上記複数のデータ列要素のうち同じデ
   ータ列要素のデータが並ぶように構成された２次元構造
   を有するデータの単位に対し、第１フィルタ回路で第１
   方向に対しフィルタ処理を行った後、第２フィルタ回路
   で第２方向にフィルタ処理を行うディジタルフィルタ回
   路であって、 上記第１フィルタ回路は、データ列の伝送周波数をｆ
   １、上記データ列に含まれるデータ列要素のうちその伝
   送周波数が最小のデータ列要素の伝送周波数をｆ２、タ
   ップ数をＮとしたとき、（ｆ１／ｆ２）×（Ｎ−１）個
   のＤフリップフロップからなる第１遅延線と、 上記第１遅延線の複数のタップのうち、中心タップ以外
   の二つ以上のタップから一つを選択して出力する複数の
   選択回路と、 上記複数の選択回路の出力データと中心タップのデータ
   にそれぞれ係数を乗ずる複数の第１乗算器と、 上記各第１乗算器の出力を加算する第２加算器と、を含
   み、 上記第２フィルタ回路は、 上記第１加算器の出力信号を受けるようにされ、上記第
   １加算器の出力信号に従う第２データ列を少なくとも１
   ライン分格納する容量を有するラインメモリと、 上記ＦＩＦＯメモリの入力と、該ラインメモリの入力か
   らｎライン（ｎは１以上の整数）分のデータ間隔の位置
   をタップとし、上記複数のタップに対してそれぞれ係数
   を乗ずる複数の第２乗算器と、 上記複数の第２乗算器の各出力を加算する第２加算器と
   を含む、ことを特徴とするディジタルフィルタ回路。
8. 【請求項８】上記データ列のデータ列要素は、輝度信号
   Ｙと、二つの色差信号Ｃｂ，Ｃｒであり、かつ、上記デ
   ータ列は上記輝度信号と二つの色差信号の標本化周波数
   の比Ｙ：Ｃｂ：Ｃｒが４：２：２からなるディジタルビ
   デオデータ信号である請求項７に記載のディジタルフィ
   ルタ回路。
9. 【請求項９】上記ディジタルフィルタ回路は、半導体チ
   ップ上に形成される請求項７に記載のディジタルフィル
   タ回路。