JP2000059817A5 - - Google Patents

Description

【０００３】
勧告ＢＴ．６０１では、人間が色にそれほど敏感でないことを利用して色情報を水平方向に半分に削減している。輝度信号Ｙの標本化周波数は１３．５ＭＨｚであり、二つの色差信号ＣｂとＣｒはその半分の標本化周波数６．７５ＭＨｚである。従って、輝度信号Ｙ、色差信号Ｃｂ、色差信号Ｃｒの標本化周波数の比は４：２：２となる。このことから、このフォーマットは４：２：２符号化方式または４：２：２ディジタルコンポーネント信号と呼ばれる。ここで、輝度信号Ｙ、色差信号Ｃｂ、色差信号Ｃｒは、１画素について、それぞれ８ビットのディジタルデータである。すなわち、量子化精度は、８ビットとされる。なお、色差信号Ｃｂ，Ｃｒは、原色信号をＲ（赤），Ｇ（緑），Ｂ（青）としたとき、色差信号Ｃｂは差（Ｂ−Ｙ）、色差信号Ｃｒは差（Ｒ−Ｙ）のそれぞれディジタル信号である。ＢＴ．６０１のフォーマットにおいては、４：２：２符号化方式ばかりでなく、４：４：４符号化方式や各信号Ｙ、Ｃｒ、Ｃｂの量子化精度を１０ビットとする方式なども規定されているが、一般によく利用されている８ビット、４：２：２方式について説明する。

【０００６】
上記勧告ＢＴ．６０１のデータ列に対し、水平方向に公知のトランスバーサルフィルタでフィルタ演算を行う場合を例にとって説明すると、以下のように説明される。

【００６０】
本実施の形態例のディジタルフィルタ回路では、上述のように一つのディジタルフィルタ回路を輝度信号Ｙ、色差信号ＣｂとＣｒのフィルタ処理に時分割に用いることが可能である。そのため、図２に示されるディジタルフィルタ回路に比べ、ディジタルフィルタ回路の乗算器と加算器の回路規模を１／３に低減できる。言い換えるならば、ディジタルフィルタ回路内の上記複数の乗算器及び上記加算器が、輝度信号Ｙ、色差信号ＣｂとＣｒのフィルタ処理時に、共用されることになる。このことは、ディジタルフィルタ回路の回路規模が少なくされることを意味する。したがって、上記構成のディジタルフィルタ回路を半導体集積回路装置内に形成しても、半導体集積回路装置の形成される半導体チップ上における上記ディジタルフィルタ回路の専有面積が低減されるので、結果的に、半導体集積回路装置の価格を低減することが可能である。

Claims (7)

1. 少なくとも一つのデータ列要素の周波数が他のデータ列要素の伝送周波数と異なる複数のデータ列要素のデータが多重化されてなるデータ列に対してフィルタ処理を行うディジタルフィルタ回路であって、
   上記データ列の伝送周波数をｆ１、上記データ列に含まれるデータ列要素のうちその伝送周波数が最小のデータ列要素の周波数をｆ２、タップ数をＮとしたとき、（ｆ１／ｆ２）×（Ｎ−１）個のＤフリップフロップからなる遅延線と、
   上記遅延線の複数のタップのうち、中心タップ以外の二つ以上のタップから一つを選択して出力する選択回路と、
   上記複数の選択回路の出力データと中心タップのデータにそれぞれ係数を乗ずる複数の乗算器と、
   上記各乗算器の出力を足し合わせる加算器とから構成され、
   上記遅延線を上記データ列の伝送周波数で動作させると共に、上記選択回路はデータ列の伝送周波数をｆ１、上記選択回路によって選択される時刻に中心タップに出力されるデータが属するデータ列要素の伝送周波数をｆ３としたとき、タップの間隔が、中心タップを基準にしてＤフリップフロップでｆ１／ｆ３個分であるように乗算器に接続するタップを切り替えて上記複数のデータ列要素を処理することを特徴とするディジタルフィルタ回路。
2. 上記ディジタルフィルタ回路は、半導体チップ上に形成される請求項１に記載のディジタルフィルタ回路。
3. 上記ディジタルフィルタ回路は、
   上記加算器の出力信号を受けるように配置され、かつ上記加算器の出力信号に従う第２データ列を少なくとも１ライン分格納する容量を有するＦＩＦＯメモリと、
   上記ＦＩＦＯメモリの入力と、該ＦＩＦＯメモリの入力からｎライン（ｎは１以上の整数）分のデータ間隔の位置とをタップとし、上記複数のタップに対してそれぞれ係数を乗ずる複数の第２乗算器と、
   上記複数の第２乗算器の各出力を足し合わせる第２加算器とからなる第２ディジタルフィルタ回路をさらに含み、
   上記ＦＩＦＯメモリを上記第２加算器の出力信号の伝送周波数で動作させると共に、上記複数データ列要素の処理を時分割に行う請求項１に記載のディジタルフィルタ回路。
4. 上記データ列のデータ列要素は、輝度信号Ｙと、二つの色差信号Ｃｂ，Ｃｒであり、かつ、上記データ列は上記輝度信号と二つの色差信号の標本化周波数の比Ｙ：Ｃｂ：Ｃｒが４：２：２からなるディジタルビデオデータ信号である請求項１に記載のディジタルフィルタ回路。
5. 第１の方向に１ライン分の複数データ列要素のデータがインターリーブされ、該第１の方向に直交する第２の方向に上記複数のデータ列要素のうち同じデータ列要素のデータが並ぶように構成された２次元構造を有するデータの単位に対し、第１フィルタ回路で第１方向に対しフィルタ処理を行った後、第２フィルタ回路で第２方向にフィルタ処理を行うディジタルフィルタ回路であって、
   上記第１フィルタ回路は、
   データ列の伝送周波数をｆ１、上記データ列に含まれるデータ列要素のうちその伝送周波数が最小のデータ列要素の伝送周波数をｆ２、タップ数をＮとしたとき、（ｆ１／ｆ２）×（Ｎ−１）個のＤフリップフロップからなる第１遅延線と、
   上記第１遅延線の複数のタップのうち、中心タップ以外の二つ以上のタップから一つを選択して出力する複数の選択回路と、
   上記複数の選択回路の出力データと中心タップのデータにそれぞれ係数を乗ずる複数の第１乗算器と、
   上記各第１乗算器の出力を加算する第２加算器と、を含み、
   上記第２フィルタ回路は、
   上記第１加算器の出力信号を受けるようにされ、上記第１加算器の出力信号に従う第２データ列を少なくとも１ライン分格納する容量を有するラインメモリと、
   上記ＦＩＦＯメモリの入力と、該ラインメモリの入力からｎライン（ｎは１以上の整数）分のデータ間隔の位置をタップとし、上記複数のタップに対してそれぞれ係数を乗ずる複数の第２乗算器と、
   上記複数の第２乗算器の各出力を加算する第２加算器とを含む、
   ことを特徴とするディジタルフィルタ回路。
6. 上記データ列のデータ列要素は、輝度信号Ｙと、二つの色差信号Ｃｂ，Ｃｒであり、かつ、上記データ列は上記輝度信号と二つの色差信号の標本化周波数の比Ｙ：Ｃｂ：Ｃｒが４：２：２からなるディジタルビデオデータ信号である請求項５に記載のディジタルフィルタ回路。
7. 上記ディジタルフィルタ回路は、半導体チップ上に形成される請求項５に記載のディジタルフィルタ回路。