JP3338601B2 - 順次走査信号のインタレース走査信号への変換装置 - Google Patents
順次走査信号のインタレース走査信号への変換装置Info
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- JP3338601B2 JP3338601B2 JP33178495A JP33178495A JP3338601B2 JP 3338601 B2 JP3338601 B2 JP 3338601B2 JP 33178495 A JP33178495 A JP 33178495A JP 33178495 A JP33178495 A JP 33178495A JP 3338601 B2 JP3338601 B2 JP 3338601B2
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Description
【０００１】
【発明の属する技術分野】この発明は、テレビジョン順
次走査ディジタル画像信号のインタレース走査信号への
変換装置に関するものである。
次走査ディジタル画像信号のインタレース走査信号への
変換装置に関するものである。
【０００２】
【従来の技術】入出力信号がアナログ信号で、装置内部
の信号処理をディジタルで行う単体機器の場合には、デ
ィジタル化の方式が機器毎に異なっていても大きな問題
とはならない。しかし、これを複数の機器にわたってデ
ィジタル信号のままで伝送、処理、記録するためには、
信号の形式が規格化されている必要があり、その１つに
国際無線主官庁会議ＣＣＩＲが取り決めた標準テレビジ
ョンのスタジオレベルのディジタル規格、ディジタル画
像コンポーネント信号のディジタル・パラレル・インタ
フェース４：２：２（ＩＴＵ−Ｒ ＢＴ．６０１規格）
信号がある。
の信号処理をディジタルで行う単体機器の場合には、デ
ィジタル化の方式が機器毎に異なっていても大きな問題
とはならない。しかし、これを複数の機器にわたってデ
ィジタル信号のままで伝送、処理、記録するためには、
信号の形式が規格化されている必要があり、その１つに
国際無線主官庁会議ＣＣＩＲが取り決めた標準テレビジ
ョンのスタジオレベルのディジタル規格、ディジタル画
像コンポーネント信号のディジタル・パラレル・インタ
フェース４：２：２（ＩＴＵ−Ｒ ＢＴ．６０１規格）
信号がある。
【０００３】この信号の輝度および色信号のサンプリン
グ画素は図７に示される。同図で信号の輝度サンプル画
素Ｙおよび２種の色差Ｂ−Ｙ，Ｒ−Ｙのサンプル画素Ｃ
ｂ，Ｃｒ成分は水平方向にｍ時系列（Ｃｂ−１，Ｙ−
１，Ｃｒ−１，Ｙ−２，Ｃｂ−２，--- ，Ｙ−ｍ）、垂
直方向にｎラインの走査線からなる２次元配列の方形格
子サンプリング信号になっており、Ｙ，Ｃｂ，Ｃｒ信号
はＣｂ，Ｙ，Ｃｒ，Ｙ，Ｃｂ，----- 順次に水平方向に
時系列を形成している。従って任意の走査線ｉラインに
おける水平方向のサンプリング画素の並びはＣｂｉ−
１，Ｙｉ−１，Ｃｒｉ−１，Ｙｉ−２，Ｃｂｉ−２，--
--- ，Ｙｉ−ｍである。さて、本発明は上述のような規
格のプログレッシブ（順次）走査画像入力信号Ｐをイン
タレース走査信号に変換する装置に関わるものである。
グ画素は図７に示される。同図で信号の輝度サンプル画
素Ｙおよび２種の色差Ｂ−Ｙ，Ｒ−Ｙのサンプル画素Ｃ
ｂ，Ｃｒ成分は水平方向にｍ時系列（Ｃｂ−１，Ｙ−
１，Ｃｒ−１，Ｙ−２，Ｃｂ−２，--- ，Ｙ−ｍ）、垂
直方向にｎラインの走査線からなる２次元配列の方形格
子サンプリング信号になっており、Ｙ，Ｃｂ，Ｃｒ信号
はＣｂ，Ｙ，Ｃｒ，Ｙ，Ｃｂ，----- 順次に水平方向に
時系列を形成している。従って任意の走査線ｉラインに
おける水平方向のサンプリング画素の並びはＣｂｉ−
１，Ｙｉ−１，Ｃｒｉ−１，Ｙｉ−２，Ｃｂｉ−２，--
--- ，Ｙｉ−ｍである。さて、本発明は上述のような規
格のプログレッシブ（順次）走査画像入力信号Ｐをイン
タレース走査信号に変換する装置に関わるものである。
【０００４】図１（ａ）は従来装置例である。プログレ
ッシブ画像入力信号Ｐを、垂直フィルタ回路１によりイ
ンタレース画像信号のフリッカーが発生しない垂直帯域
内に予め帯域制限して、２本の走査線の不要となった片
側の走査線をフィルタ出力で止めて間引き信号ＰＩにし
て、走査線速度逓減回路２により走査線の速度を半分に
して、インタレース画像信号Ｉが出力される。プログレ
ッシブ画像信号Ｐはインタレース画像信号の倍速周波数
であり、垂直フィルタ回路１は倍速周波数で動作せねば
ならぬ。
ッシブ画像入力信号Ｐを、垂直フィルタ回路１によりイ
ンタレース画像信号のフリッカーが発生しない垂直帯域
内に予め帯域制限して、２本の走査線の不要となった片
側の走査線をフィルタ出力で止めて間引き信号ＰＩにし
て、走査線速度逓減回路２により走査線の速度を半分に
して、インタレース画像信号Ｉが出力される。プログレ
ッシブ画像信号Ｐはインタレース画像信号の倍速周波数
であり、垂直フィルタ回路１は倍速周波数で動作せねば
ならぬ。
【０００５】図１（ｂ）は近年使用され始めた規格化検
討中の新しいプログレッシブ画像インタフェース信号を
入力に使用する装置例である。このプログレッシブ画像
インタフェース信号は４：２：２×２（または４：２：
２ｐ）信号と呼ばれ、プログレッシブ画像信号を走査線
ごとに後に詳述するリンクＡとリンクＢに分けた２本の
信号線で構成する。リンクＡとリンクＢの２本の信号線
の各々は、普及している既存のインタレース画像信号の
４：２：２（ＩＴＵ−Ｒ ＢＴ．Ｒｅｃ６０１インタフ
ェース規格）信号と同じである。この４：２：２×２画
像入力信号Ａ，Ｂは、走査線倍速変換回路３により、リ
ンクＡとリンクＢに分かれた信号を１系統のライン順次
のプログレッシブ画像信号Ｐに変換し、図１（ａ）で説
明したと同様のことが行われ、インタレース画像信号Ｉ
に変換される。
討中の新しいプログレッシブ画像インタフェース信号を
入力に使用する装置例である。このプログレッシブ画像
インタフェース信号は４：２：２×２（または４：２：
２ｐ）信号と呼ばれ、プログレッシブ画像信号を走査線
ごとに後に詳述するリンクＡとリンクＢに分けた２本の
信号線で構成する。リンクＡとリンクＢの２本の信号線
の各々は、普及している既存のインタレース画像信号の
４：２：２（ＩＴＵ−Ｒ ＢＴ．Ｒｅｃ６０１インタフ
ェース規格）信号と同じである。この４：２：２×２画
像入力信号Ａ，Ｂは、走査線倍速変換回路３により、リ
ンクＡとリンクＢに分かれた信号を１系統のライン順次
のプログレッシブ画像信号Ｐに変換し、図１（ａ）で説
明したと同様のことが行われ、インタレース画像信号Ｉ
に変換される。
【０００６】
【発明が解決しようとする課題】従来装置では、画像イ
ンタフェース４：２：２×２信号をプログレッシブ画像
信号に変換する走査線倍速変換回路３が必要であった。
垂直フィルタ回路１はプログレッシブ走査速度で動作す
る必要がありＩＣ速度、消費電力がインタレース画像信
号の２倍であった。さらにインタレース垂直解像度帯域
に制限した垂直フィルタ処理速度の間引き信号ＰＩを、
画像インタフェース規格４：２：２（ＩＴＵ−Ｒ Ｒｅ
ｃ６０１）インタレース画像信号に速度逓減する走査線
速度逓減回路２が必要であった。このように使用ＩＣは
高速で、高額、消費電力が２倍以上になる欠点があっ
た。
ンタフェース４：２：２×２信号をプログレッシブ画像
信号に変換する走査線倍速変換回路３が必要であった。
垂直フィルタ回路１はプログレッシブ走査速度で動作す
る必要がありＩＣ速度、消費電力がインタレース画像信
号の２倍であった。さらにインタレース垂直解像度帯域
に制限した垂直フィルタ処理速度の間引き信号ＰＩを、
画像インタフェース規格４：２：２（ＩＴＵ−Ｒ Ｒｅ
ｃ６０１）インタレース画像信号に速度逓減する走査線
速度逓減回路２が必要であった。このように使用ＩＣは
高速で、高額、消費電力が２倍以上になる欠点があっ
た。
【０００７】そこで本発明の目的は、前述のＩＴＵ−Ｒ
ＢＴ．Ｒｅｃ６０１インタフェース規格になる４：
２：２プログレッシブ画像インタフェース信号をインタ
レース画像信号に変換するにあたり、使用ＩＣ動作速
度、消費電力がインタレース画像信号なみに少なくてす
む順次走査信号のインタレース走査信号への変換装置を
提供せんとするものである。
ＢＴ．Ｒｅｃ６０１インタフェース規格になる４：
２：２プログレッシブ画像インタフェース信号をインタ
レース画像信号に変換するにあたり、使用ＩＣ動作速
度、消費電力がインタレース画像信号なみに少なくてす
む順次走査信号のインタレース走査信号への変換装置を
提供せんとするものである。
【０００８】
【課題を解決するための手段】この目的を達成するた
め、本明細書記載の第１の発明は、色および輝度信号サ
ンプル画素交互の時系列を有する、方形格子サンプリン
グ信号より成る、ディジタル画像コンポーネント信号の
ＩＴＵ−Ｒ ＢＴ．６０１規格のディジタル・パラレル
・インタフェース４：２：２信号の順次走査のインタレ
ース走査への変換装置において、当該変換装置が、前記
ディジタル・パラレル・インタフェース４：２：２信号
をリンクＡ信号とリンクＢ信号とを有するディジタル・
パラレル・インタフェース４：２：２×２信号に分割す
るリンク分割回路と、前記分割されたリンクＡ信号とリ
ンクＢ信号とを受信し、これらを帯域制限の垂直フィル
タ処理した後インタレース信号に変換するフィルタ演算
回路と係数メモリ回路とを具備し、前記フィルタ演算回
路が、入力クロック信号により制御され、入力テレビジ
ョン画像信号の各時系列毎の複数の各サンプリング画素
と、係数メモリ回路から供給される所定の各係数とを積
和演算してこの変換装置の出力インタレース走査信号を
形成し、前記係数メモリ回路が入力クロック信号に制御
されてフィルタ演算回路に前記所定の各係数を供給する
ことを特徴とするものである。この場合、所定の各係数
は色および輝度信号用が同一で１組のみでよい。
め、本明細書記載の第１の発明は、色および輝度信号サ
ンプル画素交互の時系列を有する、方形格子サンプリン
グ信号より成る、ディジタル画像コンポーネント信号の
ＩＴＵ−Ｒ ＢＴ．６０１規格のディジタル・パラレル
・インタフェース４：２：２信号の順次走査のインタレ
ース走査への変換装置において、当該変換装置が、前記
ディジタル・パラレル・インタフェース４：２：２信号
をリンクＡ信号とリンクＢ信号とを有するディジタル・
パラレル・インタフェース４：２：２×２信号に分割す
るリンク分割回路と、前記分割されたリンクＡ信号とリ
ンクＢ信号とを受信し、これらを帯域制限の垂直フィル
タ処理した後インタレース信号に変換するフィルタ演算
回路と係数メモリ回路とを具備し、前記フィルタ演算回
路が、入力クロック信号により制御され、入力テレビジ
ョン画像信号の各時系列毎の複数の各サンプリング画素
と、係数メモリ回路から供給される所定の各係数とを積
和演算してこの変換装置の出力インタレース走査信号を
形成し、前記係数メモリ回路が入力クロック信号に制御
されてフィルタ演算回路に前記所定の各係数を供給する
ことを特徴とするものである。この場合、所定の各係数
は色および輝度信号用が同一で１組のみでよい。
【０００９】また、本明細書記載の第２の発明は、色お
よび輝度信号サンプル画素交互の時系列を有する、方形
格子サンプリング信号より成る、ディジタル画像コンポ
ネント信号のＩＴＵ−ＲＢＴ．６０１規格のディジタル
・パラレル・インタフェース４：２：２信号の順次走査
のインタレース走査への変換装置において、当該変換装
置が、前記ディジタル・パラレル・インタフェース４：
２：２信号をリンクＡ信号とリンクＢ信号とを有するデ
ィジタル・パラレル・インタフェース４：２：２×２信
号に分割するリンク分割回路と、前記分割されたリンク
Ａ信号とリンクＢ信号とを受信し、これらを帯域制限の
垂直フィルタ処理した後インタレース信号に変換するフ
ィルタ演算回路と係数メモリ回路と係数制御回路とを具
備し、前記フィルタ演算回路が、入力クロック信号によ
り制御され、入力テレビジョン画像信号の各時系列毎の
複数の各サンプリング画素と、係数メモリ回路から供給
される所定の各係数とを積和演算してこの変換装置の出
力インタレース走査信号を形成し、前記係数メモリ回路
が、入力クロック信号と前記係数制御回路の切り換え制
御信号とに制御されてフィルタ演算回路に前記所定の各
係数を供給し、前記係数制御回路が、入力クロック信号
と入力テレビジョン画像信号の水平同期信号より形成さ
れる水平リセット信号とに制御されて、前記係数メモリ
回路から供給される所定の各係数の組を色および輝度信
号サンプル画素の時系列毎に切り換えて異なった各係数
の組を供給することを特徴とするものである。この場合
所定の各係数の組は色および輝度信号用と２組存在す
る。
よび輝度信号サンプル画素交互の時系列を有する、方形
格子サンプリング信号より成る、ディジタル画像コンポ
ネント信号のＩＴＵ−ＲＢＴ．６０１規格のディジタル
・パラレル・インタフェース４：２：２信号の順次走査
のインタレース走査への変換装置において、当該変換装
置が、前記ディジタル・パラレル・インタフェース４：
２：２信号をリンクＡ信号とリンクＢ信号とを有するデ
ィジタル・パラレル・インタフェース４：２：２×２信
号に分割するリンク分割回路と、前記分割されたリンク
Ａ信号とリンクＢ信号とを受信し、これらを帯域制限の
垂直フィルタ処理した後インタレース信号に変換するフ
ィルタ演算回路と係数メモリ回路と係数制御回路とを具
備し、前記フィルタ演算回路が、入力クロック信号によ
り制御され、入力テレビジョン画像信号の各時系列毎の
複数の各サンプリング画素と、係数メモリ回路から供給
される所定の各係数とを積和演算してこの変換装置の出
力インタレース走査信号を形成し、前記係数メモリ回路
が、入力クロック信号と前記係数制御回路の切り換え制
御信号とに制御されてフィルタ演算回路に前記所定の各
係数を供給し、前記係数制御回路が、入力クロック信号
と入力テレビジョン画像信号の水平同期信号より形成さ
れる水平リセット信号とに制御されて、前記係数メモリ
回路から供給される所定の各係数の組を色および輝度信
号サンプル画素の時系列毎に切り換えて異なった各係数
の組を供給することを特徴とするものである。この場合
所定の各係数の組は色および輝度信号用と２組存在す
る。
【００１０】また、さらに色信号が第１の色差、第２の
色差信号の２種類存在する場合には、好適には前記第１
の色差（Ｂ−Ｙ）および前記第２の色差（Ｒ−Ｙ）信号
の時系列用の前記所定の各係数の組が互いにさらに異な
った各係数の組であることを特徴とするものである。こ
の場合所定の各係数の組は色信号が２種類の色差信号用
にそれぞれ１組、さらに輝度信号用に１組と合計３組必
要となる。
色差信号の２種類存在する場合には、好適には前記第１
の色差（Ｂ−Ｙ）および前記第２の色差（Ｒ−Ｙ）信号
の時系列用の前記所定の各係数の組が互いにさらに異な
った各係数の組であることを特徴とするものである。こ
の場合所定の各係数の組は色信号が２種類の色差信号用
にそれぞれ１組、さらに輝度信号用に１組と合計３組必
要となる。
【００１１】
【発明の実施の形態】以下添付図面を参照し、本発明の
実施の形態を詳細に説明する。図２（ａ）に本発明装置
に係る信号処理系統の概要図を示す。５２５本 ４：
２：２×２プログレッシブ画像信号のリンクＡ信号Ａと
リンクＢ信号Ｂが入力される。リンクＡ信号Ａとリンク
Ｂ信号Ｂは垂直フィルタ回路４により、インタレース画
像信号Ｉに変換したときにラインフリッカー妨害がでな
いように垂直解像度が帯域制限され、５２５本 インタ
レース画像信号Ｉが出力される。垂直フィルタ回路４は
リンクＡおよびリンクＢの画像信号速度で動作し、その
ままの速度でインタレース画像信号Ｉになる。
実施の形態を詳細に説明する。図２（ａ）に本発明装置
に係る信号処理系統の概要図を示す。５２５本 ４：
２：２×２プログレッシブ画像信号のリンクＡ信号Ａと
リンクＢ信号Ｂが入力される。リンクＡ信号Ａとリンク
Ｂ信号Ｂは垂直フィルタ回路４により、インタレース画
像信号Ｉに変換したときにラインフリッカー妨害がでな
いように垂直解像度が帯域制限され、５２５本 インタ
レース画像信号Ｉが出力される。垂直フィルタ回路４は
リンクＡおよびリンクＢの画像信号速度で動作し、その
ままの速度でインタレース画像信号Ｉになる。
【００１２】ここでリンクＡ信号とリンクＢ信号を説明
する。図５にプログレッシブ画像信号Ｐと、同一信号成
分を２分した４：２：２×２プログレッシブ画像入力信
号のリンクＡ信号ＡとリンクＢ信号Ｂの関係を示す。走
査線Ｐ１からＰ５２５によりプログレッシブ画像の１画
面が構成される。プログレッシブ画像信号Ｐは毎フィー
ルドとも画面の走査線上をＰ１からＰ５２５まで走査さ
れる。走査線Ａ１からＡ５２５および走査線Ｂ１からＢ
５２５は４：２：２×２画像信号のインタフェース上の
信号Ａ，Ｂである。リンクＡおよびリンクＢと呼ばれ
る。走査線Ａ１からＡ２６３およびＡ２６４からＡ５２
５は、リンクＡの第１フィールドおよび第２フィールド
である。走査線Ｂ１からＢ２６３およびＢ２６４からＢ
５２５はリンクＢの第１フィールドおよび第２フィール
ドである。第１フィールドと第２フィールドはインタレ
ース走査の関係にある。プログレッシブ信号の第１フィ
ールドのＰ１からＰ奇数番号はＡ１からＡ２６３に対応
し、同信号のＰ２からＰ偶数番号はＢ１からＢ２６２に
対応する。プログレッシブ信号の第２フィールドのＰ１
からＰ奇数番号はＢ２６３からＢ５２５に対応し、同信
号のＰ２からＰ偶数番号はＡ２６４からＡ５２５に対応
する。リンクＡおよびリンクＢは各々がインタレース信
号と等価に定められ、同一フィールドで画素単位まで同
期された信号である。
する。図５にプログレッシブ画像信号Ｐと、同一信号成
分を２分した４：２：２×２プログレッシブ画像入力信
号のリンクＡ信号ＡとリンクＢ信号Ｂの関係を示す。走
査線Ｐ１からＰ５２５によりプログレッシブ画像の１画
面が構成される。プログレッシブ画像信号Ｐは毎フィー
ルドとも画面の走査線上をＰ１からＰ５２５まで走査さ
れる。走査線Ａ１からＡ５２５および走査線Ｂ１からＢ
５２５は４：２：２×２画像信号のインタフェース上の
信号Ａ，Ｂである。リンクＡおよびリンクＢと呼ばれ
る。走査線Ａ１からＡ２６３およびＡ２６４からＡ５２
５は、リンクＡの第１フィールドおよび第２フィールド
である。走査線Ｂ１からＢ２６３およびＢ２６４からＢ
５２５はリンクＢの第１フィールドおよび第２フィール
ドである。第１フィールドと第２フィールドはインタレ
ース走査の関係にある。プログレッシブ信号の第１フィ
ールドのＰ１からＰ奇数番号はＡ１からＡ２６３に対応
し、同信号のＰ２からＰ偶数番号はＢ１からＢ２６２に
対応する。プログレッシブ信号の第２フィールドのＰ１
からＰ奇数番号はＢ２６３からＢ５２５に対応し、同信
号のＰ２からＰ偶数番号はＡ２６４からＡ５２５に対応
する。リンクＡおよびリンクＢは各々がインタレース信
号と等価に定められ、同一フィールドで画素単位まで同
期された信号である。
【００１３】いうなれば４：２：２（ＩＴＵ−Ｒ Ｂ
Ｔ．Ｒｅｃ６０１インタフェース規格）プログレッシブ
信号はリンクＡという走査線群の信号とリンクＢという
走査線群に分割可能であるということで、これが４：
２：２×２プログレッシブ信号と呼ばれるもので、しか
もこのリンクＡ、リンクＢと呼ばれる走査線群はもとの
４：２：２プログレッシブ信号のインタレース信号に類
似している。本発明は正にこの類似の２系統の信号に着
目してなされた発明で、この２系統信号のまま変換装置
の垂直フィルタの入力タップを構成し、フィルタ演算し
てインタレース信号に直接変換するものである。いちい
ち入力信号を倍速の４：２：２のプログレッシブ信号配
列にし直す手間を省き回路規模を小形にしたものであ
る。この４：２：２×２プログレッシブ映像信号規格は
ＢＴＡ（放送技術審議会）で審議されている新しい規格
で他に実施例がない。
Ｔ．Ｒｅｃ６０１インタフェース規格）プログレッシブ
信号はリンクＡという走査線群の信号とリンクＢという
走査線群に分割可能であるということで、これが４：
２：２×２プログレッシブ信号と呼ばれるもので、しか
もこのリンクＡ、リンクＢと呼ばれる走査線群はもとの
４：２：２プログレッシブ信号のインタレース信号に類
似している。本発明は正にこの類似の２系統の信号に着
目してなされた発明で、この２系統信号のまま変換装置
の垂直フィルタの入力タップを構成し、フィルタ演算し
てインタレース信号に直接変換するものである。いちい
ち入力信号を倍速の４：２：２のプログレッシブ信号配
列にし直す手間を省き回路規模を小形にしたものであ
る。この４：２：２×２プログレッシブ映像信号規格は
ＢＴＡ（放送技術審議会）で審議されている新しい規格
で他に実施例がない。
【００１４】図６は本発明装置のインタレース画像出力
信号Ｉを現わす。走査線Ｉ１からＩ５２５まで出力され
る。
信号Ｉを現わす。走査線Ｉ１からＩ５２５まで出力され
る。
【００１５】図７はリンクＡ信号Ａ、リンクＢ信号Ｂお
よびインタレース画像信号Ｉの画素順の構成である。テ
レビジョン画像信号のディジタル・パラレル規格信号の
Ｙ，Ｃｂ，Ｃｒ成分はｍ時系列とｎラインの走査線から
なる２次元配列になっている。４：２：２画像信号の１
０ビット・ディジタル・パラレル・インタフェース信号
と等価で、Ｙ，Ｃｂ，Ｃｒ信号成分の時系列で、Ｃｂ１
−１，Ｙ１−１，Ｃｒ１−１，Ｙ１−２，Ｃｂ１−２，
Ｙ１−３，Ｃｒ１−２，Ｙ１−４，------- ，Ｙ１−ｍ
の順序で１ラインを走査する。１ラインの走査がｍまで
進むと次の２ラインの先頭に戻り、１ラインと同じく時
系列の走査をする。そして垂直方向にｎラインまで走査
する２次元配列である。
よびインタレース画像信号Ｉの画素順の構成である。テ
レビジョン画像信号のディジタル・パラレル規格信号の
Ｙ，Ｃｂ，Ｃｒ成分はｍ時系列とｎラインの走査線から
なる２次元配列になっている。４：２：２画像信号の１
０ビット・ディジタル・パラレル・インタフェース信号
と等価で、Ｙ，Ｃｂ，Ｃｒ信号成分の時系列で、Ｃｂ１
−１，Ｙ１−１，Ｃｒ１−１，Ｙ１−２，Ｃｂ１−２，
Ｙ１−３，Ｃｒ１−２，Ｙ１−４，------- ，Ｙ１−ｍ
の順序で１ラインを走査する。１ラインの走査がｍまで
進むと次の２ラインの先頭に戻り、１ラインと同じく時
系列の走査をする。そして垂直方向にｎラインまで走査
する２次元配列である。
【００１６】図８はプログレッシブ画像信号Ｐをインタ
レース画像信号Ｉに変換すときの垂直フィルタ特性を示
す。プログレッシブ画像信号は５２５本、６０フレーム
／秒であるから、垂直解像度は垂直ブランキング期間も
含めて５２５本（２１）である。インタレース画像信号
Ｉは５２５本、３０フレーム／秒の６０フィールド／秒
のインタレースであるから伝送帯域内の垂直解像度は７
０％から５０％の３６７本から２６２本の間（２２）に
制限する必要がある。
レース画像信号Ｉに変換すときの垂直フィルタ特性を示
す。プログレッシブ画像信号は５２５本、６０フレーム
／秒であるから、垂直解像度は垂直ブランキング期間も
含めて５２５本（２１）である。インタレース画像信号
Ｉは５２５本、３０フレーム／秒の６０フィールド／秒
のインタレースであるから伝送帯域内の垂直解像度は７
０％から５０％の３６７本から２６２本の間（２２）に
制限する必要がある。
【００１７】図９はリンクＡ信号ＡとリンクＢ信号Ｂの
入力走査線順の関係と、垂直フィルタ４の出力のインタ
レース信号Ｉの関係を示す。垂直フィルタは９タップ奇
数対称型ディジタルＦＩＲフィルタの例を示す。リンク
Ａ信号の走査線タップは５タップの奇数であり、リンク
Ｂ信号の走査線タップは４タップの偶数で、リンクＡタ
ップより１タップ少ない。またリンクＡ信号の走査線番
号と、リンクＢ信号の走査線番号は同一番号で始まる。
リンクＡ信号Ａの走査線Ａ１からＡ５とリンクＢ信号Ｂ
の走査線Ｂ１からＢ４が入力され、その中心のセンター
タップには走査線信号Ａ３が位置する。このとき垂直フ
ィルタ４の出力はインタレース信号Ｉのタイミングの一
つである出力信号Ｉ３が出力される。このようにＦＩＲ
フィルタのセンタータップが信号Ａ１のときはインタレ
ース信号Ｉ１が、信号Ａ２のときはインタレース信号Ｉ
２のように出力される。すなわちリンクＡ信号Ａのセン
タータップと同一走査線番号のインタレース信号Ｉが出
力される。このように直接リンクＡ信号ＡとリンクＢ信
号Ｂの入力信号より垂直フィルタによりインタレース信
号Ｉが出力されるので、他の前後の余計な回路が不要に
なる。
入力走査線順の関係と、垂直フィルタ４の出力のインタ
レース信号Ｉの関係を示す。垂直フィルタは９タップ奇
数対称型ディジタルＦＩＲフィルタの例を示す。リンク
Ａ信号の走査線タップは５タップの奇数であり、リンク
Ｂ信号の走査線タップは４タップの偶数で、リンクＡタ
ップより１タップ少ない。またリンクＡ信号の走査線番
号と、リンクＢ信号の走査線番号は同一番号で始まる。
リンクＡ信号Ａの走査線Ａ１からＡ５とリンクＢ信号Ｂ
の走査線Ｂ１からＢ４が入力され、その中心のセンター
タップには走査線信号Ａ３が位置する。このとき垂直フ
ィルタ４の出力はインタレース信号Ｉのタイミングの一
つである出力信号Ｉ３が出力される。このようにＦＩＲ
フィルタのセンタータップが信号Ａ１のときはインタレ
ース信号Ｉ１が、信号Ａ２のときはインタレース信号Ｉ
２のように出力される。すなわちリンクＡ信号Ａのセン
タータップと同一走査線番号のインタレース信号Ｉが出
力される。このように直接リンクＡ信号ＡとリンクＢ信
号Ｂの入力信号より垂直フィルタによりインタレース信
号Ｉが出力されるので、他の前後の余計な回路が不要に
なる。
【００１８】図２（ｂ）は垂直フィルタ回路４の内部で
ある。フィルタ演算回路５でリンクＡ信号Ａ、リンクＢ
信号Ｂの入力信号と垂直フィルタ係数Ｋにより垂直フィ
ルタ演算である積和演算を行い、インタレース画像信号
Ｉが出力される。クロック信号ＣＫは、入力信号Ａ，Ｂ
と同一周波数であり、フィルタ演算回路５、係数メモリ
回路６、係数制御回路７に供給される。水平リセット信
号ＨＲは入力信号ＡのＹ，Ｃｂ，Ｃｒ時系列と位置を合
わせた一定の関係にある。これは一般に４：２：２ディ
ジタル・パラレル信号に含まれている水平同期信号ＥＡ
Ｖ、ＳＡＶにより作られ供給されることが知られてい
る。係数制御回路７により水平リセット信号ＨＲをもと
に、クロック信号ＣＫにより、入力信号Ａ，ＢのＹ，Ｃ
ｂ，Ｃｒ時系列の各画素に対応して切換える係数制御ア
ドレスＡＤが供給される。係数メモリ回路６により、係
数制御アドレスＡＤに応じて入力信号Ａ，ＢのＹ，Ｃ
ｂ，Ｃｒ時系列の各画素に対応した、画面の垂直方向の
フィルタタップ数の係数グループである係数信号Ｋが供
給される。
ある。フィルタ演算回路５でリンクＡ信号Ａ、リンクＢ
信号Ｂの入力信号と垂直フィルタ係数Ｋにより垂直フィ
ルタ演算である積和演算を行い、インタレース画像信号
Ｉが出力される。クロック信号ＣＫは、入力信号Ａ，Ｂ
と同一周波数であり、フィルタ演算回路５、係数メモリ
回路６、係数制御回路７に供給される。水平リセット信
号ＨＲは入力信号ＡのＹ，Ｃｂ，Ｃｒ時系列と位置を合
わせた一定の関係にある。これは一般に４：２：２ディ
ジタル・パラレル信号に含まれている水平同期信号ＥＡ
Ｖ、ＳＡＶにより作られ供給されることが知られてい
る。係数制御回路７により水平リセット信号ＨＲをもと
に、クロック信号ＣＫにより、入力信号Ａ，ＢのＹ，Ｃ
ｂ，Ｃｒ時系列の各画素に対応して切換える係数制御ア
ドレスＡＤが供給される。係数メモリ回路６により、係
数制御アドレスＡＤに応じて入力信号Ａ，ＢのＹ，Ｃ
ｂ，Ｃｒ時系列の各画素に対応した、画面の垂直方向の
フィルタタップ数の係数グループである係数信号Ｋが供
給される。
【００１９】図３はフィルタ演算回路５の内部である。
図ではクロック信号ＣＫを省略してあるが、回路はクロ
ック信号ＣＫに同期して動作している。リンクＡ信号Ａ
はデータ信号Ｄ１として供給される。ライン遅延回路８
−３により、データ信号Ｄ１は１ライン遅延しデータ信
号Ｄ３として供給される。同じように繰り返され、ライ
ン遅延回路８−ｊにより、データ信号Ｄ（ｊ−２）は１
ライン遅延しデータ信号Ｄｊとして供給される。リンク
Ｂ信号Ｂはデータ信号Ｄ２として供給される。ライン遅
延回路８−４により、データ信号Ｄ２は１ライン遅延し
データ信号Ｄ４として供給される。同じように繰り返さ
れ、ライン遅延回路８−（ｊ−１）により、データ信号
Ｄ（ｊ−３）は１ライン遅延しデータ信号Ｄ（ｊ−１）
として供給される。ここでデータ信号Ｄｊはデータ信号
Ｄ１より先にフィルタ演算回路に入力された信号であ
り、テレビジョン画面では上に位置している。垂直フィ
ルタ係数信号Ｋは垂直フィルタのタップ数Ｊに相当する
数の係数があり、係数信号Ｋ１，係数信号Ｋ２，-----
，係数信号Ｋｊを供給する。乗算回路９−１（同じく
９−２，----- ，９−ｊ）によりデータ信号Ｄ１（同じ
くＤ２，----- ，Ｄｊ）と係数信号Ｋ１（同じくＫ２，
----- ，Ｋｊ）によりＤ１×Ｋ１（同じくＤ２×Ｋ２，
----- ，Ｄｊ×Ｋｊ）の乗算を行い、乗算信号Ｆ１（同
じくＦ２，-----，Ｆｊ）が供給される。総和回路１０
により乗算信号Ｆ１からＦｊまでの総和を演算する。こ
のフィルタ演算回路５はインタレース画像信号速度で動
作するので、直接インタレース画像信号Ｉが出力され
る。このようにリンクＡ信号ＡおよびリンクＢ信号Ｂの
入力信号をデータ信号Ｄ１からＤｊの並びにすることで
プログレッシブ画像信号Ｐの走査線配列順と同一にな
り、係数信号Ｋ１からＫｊを対比させることで、プログ
レッシブ画像信号のフィルタ演算回路５が構成される。
図ではクロック信号ＣＫを省略してあるが、回路はクロ
ック信号ＣＫに同期して動作している。リンクＡ信号Ａ
はデータ信号Ｄ１として供給される。ライン遅延回路８
−３により、データ信号Ｄ１は１ライン遅延しデータ信
号Ｄ３として供給される。同じように繰り返され、ライ
ン遅延回路８−ｊにより、データ信号Ｄ（ｊ−２）は１
ライン遅延しデータ信号Ｄｊとして供給される。リンク
Ｂ信号Ｂはデータ信号Ｄ２として供給される。ライン遅
延回路８−４により、データ信号Ｄ２は１ライン遅延し
データ信号Ｄ４として供給される。同じように繰り返さ
れ、ライン遅延回路８−（ｊ−１）により、データ信号
Ｄ（ｊ−３）は１ライン遅延しデータ信号Ｄ（ｊ−１）
として供給される。ここでデータ信号Ｄｊはデータ信号
Ｄ１より先にフィルタ演算回路に入力された信号であ
り、テレビジョン画面では上に位置している。垂直フィ
ルタ係数信号Ｋは垂直フィルタのタップ数Ｊに相当する
数の係数があり、係数信号Ｋ１，係数信号Ｋ２，-----
，係数信号Ｋｊを供給する。乗算回路９−１（同じく
９−２，----- ，９−ｊ）によりデータ信号Ｄ１（同じ
くＤ２，----- ，Ｄｊ）と係数信号Ｋ１（同じくＫ２，
----- ，Ｋｊ）によりＤ１×Ｋ１（同じくＤ２×Ｋ２，
----- ，Ｄｊ×Ｋｊ）の乗算を行い、乗算信号Ｆ１（同
じくＦ２，-----，Ｆｊ）が供給される。総和回路１０
により乗算信号Ｆ１からＦｊまでの総和を演算する。こ
のフィルタ演算回路５はインタレース画像信号速度で動
作するので、直接インタレース画像信号Ｉが出力され
る。このようにリンクＡ信号ＡおよびリンクＢ信号Ｂの
入力信号をデータ信号Ｄ１からＤｊの並びにすることで
プログレッシブ画像信号Ｐの走査線配列順と同一にな
り、係数信号Ｋ１からＫｊを対比させることで、プログ
レッシブ画像信号のフィルタ演算回路５が構成される。
【００２０】図４はフィルタ演算を行うタイミングを示
したものである。Ｄ１，Ｄ２，----，Ｄｊの各走査線の
信号はＣｂ，Ｙ，Ｃｒ，Ｙ，Ｃｂ，----，Ｙの時系列の
画素で乗算器入力される。ＣＫ信号は画素のタイミング
と同期して発生される。各回路はＣＫ信号の立ち上がり
で動作される。ＨＲ信号は画面の水平ブランキング内で
発生される。係数制御アドレスは２ビットのカウンタ
で、水平リセット信号ＨＲの“Ｈ”タイミングとクロッ
ク信号の立ち上がりで、図４矢印“Ａ”の如く“０”に
リセットされる。そしてクロック信号ＣＫの立ち上がり
ごとに“０”，“１”，“２”，“３”を繰り返す。
“０”に対しＣｂ、“１”に対しＹ、“２”に対しＣ
ｒ、“３”に対しＹが対応するように係数を切り換え
る。
したものである。Ｄ１，Ｄ２，----，Ｄｊの各走査線の
信号はＣｂ，Ｙ，Ｃｒ，Ｙ，Ｃｂ，----，Ｙの時系列の
画素で乗算器入力される。ＣＫ信号は画素のタイミング
と同期して発生される。各回路はＣＫ信号の立ち上がり
で動作される。ＨＲ信号は画面の水平ブランキング内で
発生される。係数制御アドレスは２ビットのカウンタ
で、水平リセット信号ＨＲの“Ｈ”タイミングとクロッ
ク信号の立ち上がりで、図４矢印“Ａ”の如く“０”に
リセットされる。そしてクロック信号ＣＫの立ち上がり
ごとに“０”，“１”，“２”，“３”を繰り返す。
“０”に対しＣｂ、“１”に対しＹ、“２”に対しＣ
ｒ、“３”に対しＹが対応するように係数を切り換え
る。
【００２１】係数信号（Ｋ１，Ｋ２，Ｋ3 ・・・Ｋｊ）
は、係数制御アドレスが“０”のときは係数信号（Ｋ１
ｃｂ，Ｋ２ｃｂ，・・・Ｋｊｃｂ）になり、係数制御ア
ドレスが“１”のときは係数信号（Ｋ１ｙ，Ｋ２ｙ，・
・・Ｋｊｙ）になり、係数制御アドレスが“２”のとき
は係数信号（Ｋ１ｃｒ，Ｋ２ｃｒ，・・・Ｋｊｃｒ）に
なり、係数制御アドレスが“３”のときは係数信号（Ｋ
１ｙ，Ｋ２ｙ，・・・Ｋｊｙ）になる（図４）。Ｃｂ，
Ｃｒ信号の垂直フィルタ係数がＹと同一でよい時は係数
制御アドレスを“１”に固定すれば係数信号Ｋ（Ｋ１，
Ｋ２，Ｋ３・・・Ｋｊ）は（Ｋ１ｙ，Ｋ２ｙ，・・・Ｋ
ｊｙ）だけになり固定係数になる。また、ＣｒとＣｂ信
号の垂直フィルタ係数が同一でよい時は係数制御アドレ
スは“０”，“１”の繰り返しでよい。このように垂直
フィルタ回路の無駄が一つもなく、垂直フィルタ係数を
簡単かつ単純に行える。
は、係数制御アドレスが“０”のときは係数信号（Ｋ１
ｃｂ，Ｋ２ｃｂ，・・・Ｋｊｃｂ）になり、係数制御ア
ドレスが“１”のときは係数信号（Ｋ１ｙ，Ｋ２ｙ，・
・・Ｋｊｙ）になり、係数制御アドレスが“２”のとき
は係数信号（Ｋ１ｃｒ，Ｋ２ｃｒ，・・・Ｋｊｃｒ）に
なり、係数制御アドレスが“３”のときは係数信号（Ｋ
１ｙ，Ｋ２ｙ，・・・Ｋｊｙ）になる（図４）。Ｃｂ，
Ｃｒ信号の垂直フィルタ係数がＹと同一でよい時は係数
制御アドレスを“１”に固定すれば係数信号Ｋ（Ｋ１，
Ｋ２，Ｋ３・・・Ｋｊ）は（Ｋ１ｙ，Ｋ２ｙ，・・・Ｋ
ｊｙ）だけになり固定係数になる。また、ＣｒとＣｂ信
号の垂直フィルタ係数が同一でよい時は係数制御アドレ
スは“０”，“１”の繰り返しでよい。このように垂直
フィルタ回路の無駄が一つもなく、垂直フィルタ係数を
簡単かつ単純に行える。
【００２２】これらの回路に使用するＩＣは市販ＩＣに
より構成できる。ライン遅延回路はテレビジョンフィー
ルド用のＦＩＦＯ ＩＣの１個で構成される。テレビジ
ョン信号用のライン遅延ＩＣのときはライン画素数が不
足するので２個使用する。乗算回路および総和回路は積
和ＩＣを使用して構成される。ＡＤ信号およびＫ信号は
ＦＰＧＡ ＩＣにより、内部でＡＮＤ−ＯＲロジックと
ＦＦを組み合わせて構成される。
より構成できる。ライン遅延回路はテレビジョンフィー
ルド用のＦＩＦＯ ＩＣの１個で構成される。テレビジ
ョン信号用のライン遅延ＩＣのときはライン画素数が不
足するので２個使用する。乗算回路および総和回路は積
和ＩＣを使用して構成される。ＡＤ信号およびＫ信号は
ＦＰＧＡ ＩＣにより、内部でＡＮＤ−ＯＲロジックと
ＦＦを組み合わせて構成される。
【００２３】以上一実施例により本発明の実施の態様を
説明してきたが、本発明はこれらに限定されることな
く、特許請求の範囲に記載された発明の要旨内で各種の
変形、変更の可能なことは自明であろう。
説明してきたが、本発明はこれらに限定されることな
く、特許請求の範囲に記載された発明の要旨内で各種の
変形、変更の可能なことは自明であろう。
【００２４】
【発明の効果】この発明によれば、４：２：２×２プロ
グレッシブ画像信号のリンクＡ信号ＡとリンクＢ信号Ｂ
の入力信号のまま、インタレース画像信号のクロック周
波数で垂直フィルタ演算するので、リンクＡ信号Ａとリ
ンクＢ信号Ｂの入力信号を倍速のプログレッシブ信号配
列にし直す走査線倍速変換回路３が不要である。垂直フ
ィルタ回路４はインタレース画像信号のクロック周波数
で動作するＩＣでよく、コストダウンになり消費電力が
半分になる。また、走査線速度逓減回路２も不要になる
などの顕著な作用効果を奏する。
グレッシブ画像信号のリンクＡ信号ＡとリンクＢ信号Ｂ
の入力信号のまま、インタレース画像信号のクロック周
波数で垂直フィルタ演算するので、リンクＡ信号Ａとリ
ンクＢ信号Ｂの入力信号を倍速のプログレッシブ信号配
列にし直す走査線倍速変換回路３が不要である。垂直フ
ィルタ回路４はインタレース画像信号のクロック周波数
で動作するＩＣでよく、コストダウンになり消費電力が
半分になる。また、走査線速度逓減回路２も不要になる
などの顕著な作用効果を奏する。
【図１】従来装置の２つの略構成例（ａ），（ｂ）を示
す図である。
す図である。
【図２】本発明装置に係る信号処理系統の概要図（ａ）
とその垂直フィルタ回路の構成図（ｂ）である。
とその垂直フィルタ回路の構成図（ｂ）である。
【図３】本発明装置に係るフィルタ演算回路の構成図で
ある。
ある。
【図４】フィルタ演算のタイミングを説明するための図
である。
である。
【図５】プログレッシブ画像信号ＰとリンクＡ信号およ
びリンクＢ信号の関係を示す図である。
びリンクＢ信号の関係を示す図である。
【図６】本発明装置のインタレース画像出力信号を示す
図である。
図である。
【図７】輝度および色信号のサンプリング画素の並びを
示す図である。
示す図である。
【図８】垂直フィルタ特性を示す図である。
【図９】リンクＡ信号とリンクＢ信号の入力走査線順の
関係と、垂直フィルタの出力インタレース信号の関係を
示す図である。 １ 垂直フィルタ回路（高速） ２ 走査線速度逓減回路 ３ 走査線倍速変換回路 ４ 垂直フィルタ回路（低速） ５ フィルタ演算回路 ６ 係数メモリ回路 ７ 係数制御回路 ８ ライン遅延回路 ９ 乗算回路 １０ 総和回路
関係と、垂直フィルタの出力インタレース信号の関係を
示す図である。 １ 垂直フィルタ回路（高速） ２ 走査線速度逓減回路 ３ 走査線倍速変換回路 ４ 垂直フィルタ回路（低速） ５ フィルタ演算回路 ６ 係数メモリ回路 ７ 係数制御回路 ８ ライン遅延回路 ９ 乗算回路 １０ 総和回路
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−292153（ＪＰ，Ａ) 特開 平６−261297（ＪＰ，Ａ) 特開 平４−213283（ＪＰ，Ａ) 特開 平７−177474（ＪＰ，Ａ) 特開 平８−33002（ＪＰ，Ａ) 実開 平５−45789（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04N 11/00 - 11/22
Claims (5)
- 【請求項１】 色および輝度信号サンプル画素交互の時
系列を有する、方形格子サンプリング信号より成る、デ
ィジタル画像コンポーネント信号のＩＴＵ−Ｒ ＢＴ．
６０１規格のディジタル・パラレル・インタフェース
４：２：２信号の順次走査のインタレース走査への変換
装置において、 当該変換装置が、前記ディジタル・パラレル・インタフ
ェース４：２：２信号をリンクＡ信号とリンクＢ信号と
を有するディジタル・パラレル・インタフェース４：
２：２×２信号に分割するリンク分割回路と、前記分割
されたリンクＡ信号とリンクＢ信号とを受信し、これら
を帯域制限の垂直フィルタ処理した後インタレース信号
に変換するフィルタ演算回路と係数メモリ回路とを具備
し、前記フィルタ演算回路が、入力クロック信号により
制御され、入力テレビジョン画像信号の各時系列毎の複
数の各サンプリング画素と、係数メモリ回路から供給さ
れる所定の各係数とを積和演算してこの変換装置の出力
インタレース走査信号を形成し、前記係数メモリ回路が
入力クロック信号に制御されてフィルタ演算回路に前記
所定の各係数を供給することを特徴とする順次走査信号
のインタレース走査信号への変換装置。 - 【請求項２】 前記色および輝度信号サンプル画素交互
の時系列が第１の色差（Ｂ−Ｙ）、輝度（Ｙ）、第２の
色差（Ｒ−Ｙ）および輝度（Ｙ）信号サンプル画素の繰
り返し時系列であることを特徴とする請求項１記載の順
次走査信号のインタレース走査信号への変換装置。 - 【請求項３】 色および輝度信号サンプル画素交互の時
系列を有する、方形格子サンプリング信号より成る、デ
ィジタル画像コンポネント信号のＩＴＵ−ＲＢＴ．６０
１規格のディジタル・パラレル・インタフェース４：
２：２信号の順次走査のインタレース走査への変換装置
において、 当該変換装置が、前記ディジタル・パラレル・インタフ
ェース４：２：２信号をリンクＡ信号とリンクＢ信号と
を有するディジタル・パラレル・インタフェース４：
２：２×２信号に分割するリンク分割回路と、前記分割
されたリンクＡ信号とリンクＢ信号とを受信し、これら
を帯域制限の垂直フィルタ処理した後インタレース信号
に変換するフィルタ演算回路と係数メモリ回路と係数制
御回路とを具備し、 前記フィルタ演算回路が、入力クロック信号により制御
され、入力テレビジョン画像信号の各時系列毎の複数の
各サンプリング画素と、係数メモリ回路から供給される
所定の各係数とを積和演算してこの変換装置の出力イン
タレース走査信号を形成し、前記係数メモリ回路が、入
力クロック信号と前記係数制御回路の切り換え制御信号
とに制御されてフィルタ演算回路に前記所定の各係数を
供給し、前記係数制御回路が、入力クロック信号と入力
テレビジョン画像信号の水平同期信号より形成される水
平リセット信号とに制御されて、前記係数メモリ回路か
ら供給される所定の各係数の組を色および輝度信号サン
プル画素の時系列毎に切り換えて異なった各係数の組を
供給することを特徴とする順次走査信号のインタレース
走査信号への変換装置。 - 【請求項４】 前記色および輝度信号サンプル画素交互
の時系列が第１の色差（Ｂ−Ｙ）、輝度（Ｙ）、第２の
色差（Ｒ−Ｙ）および輝度（Ｙ）信号サンプル画素の繰
り返し時系列であることを特徴とする請求項３記載の順
次走査信号のインタレース走査信号への変換装置。 - 【請求項５】 前記第１の色差（Ｂ−Ｙ）および前記第
２の色差（Ｒ−Ｙ）信号の時系列用の前記所定の各係数
の組が互いにさらに異なった各係数の組であることを特
徴とする請求項４記載の順次走査信号のインタレース走
査信号への変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33178495A JP3338601B2 (ja) | 1995-12-20 | 1995-12-20 | 順次走査信号のインタレース走査信号への変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33178495A JP3338601B2 (ja) | 1995-12-20 | 1995-12-20 | 順次走査信号のインタレース走査信号への変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09172653A JPH09172653A (ja) | 1997-06-30 |
| JP3338601B2 true JP3338601B2 (ja) | 2002-10-28 |
Family
ID=18247606
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33178495A Expired - Lifetime JP3338601B2 (ja) | 1995-12-20 | 1995-12-20 | 順次走査信号のインタレース走査信号への変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3338601B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI222831B (en) * | 2003-07-09 | 2004-10-21 | Mediatek Inc | Video playback system to generate both progressive and interlace video signals |
-
1995
- 1995-12-20 JP JP33178495A patent/JP3338601B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09172653A (ja) | 1997-06-30 |
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