JPH04159888A - 垂直フィルタ回路 - Google Patents
垂直フィルタ回路Info
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- JPH04159888A JPH04159888A JP2285279A JP28527990A JPH04159888A JP H04159888 A JPH04159888 A JP H04159888A JP 2285279 A JP2285279 A JP 2285279A JP 28527990 A JP28527990 A JP 28527990A JP H04159888 A JPH04159888 A JP H04159888A
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- 230000003111 delayed effect Effects 0.000 claims description 8
- 238000000034 method Methods 0.000 claims description 5
- 239000000284 extract Substances 0.000 claims 3
- 229940028444 muse Drugs 0.000 abstract description 10
- GMVPRGQOIOIIMI-DWKJAMRDSA-N prostaglandin E1 Chemical group CCCCC[C@H](O)\C=C\[C@H]1[C@H](O)CC(=O)[C@@H]1CCCCCCC(O)=O GMVPRGQOIOIIMI-DWKJAMRDSA-N 0.000 abstract description 10
- 230000006835 compression Effects 0.000 abstract description 6
- 238000007906 compression Methods 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 13
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 6
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
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- Television Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、走査線数１１２５本のいわゆるＭＵＳＥ方式
の帯域圧縮したハイビジョン信号を、走査線数５２５本
、フレーム数毎秒３０のいわゆるＮＴＳＣインタレース
用信号定信号するＭ Ｕ Ｓ Ｅ／ＮＴＳＣコンバータ
に使用する走査線数変換用の垂直フィルタ回路に関する
。
の帯域圧縮したハイビジョン信号を、走査線数５２５本
、フレーム数毎秒３０のいわゆるＮＴＳＣインタレース
用信号定信号するＭ Ｕ Ｓ Ｅ／ＮＴＳＣコンバータ
に使用する走査線数変換用の垂直フィルタ回路に関する
。
（従来の技術〕
高精細度テレビとして提案されているいわゆるハイビジ
ョンの信号は、１フレームが２フイールドで構成されて
おり、１フレームの走査線数が１１２５本と多（、また
画面の縦横比も９８１６であり、１フレームが２フイー
ルドで構成され、１フレームの走査線数が５２５本、画
面の縦横比３：４を採用している従来のＮＴＳＣインタ
レース用信号定信号式が異なっている。
ョンの信号は、１フレームが２フイールドで構成されて
おり、１フレームの走査線数が１１２５本と多（、また
画面の縦横比も９８１６であり、１フレームが２フイー
ルドで構成され、１フレームの走査線数が５２５本、画
面の縦横比３：４を採用している従来のＮＴＳＣインタ
レース用信号定信号式が異なっている。
依って同ハイビジョンの放送信号を従来のＮＴＳＣ方式
の装置で受像するためには、走査線数を変換することが
必要となる。
の装置で受像するためには、走査線数を変換することが
必要となる。
第６図は画面の縦横比９：１６のハイビジョンの画像を
３＝４のＮＴＳＣ信号再生用のスクリーンに嵌め込んだ
図であり、垂直フィルタを使用して走査線数を１／３に
変換した場合や、２１５に変換して９：１６のハイビジ
ョンの画面の縦横比のままＮＴＳＣインタレース用信号
定信号ＮＴＳＣ信号再生用のスクリーンに嵌め込んだ場
合は、画像の歪みを防止するため水平方向も１／３にあ
った倍率、あるいは２１５にあった倍率で時間軸圧縮す
る必要があり、前者の場合は圧縮率が高く、ＮＴＳＣ信
号再生用のスクリーンの左右に画像のないブランク部分
が発生し、ＮＴＳＣ信号再生用のスクリーンの有効利用
ができず、後者の場合は圧縮率が低く、ハイビジョンの
画面の左右がＮＴＳＣ信号再生用のスクリーンからはみ
出してしまい、ハイビジョンの画像が一部欠けるという
問題があった。
３＝４のＮＴＳＣ信号再生用のスクリーンに嵌め込んだ
図であり、垂直フィルタを使用して走査線数を１／３に
変換した場合や、２１５に変換して９：１６のハイビジ
ョンの画面の縦横比のままＮＴＳＣインタレース用信号
定信号ＮＴＳＣ信号再生用のスクリーンに嵌め込んだ場
合は、画像の歪みを防止するため水平方向も１／３にあ
った倍率、あるいは２１５にあった倍率で時間軸圧縮す
る必要があり、前者の場合は圧縮率が高く、ＮＴＳＣ信
号再生用のスクリーンの左右に画像のないブランク部分
が発生し、ＮＴＳＣ信号再生用のスクリーンの有効利用
ができず、後者の場合は圧縮率が低く、ハイビジョンの
画面の左右がＮＴＳＣ信号再生用のスクリーンからはみ
出してしまい、ハイビジョンの画像が一部欠けるという
問題があった。
従って、ＮＴＳＣインタレース用信号色信号、ＮＴＳＣ
信号再生用のスクリーンの水平方向を一杯にしてハイビ
ジョンの画像を表示するためには、ハイビジョンの画像
の垂直方向を４：１．５で変換すれば良く、本発明は、
走査線数１１２５本のハイビジョンのＭＵＳＥ信号中に
含まれている１フイールド５１６本の輝度信号走査線を
１．５／４に圧縮してＮＴＳＣインクレース用信号に変
換する垂直フィルタ回路を提供することを目的とする。
信号再生用のスクリーンの水平方向を一杯にしてハイビ
ジョンの画像を表示するためには、ハイビジョンの画像
の垂直方向を４：１．５で変換すれば良く、本発明は、
走査線数１１２５本のハイビジョンのＭＵＳＥ信号中に
含まれている１フイールド５１６本の輝度信号走査線を
１．５／４に圧縮してＮＴＳＣインクレース用信号に変
換する垂直フィルタ回路を提供することを目的とする。
第５図は本発明の一実施例を示すＭ Ｕ Ｓ Ｅ／ＮＴ
ＳＣコンバータに使用する垂直フィルタの走査線変換の
位置関係を示す説明図であり、同図に示すように、ハイ
ビジョンのＭＵＳＥ信号をディジタル信号に変換して抽
出した１フイールド５１６本の走査線を有する輝度信号
を垂直フィルタに入力して、同垂直フィルタで前記５１
６本の輝度信号走査線の隣接する４本の実線で示す走査
線の第１に７／８、第２に１７８の重み付けを行って加
算して点線で示す１番目の走査線を抽出し、前記第２と
第３に各々１／２の重み付けを行って加算して点線で示
す２番目の走査線を抽出し、前記第３に１／８、第４に
７／８の重み付けを行って加算して点線で示す３番目の
走査線を抽出し、同手順を繰り返すことにより走査線数
を３／４に圧縮するようにして、ＮＴＳＣノンインタレ
ース用信号に変換している。
ＳＣコンバータに使用する垂直フィルタの走査線変換の
位置関係を示す説明図であり、同図に示すように、ハイ
ビジョンのＭＵＳＥ信号をディジタル信号に変換して抽
出した１フイールド５１６本の走査線を有する輝度信号
を垂直フィルタに入力して、同垂直フィルタで前記５１
６本の輝度信号走査線の隣接する４本の実線で示す走査
線の第１に７／８、第２に１７８の重み付けを行って加
算して点線で示す１番目の走査線を抽出し、前記第２と
第３に各々１／２の重み付けを行って加算して点線で示
す２番目の走査線を抽出し、前記第３に１／８、第４に
７／８の重み付けを行って加算して点線で示す３番目の
走査線を抽出し、同手順を繰り返すことにより走査線数
を３／４に圧縮するようにして、ＮＴＳＣノンインタレ
ース用信号に変換している。
あるいは、前記１／８及び７／８の重み付けの数値を使
用する代わりに同数値の近似値である、１／６及び５／
６の数値を使用し第５図の括弧内で示した重み付けで走
査線を抽出するようにして、輝度信号の走査線数を３／
４に圧縮するようにしたものである。
用する代わりに同数値の近似値である、１／６及び５／
６の数値を使用し第５図の括弧内で示した重み付けで走
査線を抽出するようにして、輝度信号の走査線数を３／
４に圧縮するようにしたものである。
更に、前記３／４に圧縮された走査線の各２本から１本
を抽出するようにして、ＮＴＳＣインタレース用信号色
信号するようにしている。
を抽出するようにして、ＮＴＳＣインタレース用信号色
信号するようにしている。
本発明では、第５図の如（ＭＵＳＥ信号の１フレームの
走査線１１２５本の内、毎秒６０Ｈｚの１フイ一ルド分
の５１６本の輝度信号走査線の各４本から３本に変換し
て走査線を変えるようにしてあり、５１６本を３８７本
の走査線に変換し、更に同３８７本の走査線の各２本か
ら１本に変換して走査線数を変えるようにして、３８７
本を１９３．５本の走査線に変換し、フィールド数毎秒
６０のＮＴＳＣインタレース用信号色信号ようにしてい
る。
走査線１１２５本の内、毎秒６０Ｈｚの１フイ一ルド分
の５１６本の輝度信号走査線の各４本から３本に変換し
て走査線を変えるようにしてあり、５１６本を３８７本
の走査線に変換し、更に同３８７本の走査線の各２本か
ら１本に変換して走査線数を変えるようにして、３８７
本を１９３．５本の走査線に変換し、フィールド数毎秒
６０のＮＴＳＣインタレース用信号色信号ようにしてい
る。
ＮＴＳＣインクレース用信号の１フイールドの有効走査
線本数は２４１．５本であり、１９３゜５本との差分は
映像信号のないブランク部分となるが、直流成分を同ブ
ランク部分に重畳する等の処理を行い、水平方向は圧縮
率３／４で時間軸圧縮を行うことによりＮＴＳＣ信号再
生用のスクリーンの水平方向を一杯にしてハイビジジン
の画像を縦横比９：１６のまま表示することができる。
線本数は２４１．５本であり、１９３゜５本との差分は
映像信号のないブランク部分となるが、直流成分を同ブ
ランク部分に重畳する等の処理を行い、水平方向は圧縮
率３／４で時間軸圧縮を行うことによりＮＴＳＣ信号再
生用のスクリーンの水平方向を一杯にしてハイビジジン
の画像を縦横比９：１６のまま表示することができる。
第１図は本発明の一実施例を示すＭ Ｕ Ｓ Ｅ／ＮＴ
ＳＣコンバータの要部電気回路ブロック図であり、ハイ
ビジョンのＭＵＳＥ信号をディジタル信号に変換して抽
出した走査線数１１２５本の内１フイールド分の５１６
本の輝度信号を入力端子１を介して垂直フィルタに入力
しており、同垂直フィルタで入力された映像信号αを分
岐させて、同分岐させて第１をＩ Ｈ遅延回路２に入力
して１Ｈ遅延させた信号βを出力させ、信号βの出力を
分岐させて一方を加算器３に入力し、同加算器３で前記
入力信号の分岐の第２から加えられている入力映像信号
αと加算してα＋βの信号を出力して１／２を乗算する
乗算器６に入力し、同乗算器６で１／２を乗じて１／２
・ （α＋β）の信号を出力し、１／、２・ （α＋β
）の信号出力を分岐させて、同分岐させた一方をセレク
タ１０に入力している。
ＳＣコンバータの要部電気回路ブロック図であり、ハイ
ビジョンのＭＵＳＥ信号をディジタル信号に変換して抽
出した走査線数１１２５本の内１フイールド分の５１６
本の輝度信号を入力端子１を介して垂直フィルタに入力
しており、同垂直フィルタで入力された映像信号αを分
岐させて、同分岐させて第１をＩ Ｈ遅延回路２に入力
して１Ｈ遅延させた信号βを出力させ、信号βの出力を
分岐させて一方を加算器３に入力し、同加算器３で前記
入力信号の分岐の第２から加えられている入力映像信号
αと加算してα＋βの信号を出力して１／２を乗算する
乗算器６に入力し、同乗算器６で１／２を乗じて１／２
・ （α＋β）の信号を出力し、１／、２・ （α＋β
）の信号出力を分岐させて、同分岐させた一方をセレク
タ１０に入力している。
前記分岐させた１／２・ （α＋β）の信号出力の他方
は１／４を乗算する乗算器７に入力し、同乗算器７で１
／４を乗じて１／８・ （α＋β）の信号を出力し加算
器９に入力している。
は１／４を乗算する乗算器７に入力し、同乗算器７で１
／４を乗じて１／８・ （α＋β）の信号を出力し加算
器９に入力している。
前記入力信号の分岐の第３から入力映像信号αをセレク
タ４に入力し、さらに、前記信号βの出力の分岐させた
他方を同セレクタ４に入力し、同セレクタ４に加えられ
ている制御信号１により信号α、あるいは信号βを出力
して３／４を乗算する乗算器５に入力し、同乗算器５で
３／４を乗じて３／４・α、あるいは３／４・βの信号
を出力し、加算器９に入力している。
タ４に入力し、さらに、前記信号βの出力の分岐させた
他方を同セレクタ４に入力し、同セレクタ４に加えられ
ている制御信号１により信号α、あるいは信号βを出力
して３／４を乗算する乗算器５に入力し、同乗算器５で
３／４を乗じて３／４・α、あるいは３／４・βの信号
を出力し、加算器９に入力している。
同加算器９で加えられている前記１／８・ （α＋β）
の信号に前記３／４・α、あるいは３／４・β信号を加
算しで１／８・ （７α→−β）、あるいは１／８・
（α＋７β）の信号を出力してセレクタ１０Ｌ二人力し
ている。
の信号に前記３／４・α、あるいは３／４・β信号を加
算しで１／８・ （７α→−β）、あるいは１／８・
（α＋７β）の信号を出力してセレクタ１０Ｌ二人力し
ている。
セレクタ１０では加えられている制御信号２により入力
される前記１／２・ （α＋β）の信号と、１／８・
（７α＋β）の信号と１／８・ （α＋７β）の信号の
いずれかを選択して出力し、ＦＩＦＯ（Ｆａｓｔ Ｉｎ
Ｆａｓｔ Ｏｕｔの略）タイプのメモリ１１に入力し
、同メモリ１１では入力されている書き込み制御信号及
び読み出し制御信号により入力信号の書き込み及び読み
出しを行って出力し、同出力を分岐させて同分岐させて
一方を１Ｈ遅延回路２０に入力して、同１Ｈ遅延回路２
０で入力信号を１Ｈ遅延させて出力して加算器２１に加
え、前記分岐させた他方は直接加算器２１に入力して同
加算器２１で前記１Ｈ遅延させた信号に加算して出力し
乗算器２２に入力し、同乗算器２２で１／２を乗じて出
力しメモリ２３に入力している。
される前記１／２・ （α＋β）の信号と、１／８・
（７α＋β）の信号と１／８・ （α＋７β）の信号の
いずれかを選択して出力し、ＦＩＦＯ（Ｆａｓｔ Ｉｎ
Ｆａｓｔ Ｏｕｔの略）タイプのメモリ１１に入力し
、同メモリ１１では入力されている書き込み制御信号及
び読み出し制御信号により入力信号の書き込み及び読み
出しを行って出力し、同出力を分岐させて同分岐させて
一方を１Ｈ遅延回路２０に入力して、同１Ｈ遅延回路２
０で入力信号を１Ｈ遅延させて出力して加算器２１に加
え、前記分岐させた他方は直接加算器２１に入力して同
加算器２１で前記１Ｈ遅延させた信号に加算して出力し
乗算器２２に入力し、同乗算器２２で１／２を乗じて出
力しメモリ２３に入力している。
同メモリ２３にはＦ Ｉ Ｆ Ｏ（Ｆａｓｔ Ｉｎ Ｆ
ａｓｔ Ｏｕｔの略）タイプのメモリを使用するように
しており、第５図に示すようにＮＴＳＣノンインクレー
ス信号の輝度信号走査線の各２本から抽出された信号が
インタレース信号に変換されるように、読み出しの速さ
を書き込み時の速さの１／２でメモリ２３から読み出し
するようにし、メモリ２３に加えている書き込み制御信
号２により、あるフィールドではＮＴＳＣインタレース
信号の奇数ラインを変換すれば、次のフィールドでは偶
数ラインを変換するようにして、出力端子２４に出力す
ることにより、入力されたハイビジョンのＭＵＳＥ（Ｋ
Ｍの１フイールド５１６本の輝度信号を１．５／４に圧
縮してＮＴＳＣインタレース用信号定信号する。
ａｓｔ Ｏｕｔの略）タイプのメモリを使用するように
しており、第５図に示すようにＮＴＳＣノンインクレー
ス信号の輝度信号走査線の各２本から抽出された信号が
インタレース信号に変換されるように、読み出しの速さ
を書き込み時の速さの１／２でメモリ２３から読み出し
するようにし、メモリ２３に加えている書き込み制御信
号２により、あるフィールドではＮＴＳＣインタレース
信号の奇数ラインを変換すれば、次のフィールドでは偶
数ラインを変換するようにして、出力端子２４に出力す
ることにより、入力されたハイビジョンのＭＵＳＥ（Ｋ
Ｍの１フイールド５１６本の輝度信号を１．５／４に圧
縮してＮＴＳＣインタレース用信号定信号する。
上記実施例では乗算器を使用して説明しているが、乗算
器を使用する代わりにビットシフトと加算器を使用する
ようにして、入力された信号のビットをシフトさせて、
同シフトさせた信号同士を加算するようにしても良い。
器を使用する代わりにビットシフトと加算器を使用する
ようにして、入力された信号のビットをシフトさせて、
同シフトさせた信号同士を加算するようにしても良い。
乗算器を使用すると回路が複雑になり、回路規模も大き
くなるが、ビー／ ）シフトと加算だけであれば回路規
模も小さくできるという利点がある。あるいは、乗算器
を使用する代わりに係数ＲＯＭを使用し、同係数ＲＯＭ
の内部の係数と入力信号とを演算して出力するようにし
ても良い。
くなるが、ビー／ ）シフトと加算だけであれば回路規
模も小さくできるという利点がある。あるいは、乗算器
を使用する代わりに係数ＲＯＭを使用し、同係数ＲＯＭ
の内部の係数と入力信号とを演算して出力するようにし
ても良い。
また、乗算器５．７に各々３／４．１／４の乗数を使用
しているが、各々２／３１．１／３の乗数を使用するよ
うにしても良い。この場合には第４図中の■のケースに
示すように、前記メモリ１１に１／２・ （α＋β）の
信号と１／６・ （５α→−β）の信号と１／６・ （
α＋５β）の信号が入力されるようになる。
しているが、各々２／３１．１／３の乗数を使用するよ
うにしても良い。この場合には第４図中の■のケースに
示すように、前記メモリ１１に１／２・ （α＋β）の
信号と１／６・ （５α→−β）の信号と１／６・ （
α＋５β）の信号が入力されるようになる。
第２図は第１図における制御信号を供給する制御回路の
電気回路ブロック図であり、３ｏはラインカウンタであ
り、入力信号としてハイビジョンのＭＵＳＥ信号をディ
ジタル信号に変換して抽出した走査線数１１２５本の内
１フィールド分の５１６本の輝度信号データを入力して
おり、ラインカウントＯ（ＬＣＯ）のＬ Ｓ Ｂの桁と
ラインカラン）１ （ＬＣＩ）のＬ Ｓ Ｂの−っ前の
桁を制御信号として出力するようにしてあり、また、ラ
インカウンタ３０でラインをカウントしてタイミング信
号を読み出し制御信号発生回路３７に入力しており、同
読み出し制御信号発生回路３７では第３図に示すような
フィールドの先頭から１２９ライン迄がＬレベルで１３
０ライン目でＨレベルになり、同Ｈレベルの期間が５１
６ライン迄継続する読み出し制御信号を出力するように
している。
電気回路ブロック図であり、３ｏはラインカウンタであ
り、入力信号としてハイビジョンのＭＵＳＥ信号をディ
ジタル信号に変換して抽出した走査線数１１２５本の内
１フィールド分の５１６本の輝度信号データを入力して
おり、ラインカウントＯ（ＬＣＯ）のＬ Ｓ Ｂの桁と
ラインカラン）１ （ＬＣＩ）のＬ Ｓ Ｂの−っ前の
桁を制御信号として出力するようにしてあり、また、ラ
インカウンタ３０でラインをカウントしてタイミング信
号を読み出し制御信号発生回路３７に入力しており、同
読み出し制御信号発生回路３７では第３図に示すような
フィールドの先頭から１２９ライン迄がＬレベルで１３
０ライン目でＨレベルになり、同Ｈレベルの期間が５１
６ライン迄継続する読み出し制御信号を出力するように
している。
読み出し制御信号発生回路３７がらの出力は入力端子１
６を介して第１図に示すメモリ１１に入力しており、読
み出し制御信号のＩ］レベルの期間で書き込まれたデー
タを読み出すようにしている。
６を介して第１図に示すメモリ１１に入力しており、読
み出し制御信号のＩ］レベルの期間で書き込まれたデー
タを読み出すようにしている。
前記ラインカウンタ３０からのラインカウントＯの信号
は分岐させてあり、インバータ３２とＡＮＤ回路３３と
３５に入力している。インバータ３２は入力信号の極性
を反転させて出力するようにしており、同出力を分岐さ
せて一方を制御信号２として出力するようにし、同分岐
させた他方をＡＮＤ回路３４に入力するようにしている
。
は分岐させてあり、インバータ３２とＡＮＤ回路３３と
３５に入力している。インバータ３２は入力信号の極性
を反転させて出力するようにしており、同出力を分岐さ
せて一方を制御信号２として出力するようにし、同分岐
させた他方をＡＮＤ回路３４に入力するようにしている
。
第４図は第１回の電気回路ブロック図中の制御信号の極
性とメモリの書き込み状態を示す説明図であり、同図に
示すようにラインカウントＯの値が１の場合は制御信号
２として■、レベルの信号を出力し、ラインカウント０
の値が０の場合は制御信号２としてＨレベルの信号を出
力するようにしており、制御信号２は入力端子１４を介
して第１図に示すセレクタ１０に入力しており、同セレ
クタ１０は制御信号２がＬレベルの場合は加算器９から
の入力信号Ａを出力し、制御信号２がＨレベルの場合は
乗算器６からの入力信号Ｂを出力する。
性とメモリの書き込み状態を示す説明図であり、同図に
示すようにラインカウントＯの値が１の場合は制御信号
２として■、レベルの信号を出力し、ラインカウント０
の値が０の場合は制御信号２としてＨレベルの信号を出
力するようにしており、制御信号２は入力端子１４を介
して第１図に示すセレクタ１０に入力しており、同セレ
クタ１０は制御信号２がＬレベルの場合は加算器９から
の入力信号Ａを出力し、制御信号２がＨレベルの場合は
乗算器６からの入力信号Ｂを出力する。
前記ラインカウンタ３０からのラインカウント１の信号
は分岐させてあり、インバータ３１とＡＮＤ回路３３と
３４に入力している。インバータ３１は入力信号の極性
を反転させて出力しＡＮＤ回路３５に入力するようにし
ている。ＡＮＤ回路３５には前記ラインカウント０から
の信号も入力されており、第４図に示すようにラインカ
ウントｌの信号が０でラインカウント０の信号が１の場
合に、ＡＮＤ回路３５からＨレベルの信号が出力され、
他の場合にはＩ、レベルの信号が出力され、同ＡＮＤ回
路３５からの出力を分岐させて一方を制御信号１として
入力端子１３を介して第１図に示すセレクタ４に入力し
ており、前記分岐させた他方をＯＲ回路３６に入力して
いる。
は分岐させてあり、インバータ３１とＡＮＤ回路３３と
３４に入力している。インバータ３１は入力信号の極性
を反転させて出力しＡＮＤ回路３５に入力するようにし
ている。ＡＮＤ回路３５には前記ラインカウント０から
の信号も入力されており、第４図に示すようにラインカ
ウントｌの信号が０でラインカウント０の信号が１の場
合に、ＡＮＤ回路３５からＨレベルの信号が出力され、
他の場合にはＩ、レベルの信号が出力され、同ＡＮＤ回
路３５からの出力を分岐させて一方を制御信号１として
入力端子１３を介して第１図に示すセレクタ４に入力し
ており、前記分岐させた他方をＯＲ回路３６に入力して
いる。
前記セレクタ４は制御信号１がＨレベルの場合は１Ｈ遅
延回路２からの入力信号Ａを出力し、制御信号１がＬレ
ベルの場合は入力端子１からの入力信号Ｂを出力する。
延回路２からの入力信号Ａを出力し、制御信号１がＬレ
ベルの場合は入力端子１からの入力信号Ｂを出力する。
前記ＯＲ回路３６はＡＮＤ回路３３．３４及び３５から
の出力が加えられており、第４図に示すようにラインカ
ウント１の信号が０でラインカウントＯの信号がＯの場
合に、Ｉ、レベルの信号が出力され、他の場合にはＨレ
ベルの信号が出力さ籾量出力を書き込み制御信号１とし
て入力端子１５を介して第１図に示すメモリ１１に入力
しており、メモリ１１は書き込み制御信号１がＨレベル
の場合のみセレクタ１０からの出力を書き込むようにし
ている。
の出力が加えられており、第４図に示すようにラインカ
ウント１の信号が０でラインカウントＯの信号がＯの場
合に、Ｉ、レベルの信号が出力され、他の場合にはＨレ
ベルの信号が出力さ籾量出力を書き込み制御信号１とし
て入力端子１５を介して第１図に示すメモリ１１に入力
しており、メモリ１１は書き込み制御信号１がＨレベル
の場合のみセレクタ１０からの出力を書き込むようにし
ている。
また、書き込み制御信号２は読み出し制御信号と同様に
、ラインカウンタ３０でラインをカウントしてタイミン
グ信号を書き込み制御信号発生回路に入力し、同書き込
み制御信号発生回路でメモリ２３に書き込み用の制御信
号を発生させるよ・うにしている（図示せず）。
、ラインカウンタ３０でラインをカウントしてタイミン
グ信号を書き込み制御信号発生回路に入力し、同書き込
み制御信号発生回路でメモリ２３に書き込み用の制御信
号を発生させるよ・うにしている（図示せず）。
以上説明したように、本発明によれば、走査線数１１２
５本のハイビジジンのＭＵＳＥ信号の走査線数を１．５
／４に圧縮して、ＮＴＳＣインクレース用信号定信号す
ることができ、水平方向の時間軸を３／４で圧縮すれば
、ハイビジジンの画像をそのままの縦横比９：１６でＮ
ＴＳＣ信号再生用のスクリーンの水平方向を一杯にして
表示することを可能とする垂直フィルタ回路を提供する
ことができる。
５本のハイビジジンのＭＵＳＥ信号の走査線数を１．５
／４に圧縮して、ＮＴＳＣインクレース用信号定信号す
ることができ、水平方向の時間軸を３／４で圧縮すれば
、ハイビジジンの画像をそのままの縦横比９：１６でＮ
ＴＳＣ信号再生用のスクリーンの水平方向を一杯にして
表示することを可能とする垂直フィルタ回路を提供する
ことができる。
第１図は本発明の一実施例を示すＭ Ｕ Ｓ Ｅ／ＮＴ
ＳＣコンバータの要部電気回路ブロック図、第２図は同
上の電気回路ブロック図中の制御信号を供給する制御回
路の電気回路ブロック図、第３図は同」二の電気回路ブ
ロック図中の制御信号の波形図、第４図は同上の電気回
路ブロック図中の制御信号の極性とメモリの書き込み状
態を示す説明１ｉ第５図は垂直フィルタの走査線変換の
位置関係を示す説明図、第６図は画面の縦横比９：１６
のハイビジョンの画像を３＝４のＮＴＳＣ信号再生用の
スクリーンに嵌め込んだ説明図である。 １．１３，１４，１５．１６・・・−入力端子、２゜２
０−Ｉ Ｈ遅延回路、３． ９． ２１− 加算器４
．１（１−−−セレクタ、５，６，７．２２ − 乗算
器、１１．２３−・−メモリ、２４叩・出力端子、３０
・−・ ラインカウンタ、３１．３２ − インバー
タ、３３，３４．３５−・−Ａ Ｎ Ｄ回路、３．６、
−１−ＯＲ回路、３７−・−読み出し制御信号発生回路
。 特許出願人 株式会社富士通ゼネラル
ＳＣコンバータの要部電気回路ブロック図、第２図は同
上の電気回路ブロック図中の制御信号を供給する制御回
路の電気回路ブロック図、第３図は同」二の電気回路ブ
ロック図中の制御信号の波形図、第４図は同上の電気回
路ブロック図中の制御信号の極性とメモリの書き込み状
態を示す説明１ｉ第５図は垂直フィルタの走査線変換の
位置関係を示す説明図、第６図は画面の縦横比９：１６
のハイビジョンの画像を３＝４のＮＴＳＣ信号再生用の
スクリーンに嵌め込んだ説明図である。 １．１３，１４，１５．１６・・・−入力端子、２゜２
０−Ｉ Ｈ遅延回路、３． ９． ２１− 加算器４
．１（１−−−セレクタ、５，６，７．２２ − 乗算
器、１１．２３−・−メモリ、２４叩・出力端子、３０
・−・ ラインカウンタ、３１．３２ − インバー
タ、３３，３４．３５−・−Ａ Ｎ Ｄ回路、３．６、
−１−ＯＲ回路、３７−・−読み出し制御信号発生回路
。 特許出願人 株式会社富士通ゼネラル
Claims (5)
- （１）ハイビジョン信号をディジタル信号に変換して抽
出した輝度信号走査線に対して、同走査線の隣接する４
本を群として演算処理して３本の走査線に変換し、各群
から変換された全ての走査線の相互の垂直方向の間隔が
略等距離になるようにして輝度信号走査線数を圧縮し、
標準テレビジョンのノンインタレース用信号に変換し、
同ノンインタレース用信号に変換された輝度信号走査線
の各２本から１本を抽出して、標準テレビジョンのイン
タレース用信号に変換することを特徴とする垂直フィル
タ回路。 - （２）前記輝度信号走査線の隣接する４本の走査線の第
１に５／６、第２に１／６の重み付けを行って加算して
１番目の走査線を抽出し、前記第２と第３に各々１／２
の重み付けを行って加算して２番目の走査線を抽出し、
前記第３に１／６、第４に５／６の重み付けを行って加
算して３番目の走査線を抽出し、同手順を繰り返すこと
により走査線数を３／４に圧縮し、更に前記３／４に圧
縮された走査線の各２本から１本を抽出することを特徴
とする請求項（１）記載の垂直フィルタ回路。 - （３）前記垂直フィルタが、入力信号と同入力信号を１
Ｈ遅延させた信号の出力回路とを分岐させて同分岐させ
た一方を相互に加算する第１加算器と、同第１加算器か
らの出力に１／２を乗算する第１乗算器と、同第１乗算
器の出力を分岐させて同分岐させた一方を第１セレクタ
に入力し、他方を第２乗算器に入力して同第２乗算器で
１／３を乗算して第２加算器に入力する回路と、前記入
力信号と同入力信号を１Ｈ遅延させた信号の出力回路と
を分岐させた他方を第２セレクタに入力する回路と、同
第２セレクタからの出力に２／３を乗算する第３乗算器
と、同第３乗算器からの出力を前記第２加算器に入力し
て前記第２乗算器からの出力とを加算して前記第１セレ
クタに入力する回路と、同第１セレクタからの出力をラ
インカウンタからの制御信号により第１メモリに書き込
み読み出して出力する回路と、同出力を分岐させて一方
を１Ｈ遅延させて第３加算器に加え、他方を直接前記第
３加算器に加えて前記１Ｈ遅延させた信号に加算して出
力する回路と、同出力に１／２を乗じて第２メモリに入
力して同第２メモリに入力信号を書き込み、同書き込ま
れた信号を書き込み時の速さの１／２で読み出して出力
する回路とからなることを特徴とする請求項（１）又は
（２）記載の垂直フィルタ回路。 - （４）前記輝度信号走査線数の隣接する４本の走査線の
第１に７／８、第２に１／８の重み付けを行って加算し
て１番目の走査線を抽出し、前記第２と第３に各々１／
２の重み付けを行って加算して２番目の走査線を抽出し
、前記第３に１／８、第４に７／８の重み付けを行って
加算して３番目の走査線を抽出し、同手順を繰り返すこ
とにより走査線数を３／４に圧縮し、更に前記３／４に
圧縮された走査線の各２本から１本を抽出することを特
徴とする請求項（１）記載の垂直フィルタ回路。 - （５）前記垂直フィルタが、入力信号と同入力信号を１
Ｈ遅延させた信号の出力回路とを分岐させて同分岐させ
た一方を相互に加算する第１加算器と、同第１加算器か
らの出力に１／２を乗算する第１乗算器と、同第１乗算
器の出力を分岐させて同分岐させた一方を第１セレクタ
に入力し、他方を第２乗算器に入力して同第２乗算器で
１／４を乗算して第２加算器に入力する回路と、前記入
力信号と同入力信号を１Ｈ遅延させた信号の出力回路と
を分岐させた他方を第２セレクタに入力する回路と、同
第２セレクタからの出力に３／４を乗算する第３乗算器
と、同第３乗算器からの出力を前記第２加算器に入力し
て前記第２乗算器からの出力とを加算して前記第１セレ
クタに入力する回路と、同第１セレクタからの出力をラ
インカウンタからの制御信号により第１メモリに書き込
み読み出して出力する回路と、同出力を分岐させて一方
を１Ｈ遅延させて第３加算器に加え、他方を直接前記第
３加算器に加えて前記１Ｈ遅延させた信号に加算して出
力する回路と、同出力に１／２を乗じて第２メモリに入
力して同第２メモリに入力信号を書き込み、同書き込ま
れた信号を書き込み時の速さの１／２で読み出して出力
する回路とからなることを特徴とする請求項（１）又は
（４）記載の垂直フィルタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2285279A JPH0817479B2 (ja) | 1990-10-23 | 1990-10-23 | 垂直フィルタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2285279A JPH0817479B2 (ja) | 1990-10-23 | 1990-10-23 | 垂直フィルタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04159888A true JPH04159888A (ja) | 1992-06-03 |
| JPH0817479B2 JPH0817479B2 (ja) | 1996-02-21 |
Family
ID=17689459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2285279A Expired - Lifetime JPH0817479B2 (ja) | 1990-10-23 | 1990-10-23 | 垂直フィルタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0817479B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997004593A1 (en) * | 1995-07-19 | 1997-02-06 | Kabushiki Kaisha Toshiba | Letter box converter |
-
1990
- 1990-10-23 JP JP2285279A patent/JPH0817479B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997004593A1 (en) * | 1995-07-19 | 1997-02-06 | Kabushiki Kaisha Toshiba | Letter box converter |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0817479B2 (ja) | 1996-02-21 |
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