JPH1042311A - 映像信号処理装置 - Google Patents
映像信号処理装置Info
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- JPH1042311A JPH1042311A JP8193310A JP19331096A JPH1042311A JP H1042311 A JPH1042311 A JP H1042311A JP 8193310 A JP8193310 A JP 8193310A JP 19331096 A JP19331096 A JP 19331096A JP H1042311 A JPH1042311 A JP H1042311A
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- JP
- Japan
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- vertical filter
- delay circuit
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- Color Television Systems (AREA)
- Processing Of Color Television Signals (AREA)
Abstract
(57)【要約】
【課題】 垂直フィルタおよび４：２：０データ変換を
少ない回路で実現する。 【解決手段】 １走査ライン分遅延する遅延回路を色差
映像信号の水平走査ライン数をｎとした時にｍ＋１個直
列接続し［ｎが奇数の場合はｍ＝(ｎ−１)／２，ｎが偶
数の場合はｍ＝ｎ／２］、かつ各遅延回路の出力に出力
タップを設けた遅延回路群と、この遅延回路群の各出力
タップに接続され、奇数ラインのｋ番目の垂直フィルタ
係数をＢk、偶数ラインの垂直フィルタ係数をＣkとした
場合にｋ番目の垂直フィルタ係数をＡkをＡk＝(Ｂk＋Ｃ
k-1)／２［ただし、Ｂm+1＝Ｃ0＝０、０＜ｋ≦ｍ］とす
る垂直フィルタ係数を有する乗算器と、この乗算器の出
力を加算する加算器とを備えたことにより、遅延回路群
と垂直フィルタを各々１つ設けるだけでよい。
少ない回路で実現する。 【解決手段】 １走査ライン分遅延する遅延回路を色差
映像信号の水平走査ライン数をｎとした時にｍ＋１個直
列接続し［ｎが奇数の場合はｍ＝(ｎ−１)／２，ｎが偶
数の場合はｍ＝ｎ／２］、かつ各遅延回路の出力に出力
タップを設けた遅延回路群と、この遅延回路群の各出力
タップに接続され、奇数ラインのｋ番目の垂直フィルタ
係数をＢk、偶数ラインの垂直フィルタ係数をＣkとした
場合にｋ番目の垂直フィルタ係数をＡkをＡk＝(Ｂk＋Ｃ
k-1)／２［ただし、Ｂm+1＝Ｃ0＝０、０＜ｋ≦ｍ］とす
る垂直フィルタ係数を有する乗算器と、この乗算器の出
力を加算する加算器とを備えたことにより、遅延回路群
と垂直フィルタを各々１つ設けるだけでよい。
Description
【０００１】
【発明の属する技術分野】本発明は、映像の色差信号に
垂直方向のフィルタ処理を行い、かつ４：２：２データ
を４：２：０データに変換する映像信号処理装置に関す
る。
垂直方向のフィルタ処理を行い、かつ４：２：２データ
を４：２：０データに変換する映像信号処理装置に関す
る。
【０００２】
【従来の技術】まず、映像の色差信号の４：２：２デー
タを４：２：０データに変換すること(以降、４：２：
０変換と称する)について説明する。
タを４：２：０データに変換すること(以降、４：２：
０変換と称する)について説明する。
【０００３】図２(a)は映像の色差信号の４：２：２デ
ータを映像に合わせて並べた説明図、図２(b)は映像の
色差信号の４：２：０データを映像に合わせて並べた説
明図である。図２(a)に示すように、４：２：２データ
は、各ラインの各画素ごとに設定されているものであ
る。また、４：２：０データは、隣合った水平ラインで
あって同一垂直位置にある画像の４：２：２データを順
次加算平均するものである。つまり、４：２：０データ
の一例としては、図２(b)の符号10に示すとおり、第１
ラインと第２ラインの同一垂直画素である４：２：２デ
ータのＵ11とＵ21の加算平均である。(Ｕ11＋Ｕ21)／２
が４：２：０データとなる。
ータを映像に合わせて並べた説明図、図２(b)は映像の
色差信号の４：２：０データを映像に合わせて並べた説
明図である。図２(a)に示すように、４：２：２データ
は、各ラインの各画素ごとに設定されているものであ
る。また、４：２：０データは、隣合った水平ラインで
あって同一垂直位置にある画像の４：２：２データを順
次加算平均するものである。つまり、４：２：０データ
の一例としては、図２(b)の符号10に示すとおり、第１
ラインと第２ラインの同一垂直画素である４：２：２デ
ータのＵ11とＵ21の加算平均である。(Ｕ11＋Ｕ21)／２
が４：２：０データとなる。
【０００４】次に、従来の垂直方向のフィルタ処理およ
び４：２：０変換を行う映像処理装置について、図面を
用いて説明する。
び４：２：０変換を行う映像処理装置について、図面を
用いて説明する。
【０００５】図３は従来の４：２：０変換のための回路
構成を示すブロック図であり、20は色差信号の奇数ライ
ンの４：２：２データが入力される入力端子、21は色差
信号の偶数ラインの４：２：２データが入力される入力
端子、22は入力端子20からの色差信号を奇数ラインの
４：２：２データを１走査ライン分だけ遅延させる遅延
回路(１ＨＤＬ)、23は奇数ライン用の第１垂直フィル
タ、24は偶数ライン用の第２垂直フィルタ、25，28は入
力信号を１走査ライン分遅延させる遅延回路、26，29は
フィルタ係数を備えた乗算器、27は各乗算器26の出力信
号を加算して出力する加算器、30は各乗算器29の出力信
号を加算して出力する加算器、31は第１および第２垂直
フィルタ23，24の出力結果を加算平均することによって
４：２：０変換を行う４：２：０変換回路を示す。
構成を示すブロック図であり、20は色差信号の奇数ライ
ンの４：２：２データが入力される入力端子、21は色差
信号の偶数ラインの４：２：２データが入力される入力
端子、22は入力端子20からの色差信号を奇数ラインの
４：２：２データを１走査ライン分だけ遅延させる遅延
回路(１ＨＤＬ)、23は奇数ライン用の第１垂直フィル
タ、24は偶数ライン用の第２垂直フィルタ、25，28は入
力信号を１走査ライン分遅延させる遅延回路、26，29は
フィルタ係数を備えた乗算器、27は各乗算器26の出力信
号を加算して出力する加算器、30は各乗算器29の出力信
号を加算して出力する加算器、31は第１および第２垂直
フィルタ23，24の出力結果を加算平均することによって
４：２：０変換を行う４：２：０変換回路を示す。
【０００６】第１垂直フィルタ23は、遅延回路22の出力
に対して複数個直列に遅延回路25を接続し、各遅延回路
25の出力端ごとに乗算器26を接続し、各乗算器26の出力
信号を加算器27で加算して出力するものである。また、
第２垂直フィルタ24は、入力端子21に対して複数個直列
に遅延回路28を接続し、各遅延回路28の出力端ごとに乗
算器29を接続し、各乗算器29の出力信号を加算器30で加
算して出力するものである。また、色差信号のライン数
をｎ個とすれば、乗算器26と乗算器29との合計がｎ個と
なる。さらに乗算器26のフィルタ係数はＢ1・・・Ｂm+
1、乗算器29のフィルタ係数はＣ1・・・Ｃmとそれぞれ
設定される。ここで、ｎが奇数の場合、ｍはｍ＝(ｎ−
１)／２と表され、ｎが偶数の場合、ｍはｍ＝ｎ／２と
表される。なお、ｎが偶数の場合、Ｂm+1＝０である。
に対して複数個直列に遅延回路25を接続し、各遅延回路
25の出力端ごとに乗算器26を接続し、各乗算器26の出力
信号を加算器27で加算して出力するものである。また、
第２垂直フィルタ24は、入力端子21に対して複数個直列
に遅延回路28を接続し、各遅延回路28の出力端ごとに乗
算器29を接続し、各乗算器29の出力信号を加算器30で加
算して出力するものである。また、色差信号のライン数
をｎ個とすれば、乗算器26と乗算器29との合計がｎ個と
なる。さらに乗算器26のフィルタ係数はＢ1・・・Ｂm+
1、乗算器29のフィルタ係数はＣ1・・・Ｃmとそれぞれ
設定される。ここで、ｎが奇数の場合、ｍはｍ＝(ｎ−
１)／２と表され、ｎが偶数の場合、ｍはｍ＝ｎ／２と
表される。なお、ｎが偶数の場合、Ｂm+1＝０である。
【０００７】次に、垂直フィルタ処理、および４：２：
０変換についての動作説明を行う。
０変換についての動作説明を行う。
【０００８】奇数ラインの４：２：２データは、偶数ラ
インの４：２：２データよりも遅延回路22により１走査
ライン分だけ遅延されて第１垂直フィルタ23に入力され
るので、奇数ラインの最初のラインである第１ライン
と、偶数ラインの最初のラインである第２ラインとは時
間的に同一位相に調節され、以降各最終ラインまで合わ
せられる。第１および第２垂直フィルタ23，24は、遅延
回路25，28と乗算器26，29のフィルタ係数により、奇数
ラインと偶数ラインの４：２：２データをフィルタリン
グする。４：２：０変換回路31は、各隣接ラインであっ
て同一垂直位置にある４：２：２データをフィルタリン
グしたものを加算平均し、４：２：０変換を行う。以上
により、４：２：０変換回路31の出力端子32からは、
４：２：０データ変換されたものが出力される。
インの４：２：２データよりも遅延回路22により１走査
ライン分だけ遅延されて第１垂直フィルタ23に入力され
るので、奇数ラインの最初のラインである第１ライン
と、偶数ラインの最初のラインである第２ラインとは時
間的に同一位相に調節され、以降各最終ラインまで合わ
せられる。第１および第２垂直フィルタ23，24は、遅延
回路25，28と乗算器26，29のフィルタ係数により、奇数
ラインと偶数ラインの４：２：２データをフィルタリン
グする。４：２：０変換回路31は、各隣接ラインであっ
て同一垂直位置にある４：２：２データをフィルタリン
グしたものを加算平均し、４：２：０変換を行う。以上
により、４：２：０変換回路31の出力端子32からは、
４：２：０データ変換されたものが出力される。
【０００９】
【発明が解決しようとする課題】しかしながら、従来の
垂直フィルタ処理および４：２：２データを４：２：０
データに変換する映像信号処理装置では、垂直フィルタ
の処理において、奇数ライン用と偶数ライン用の２種類
のフィルタを必要とし回路規模が増大するという問題が
あった。
垂直フィルタ処理および４：２：２データを４：２：０
データに変換する映像信号処理装置では、垂直フィルタ
の処理において、奇数ライン用と偶数ライン用の２種類
のフィルタを必要とし回路規模が増大するという問題が
あった。
【００１０】本発明は、このような問題を解決し、垂直
フィルタおよび４：２：０データ変換を少ない回路で実
現する優れた映像信号処理装置を提供することをその課
題とする。
フィルタおよび４：２：０データ変換を少ない回路で実
現する優れた映像信号処理装置を提供することをその課
題とする。
【００１１】
【課題を解決するための手段】前記課題を解決するため
の手段としての、本発明の映像信号処理装置は、色差映
像信号の水平走査ライン数をｎとした時に、色差映像信
号の水平走査ライン入力に対して、１走査ライン分遅延
する遅延回路をｍ＋１個直列接続した遅延回路群と［ｎ
が奇数の場合はｍ＝(ｎ−１)／２，ｎが偶数の場合はｍ
＝ｎ／２］、この遅延回路群の各出力に接続され、奇数
ラインのｋ番目の垂直フィルタ係数をＢk、偶数ライン
のｋ番目の垂直フィルタ係数をＣkとした場合にｋ番目
の垂直フィルタ係数ＡkをＡk＝(Ｂk＋Ｃk-1)／２［ただ
し、Ｂm+1＝Ｃ0＝０、０＜ｋ≦ｍ］とする垂直フィルタ
係数を有する乗算器と、この乗算器の出力を加算する加
算器とを備えたことを特徴とする。
の手段としての、本発明の映像信号処理装置は、色差映
像信号の水平走査ライン数をｎとした時に、色差映像信
号の水平走査ライン入力に対して、１走査ライン分遅延
する遅延回路をｍ＋１個直列接続した遅延回路群と［ｎ
が奇数の場合はｍ＝(ｎ−１)／２，ｎが偶数の場合はｍ
＝ｎ／２］、この遅延回路群の各出力に接続され、奇数
ラインのｋ番目の垂直フィルタ係数をＢk、偶数ライン
のｋ番目の垂直フィルタ係数をＣkとした場合にｋ番目
の垂直フィルタ係数ＡkをＡk＝(Ｂk＋Ｃk-1)／２［ただ
し、Ｂm+1＝Ｃ0＝０、０＜ｋ≦ｍ］とする垂直フィルタ
係数を有する乗算器と、この乗算器の出力を加算する加
算器とを備えたことを特徴とする。
【００１２】このような構成により、奇数ライン、偶数
ラインごとに１走査ライン分遅延する遅延回路群および
乗算器を用意することなく、１つの水平走査ラインに対
して遅延回路群と乗算器を１つ設けるだけでよいので、
回路構成が簡単になり、かつ小型化できるものである。
ラインごとに１走査ライン分遅延する遅延回路群および
乗算器を用意することなく、１つの水平走査ラインに対
して遅延回路群と乗算器を１つ設けるだけでよいので、
回路構成が簡単になり、かつ小型化できるものである。
【００１３】
【発明の実施の形態】以下、本発明の実施形態につい
て、図面を参照して説明する。
て、図面を参照して説明する。
【００１４】図１は本発明の一実施形態の映像信号処理
装置の回路構成を示すブロック図であり、１は水平走査
された４：２：２データである色差信号が入力される入
力端子、２は４：２：０変換する映像信号処理装置、３
は４：２：０変換されたデータを出力する出力端子、４
は１走査ライン分遅延させる遅延回路を示す。この遅延
回路４は、色差映像信号の水平走査ライン数をｎとした
時に、直列にｍ＋１個接続されるものであり［ｎが奇数
の場合はｍ＝(ｎ−１)／２，ｎが偶数の場合はｍ＝ｎ／
２］、例えば、ＮＴＳＣテレビジョン方式であれば、１
画面を構成する走査線が525本であるので、262個の遅延
回路４が接続されることとなる。
装置の回路構成を示すブロック図であり、１は水平走査
された４：２：２データである色差信号が入力される入
力端子、２は４：２：０変換する映像信号処理装置、３
は４：２：０変換されたデータを出力する出力端子、４
は１走査ライン分遅延させる遅延回路を示す。この遅延
回路４は、色差映像信号の水平走査ライン数をｎとした
時に、直列にｍ＋１個接続されるものであり［ｎが奇数
の場合はｍ＝(ｎ−１)／２，ｎが偶数の場合はｍ＝ｎ／
２］、例えば、ＮＴＳＣテレビジョン方式であれば、１
画面を構成する走査線が525本であるので、262個の遅延
回路４が接続されることとなる。
【００１５】５は乗算器を示し、遅延回路４の各出力ご
とに乗算器５が１つずつ接続されるものである。また、
この乗算器５の出力は、加算器６によって合算され、出
力端子３に接続される。
とに乗算器５が１つずつ接続されるものである。また、
この乗算器５の出力は、加算器６によって合算され、出
力端子３に接続される。
【００１６】次に、本実施形態の装置の動作について説
明する。
明する。
【００１７】水平走査された４：２：２色差信号は、遅
延回路４へ入力され、以降１Ｈ×(ｍ＋１)分だけの遅延
がなされる(１Ｈは単位遅延時間を示す)。遅延回路４の
１Ｈごとの出力は、それぞれに接続された乗算器５へ入
力される。ここで、乗算器５の係数は、奇数ラインの垂
直フィルタの係数をＢ1，・・・，Ｂm、偶数ラインの垂
直フィルタの係数をＣ1，・・・，Ｃmのとき、次に示す
(数１)で表すことができる。
延回路４へ入力され、以降１Ｈ×(ｍ＋１)分だけの遅延
がなされる(１Ｈは単位遅延時間を示す)。遅延回路４の
１Ｈごとの出力は、それぞれに接続された乗算器５へ入
力される。ここで、乗算器５の係数は、奇数ラインの垂
直フィルタの係数をＢ1，・・・，Ｂm、偶数ラインの垂
直フィルタの係数をＣ1，・・・，Ｃmのとき、次に示す
(数１)で表すことができる。
【００１８】
【数１】
【００１９】これらの各乗算器５の出力は、加算器６で
合算され、４：２：０変換の色差出力信号となる。
合算され、４：２：０変換の色差出力信号となる。
【００２０】このように、本実施形態における映像信号
処理装置によれば、ｍ＋１個の遅延回路による遅延回路
群を１つ設け、各遅延回路の出力に乗算器を１つずつ設
け、加算器によりこれら乗算器の出力を合算する構成と
したことにより、４：２：０変換した色差信号を得るこ
とができる。したがって、従来のように奇数ラインと偶
数ラインとに対応する２つの遅延回路群を設けるもので
なく、図３における４：２：０変換回路31を必要としな
いため、回路構成が簡単で小型化を図ることができる。
処理装置によれば、ｍ＋１個の遅延回路による遅延回路
群を１つ設け、各遅延回路の出力に乗算器を１つずつ設
け、加算器によりこれら乗算器の出力を合算する構成と
したことにより、４：２：０変換した色差信号を得るこ
とができる。したがって、従来のように奇数ラインと偶
数ラインとに対応する２つの遅延回路群を設けるもので
なく、図３における４：２：０変換回路31を必要としな
いため、回路構成が簡単で小型化を図ることができる。
【００２１】
【発明の効果】以上、説明したように構成された本発明
によれば、従来のように奇数ラインと偶数ラインとに対
応する２つの遅延回路群を設けるものではなく遅延回路
群を１つ設けるだけでよいので回路の簡略化が可能とな
り、従来例における４：２：０変換回路を必要とせず、
構成が簡単で小型化が可能となる。
によれば、従来のように奇数ラインと偶数ラインとに対
応する２つの遅延回路群を設けるものではなく遅延回路
群を１つ設けるだけでよいので回路の簡略化が可能とな
り、従来例における４：２：０変換回路を必要とせず、
構成が簡単で小型化が可能となる。
【図１】本発明の一実施形態の映像信号処理装置の回路
構成を示すブロック図である。
構成を示すブロック図である。
【図２】映像の色差信号のデータを映像に合わせて並べ
た説明図である。
た説明図である。
【図３】従来の４：２：０変換のための回路構成を示す
ブロック図である。
ブロック図である。
１，20，21…入力端子、 ２…映像信号処理装置、
３，32…出力端子、 ４，22，25，28…遅延回路、
５，26，29…乗算器、 ６，27，30…加算器、 23…第
１垂直フィルタ、 24…第２垂直フィルタ、 31…４：
２：０変換回路。
３，32…出力端子、 ４，22，25，28…遅延回路、
５，26，29…乗算器、 ６，27，30…加算器、 23…第
１垂直フィルタ、 24…第２垂直フィルタ、 31…４：
２：０変換回路。
Claims (1)
- 【請求項１】 色差映像信号の水平走査ライン数をｎと
した時に、色差映像信号の水平走査ライン入力に対し
て、１走査ライン分遅延する遅延回路をｍ＋１個直列接
続した遅延回路群と［ｎが奇数の場合はｍ＝(ｎ−１)／
２，ｎが偶数の場合はｍ＝ｎ／２］、この遅延回路群の
各出力に接続され、奇数ラインのｋ番目の垂直フィルタ
係数をＢk、偶数ラインのｋ番目の垂直フィルタ係数を
Ｃkとした場合にｋ番目の垂直フィルタ係数ＡkをＡk＝
(Ｂk＋Ｃk-1)／２［ただし、Ｂm+1＝Ｃ0＝０、０＜ｋ≦
ｍ］とする垂直フィルタ係数を有する乗算器と、この乗
算器の出力を加算する加算器とを備えたことを特徴とす
る映像信号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8193310A JPH1042311A (ja) | 1996-07-23 | 1996-07-23 | 映像信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8193310A JPH1042311A (ja) | 1996-07-23 | 1996-07-23 | 映像信号処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1042311A true JPH1042311A (ja) | 1998-02-13 |
Family
ID=16305788
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8193310A Pending JPH1042311A (ja) | 1996-07-23 | 1996-07-23 | 映像信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1042311A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2248628A (en) * | 1990-10-01 | 1992-04-15 | Mitsubishi Materials Corp | Cell culture in media comprising a calcium phosphate compound as carrier |
| GB2474354A (en) * | 2009-10-07 | 2011-04-13 | Hoya Corp | Virus purification method using sintered hydroxyapatite particles |
| JP2015149595A (ja) * | 2014-02-06 | 2015-08-20 | 株式会社メガチップス | 画像処理装置 |
-
1996
- 1996-07-23 JP JP8193310A patent/JPH1042311A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2248628A (en) * | 1990-10-01 | 1992-04-15 | Mitsubishi Materials Corp | Cell culture in media comprising a calcium phosphate compound as carrier |
| GB2248628B (en) * | 1990-10-01 | 1994-09-07 | Mitsubishi Materials Corp | Cell culturing in serum-free media |
| GB2474354A (en) * | 2009-10-07 | 2011-04-13 | Hoya Corp | Virus purification method using sintered hydroxyapatite particles |
| JP2015149595A (ja) * | 2014-02-06 | 2015-08-20 | 株式会社メガチップス | 画像処理装置 |
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