JP2001197333A

JP2001197333A - ディジタルノイズリダクション回路

Info

Publication number: JP2001197333A
Application number: JP2000007538A
Authority: JP
Inventors: Masahiro Yatsudokoro; 昌宏八所
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2000-01-17
Filing date: 2000-01-17
Publication date: 2001-07-19
Anticipated expiration: 2020-01-17
Also published as: JP3463640B2

Abstract

(57)【要約】【課題】処理時間が短く、解像度劣化の少ない非巡回型
のディジタルノイズリダクション回路を提供する。【解決手段】１ライン遅延素子１は映像入力信号１３を
入力し、画素１ライン分を遅延しライン遅延出力１５を
出力する。１ライン遅延素子２はライン遅延出力１５を
入力し、画素１ライン分を遅延しライン遅延出力１６を
出力する。１クロック遅延素子３〜１１は映像入力信号
１３、ライン遅延出力１５，１６を各々１画素分遅延
し、Ａデータ１９〜Ｉデータ２３として出力する。メデ
ィアンフィルタ１２はＡデータ１９〜Ｉデータ２３を入
力し、映像出力信号１４を出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はディジタルノイズリ
ダクション回路に関し、特にテレビジョン信号のノイズ
リダクションを行うディジタルノイズリダクション回路
に関する。

【０００２】

【従来の技術】一般に映像信号のノイズリダクション方
式として、時間軸方向に連続する２枚のフレーム信号を
時間平均化するフレーム巡回型と、注目画素とその周辺
画素を利用し二次元的に処理を行うフィールド内の非巡
回型がある。

【０００３】巡回型ノイズリダクションは、時間軸方向
の処理を行っているため処理後の映像信号に残像が存在
し、動解像度が劣化するという問題点がある。従って、
動きのある映像信号に巡回型ノイズリダクションは適さ
ない。

【０００４】それに対し、非巡回型ノイズリダクション
は動解像度の劣化は全く無いが、二次元処理を行ってい
るため、平面的な解像度が劣化するという問題点があ
る。解像度の劣化は画素信号が平均化されて小さくなる
ためである。

【０００５】この問題点を解決する一つの方法として、
メディアンフィルタがある。このフィルタは、注目する
画素とその周辺画素を合わせた全ての画素の中央値にあ
たる画素を、注目している画素に置き換える処理を行う
フィルタであり、ディテール部を保ったままノイズ低減
するという特長を持っている。

【０００６】上記の処理を行うためにしばしば用いられ
るのは、抽出された全ての画素を何らかのソート方法で
並び変えを行い、その中央値にあたる画素を注目画素と
置き換えるという手法である。ソート方法には様々な方
式があり、動作は安定しているが処理の遅延時間が大き
い方法と、条件によって処理の遅延時間がまちまちにな
る方法とがある。ハード的にメデイアンフィルタを構成
する場合、処理時間が短くかつ一定である必要がある
が、前述のソートを使用した回路構成は各々の処理をシ
リーズに行っているため、どうしても処理遅延時間が大
きくなる。

【０００７】このような雑音除去技術の一例として、特
開平５−１６７８９２号公報記載の「テレビジョン信号
雑音除去回路」が知られている。

【０００８】この公報では、メディアンフィルタを用い
たＴＶ信号雑音除去回路で、ＴＶ信号中のインパルス性
雑音を除去する際に発生する画像劣化を、画素間の順位
判定機能および相関機能を用いて減少させる技術が記載
されている。

【０００９】

【発明が解決しようとする課題】上述した従来のディジ
タルノイズリダクション回路は、巡回型の場合、時間軸
方向の処理を行っているため処理後の映像信号に残像が
存在し、動解像度が劣化するという欠点を有している。

【００１０】また、非巡回型の場合は、動解像度の劣化
は全く無いが、二次元処理を行っているため平面的な解
像度が劣化するという欠点を有している。

【００１１】本発明の目的は、処理時間が短く、解像度
劣化の少ない非巡回型のディジタルノイズリダクション
回路を提供することにある。

【００１２】

【課題を解決するための手段】本発明のディジタルノイ
ズリダクション回路は、映像入力信号から注目画素およ
びその周辺画素を抽出する第１および第２の１ライン遅
延素子と、複数の１クロック遅延素子とを備え、前記第
１および第２の１ライン遅延素子および前記複数の１ク
ロック遅延素子により抽出された複数の画素信号をメデ
ィアンフィルタに入力し、このメディアンフィルタの中
央値を前記複数の画素信号同士の並列比較処理により選
択し、この選択した画素信号を前記注目画素の画素信号
に置き換えて、映像出力信号として出力することを特徴
としている。

【００１３】ディジタル画像の１画面が３画素×３画素
構成である映像入力信号を入力し、この映像入力信号の
画素１ライン分を遅延し第１のライン遅延出力として出
力する第１の１ライン遅延素子と；前記第１のライン遅
延出力を入力し、画素１ライン分を遅延し第２のライン
遅延出力として出力する第２の１ライン遅延素子と；前
記映像入力信号を１画素分遅延し、Ｃデータとして出力
する１クロック遅延素子Ｃと；前記Ｃデータを１画素分
遅延し、Ｂデータとして出力する１クロック遅延素子Ｂ
と、前記Ｂデータを１画素分遅延し、Ａデータとして出
力する１クロック遅延素子Ａと；前記第１のライン遅延
出力を１画素分遅延し、Ｆデータとして出力する１クロ
ック遅延素子Ｆと；前記Ｆデータを１画素分遅延し、Ｅ
データとして出力する１クロック遅延素子Ｅと；前記Ｅ
データを１画素分遅延し、Ｄデータとして出力する１ク
ロック遅延素子Ｄと；前記第２のライン遅延出力を１画
素分遅延し、Ｉデータとして出力する１クロック遅延素
子Ｉと；前記Ｉデータを１画素分遅延し、Ｈデータとし
て出力する１クロック遅延素子Ｈと；前記Ｈデータを１
画素分遅延し、Ｇデータとして出力する１クロック遅延
素子Ｇと；前記Ｃデータ、前記Ｂデータ、前記Ａデー
タ、前記Ｆデータ、前記Ｅデータ、前記Ｄデータ、前記
Ｉデータ、前記Ｈデータ、前記Ｇデータを入力し、映像
出力信号を出力するメディアンフィルタ１２と；を備え
たことを特徴としている。

【００１４】前記メディアンフィルタは、抽出された前
記Ａデータ、前記Ｂデータ、前記Ｃデータ、前記Ｄデー
タ、前記Ｅデータ、前記Ｆデータ、前記Ｇデータ、前記
Ｈデータ、前記Ｉデータの９画素の画素信号の中から１
画素を選び、その画素信号と他８画素の画素信号の大小
を比較し、自画素の画素信号レベルより大きい画素信号
レベルを持つ画素の数（ＵＰ）と小さい画素信号レベル
を持つ画素の数（ＤＯＷＮ）とをそれぞれ出力する９個
の比較器と；これら９個の比較器の各々が出力する（Ｕ
Ｐ）と（ＤＯＷＮ）の数の差を出力する９個の減算器
と；前記９個の減算器が出力するデータの絶対値をとる
９個の絶対値化回路と；これら９個の絶対値化回路が出
力する絶対値の算出結果から、前記画素信号の中から信
号レベルの最も小さい信号を判別し、注目画素と置き変
える画素を選択しデータ選択信号を出力する画素比較器
と；選択された画素信号を前記注目画素の画素信号に置
き換えて、前記映像信号として出力する画素選択器と；
を有することを特徴としている。

【００１５】前記９個の比較器の各々が８個のコンパレ
ータを内蔵し、前記Ａデータ、前記Ｂデータ、前記Ｃデ
ータ、前記Ｄデータ、前記Ｅデータ、前記Ｆデータ、前
記Ｇデータ、前記Ｈデータ、前記Ｉデータの任意の選択
した一つのデータを、前記８個のコンパレータの一方の
端子に共通に入力し、前記選択した一つのデータを除く
他の８個のデータを、前記８個のコンパレータの他方の
端子に順次入力することで８個の比較結果を計数し、自
画素の画素信号レベルより大きい画素信号レベルを持つ
画素の数（ＵＰ）と小さい画素信号レベルを持つ画素の
数（ＤＯＷＮ）とをそれぞれ出力することを特徴として
いる。

【００１６】また、ディジタル画像の１画面を、ｍ画素
×ｎ画素構成（ｍ，ｎは１以上の整数）に拡張した映像
入力信号であることを特徴としている。

【００１７】さらにディジタルノイズリダクション回路
を使用したテレビジョン信号を扱う装置を特徴としてい
る。

【００１８】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。

【００１９】図１は本発明のディジタルノイズリダクシ
ョン回路の一つの実施の形態を示すブロック図である。

【００２０】図１に示す本実施の形態は、映像入力信号
１３を入力し、映像入力信号１３の画素１ライン分を遅
延しライン遅延出力１５として出力する１ライン遅延素
子１と、ライン遅延出力１５を入力し、画素１ライン分
を遅延しライン遅延出力１６として出力する１ライン遅
延素子２と、映像入力信号１３を１画素分遅延しＣデー
タ１７として出力する１クロック遅延素子３と、Ｃデー
タ１７を１画素分遅延しＢデータ１８として出力する１
クロック遅延素子４と、Ｂデータ１８を１画素分遅延し
Ａデータ１９として出力する１クロック遅延素子５と、
ライン遅延出力１５を１画素分遅延しＦデータ２０とし
て出力する１クロック遅延素子６と、Ｆデータ２０を１
画素分遅延しＥデータ２１として出力する１クロック遅
延素子７と、Ｅデータ２１を１画素分遅延しＤデータ２
２として出力する１クロック遅延素子８と、ライン遅延
出力１６を１画素分遅延しＩデータ２３として出力する
１クロック遅延素子９と、Ｉデータ２３を１画素分遅延
しＨデータ２４として出力する１クロック遅延素子１０
と、Ｈデータ２４を１画素分遅延しＧデータ２５として
出力する１クロック遅延素子１１と、Ｃデータ１７，Ｂ
データ１８，Ａデータ１９，Ｆデータ２０，Ｅデータ２
１，Ｄデータ２２，Ｉデータ２３，Ｈデータ２４，Ｇデ
ータ２５を入力し、映像出力信号１４を出力するメディ
アンフィルタ１２とから構成されている。

【００２１】図２はディジタル画像１画面の画素構成例
を示す図である。

【００２２】この場合、１画面を３画素×３画素に配列
し、画素としてＡ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇ，Ｈ，Ｉの
９画素として構成している。つまり、３×３ウインドウ
による９画素構成である。

【００２３】次に、図１および図２を参照しながら、注
目画素として真中の画素をＥとし、その画素Ｅの縦、
横、斜めの周辺画素に関する非巡回型ノイズリダクショ
ン回路の構成として説明する。

【００２４】映像入力信号１３から注目画素およびその
周辺画素を抽出する１ライン遅延素子１，２および１ク
ロック遅延素子３，４，５，６，７，８，９，１０，１
１から構成され、１ライン遅延素子１，２および１クロ
ック遅延素子３〜１１により抽出されたＡデータ１９か
らＩデータ２３までの画素信号はメディアンフィルタ１
２に入力され、フィルタ処理された後、映像出力信号１
４として出力される。ここで１ライン遅延素子１，２お
よび１クロック遅延素子３〜１１の数は、ノイズリダク
ションの対象となるウィンドウに含まれる画素数によっ
て変化する。

【００２５】さて、映像入力信号１３を０Ｈ（Ｈ：Ｈｏ
ｒｉｚｏｎＬｉｎｅ、水平ライン）とし、１ライン遅
延素子１によって水平１ライン遅延したライン遅延出力
１５のデータ１Ｈを作り出す。１Ｈのライン遅延出力１
５を１ライン遅延素子２に入力し、さらに水平１ライン
遅延したライン遅延出力１６のデータ２Ｈを作り出す。

【００２６】０Ｈの映像入力信号１３の１クロック遅延
素子３、４、５を経由した画素信号であるＡデータ１９
がメディアンフィルタ１２に入力されるとき、１クロッ
ク遅延素子４の出力画素信号であるＢデータ１８、１ク
ロック遅延素子３の出力画素信号であるＣデータ１７、
１クロック遅延素子８の出力画素信号であるＤデータ２
２、１クロック遅延素子７の出力画素信号であるＥデー
タ２１、１クロック遅延素子６の出力画素信号であるＦ
データ２０、１クロック遅延素子１１の出力画素信号で
あるＧデータ２５、１クロック遅延素子１０の出力画素
信号であるＨデータ２４、１クロック遅延素子９の出力
画素信号であるＩデータ２３がそれぞれメディアンフィ
ルタ１２に入力される。このＡデータ１９からＩデータ
２３の映像入力信号１３は、図２に示すような二次元的
な配置で表される。このとき、注目画素の画素信号はＥ
データ２１であり、他はＥデータ２１の周辺画素の画素
信号となる。

【００２７】図３は図１のメディアンフィルタの一例を
示す詳細ブロック図である。

【００２８】なお、図３において図１に示す構成要素に
対応するものは同一の参照数字または符号を付し、その
説明を省略する。

【００２９】メディアンフィルタ１２は、抽出されたＡ
データ１９からＩデータ２３までの９画素の画素信号の
中から１画素を選び、その画素信号と他８画素の画素信
号の大小を比較し、自画素の画素信号レベルより大きい
画素信号レベルを持つ画素の数（ＵＰ）と小さい画素信
号レベルを持つ画素の数（ＤＯＷＮ）とをそれぞれ出力
する比較器４１〜４９を有し、これら比較器４１〜４９
の各々が出力する（ＵＰ）と（ＤＯＷＮ）の数の差を出
力する減算器５１〜５９と、減算器が出力するデータの
絶対値をとる絶対値化回路６１〜６９とを有し、さらに
入力した画素信号の中の信号レベルの中央値を判別し、
注目画素と置き換える画素を選択しデータ選択信号７３
を出力する比較器７０と、選択された画素信号を注目画
素の画素信号に置き換えて映像出力信号１４として出力
する画素選択器７１とを有する。

【００３０】なお、比較器４１〜４９および減算器５１
〜５９、絶対値化回路６１〜６９の数は、ノイズリダク
ションに使用するウィンドウの中に含まれる画素の数に
対応して変化する。

【００３１】次に、図３を参照して動作を説明する。

【００３２】メディアンフィルタ１２に入力された画素
信号であるＡデータ１９からＩデータ２３は比較器４１
〜４９の全てに入力される。すなわち、Ａデータ１９か
らＩデータ２３の任意の一つのデータが各々の比較器の
一方の入力端子に入力されると、他方の入力端子にはそ
の任意の一つのデータを除いた残りの全てのデータが入
力される。

【００３３】ここで、比較器４１〜４９、減算器５１〜
５９および絶対値化回路６１〜６９の動作について説明
する。

【００３４】画素信号であるＡデータ１９に対し、画素
信号であるＢデータ１８からＩデータ２３までの信号レ
ベルの大小を比較し、Ａデータ１９よりも大きい信号の
数を算出し、ＵＰ（Ａ）として出力する。同時に、Ａデ
ータ１９よりも小さい信号の数を算出し、ＤＯＷＮ
（Ａ）として出力する。ＵＰ（Ａ）とＤＯＷＮ（Ａ）の
差を減算器５１にて算出し、絶対値化回路６１に出力す
る。この結果はプラスとマイナスの値をどちらもとり得
るため、絶対値化回路６１で絶対値を算出し、ＰＯＩＮ
Ｔ（Ａ）として比較器７０に出力する。

【００３５】比較器４１〜４９の各比較器は内部に８個
のコンパレータ（比較器）を内蔵しており、例えば比較
器４１に対しては、８個のコンパレータの一方の端子に
Ａデータ１９が共通に入力され、他方の端子には順次Ｂ
データ１８、Ｃデータ１７、Ｄデータ２２、Ｅデータ２
１、Ｆデータ２０、Ｇデータ２５、Ｈデータ２４、Ｉデ
ータ２３が各々入力され、Ａデータ１９との８個の比較
結果が計数され、上述のＵＰ（Ａ）とＤＯＷＮ（Ａ）と
を出力する。他の比較器も同様である。

【００３６】上述の処理と同時に、映像信号であるＢデ
ータ１８からＩデータ２３に対しても同様な処理を行
い、ＰＯＩＮＴ（Ｂ）からＰＯＩＮＴ（Ｉ）を比較器７
０に出力することになる。

【００３７】比較器７０でＰＯＩＮＴ（Ａ）からＰＯＩ
ＮＴ（Ｉ）の９データから最小値となる値を選択し、そ
の最小値データを出力する元となった画素信号であるＡ
データ１９〜Ｉデータ２３のいずれかを選択し、データ
選択信号７３として出力する。例えば、ＰＯＩＮＴ
（Ｃ）が最小値と判断された場合は、画素信号としてＣ
データ１７を選択するデータ選択信号７３を画素選択器
７１に出力する。

【００３８】ここで、Ａデータ１９からＩデータ２３の
映像信号が全て違う値であったとすると最小値は０とな
り、最小値となったＰＯＩＮＴデータを出力する元とな
った画素信号は、自己の画素信号より大きい画素信号と
小さい画素信号とが同数存在することとなる。従って、
最小値となったＰＯＩＮＴデータを出力する元となった
画素信号は、全ての画素信号の中で中央値の信号レベル
を持つ信号ということになる。

【００３９】データ選択信号７３によって、画素選択器
７１はＡデータ１９〜Ｉデータ２３の中で選択された画
素信号のデータを注目画素の画素信号であるＥデータ２
１に置き換えて映像出力信号１４として出力する。例え
ば、ＰＯＩＮＴ（Ｃ）が最小値と判断された場合は、Ｃ
データ１７がＥデータ２１に置き換えられる。

【００４０】次に、１ライン遅延素子１，２と１クロッ
ク遅延素子３〜１１の動作を説明する。

【００４１】映像入力信号１３はクロック信号（図示せ
ず）の１クロック毎に、１画素にあたるディジタルデー
タを出力する。１画素のディジタルデータは任意のビッ
トで構成される。メディアンフィルタ１２は、どのよう
なウインドウでフィルタリングするかを決定する必要が
ある。ここでは、ウインドウを図２に示すような３画素
×３画素の９画素のウインドウでフィルタリングする方
法を記す。

【００４２】画素Ｅが注目画素の信号になった時点を考
える。注目画素Ｅの左側の画素信号Ｄは、注目画素Ｅか
らみて１クロック分位相が進んでいる信号になるので、
注目画素Ｅの信号がメディアンフィルタ１２に入力され
るタイミングに合わせるためには、１クロック遅延素子
を注目画素Ｅの信号より１個多く通すことが必要とな
る。従って、１クロック遅延素子８から出力される。

【００４３】また、注目画素Ｅの右側の画素信号Ｆは注
目画素Ｅからみて１クロック分位相が遅れている信号と
なるので、１クロック遅延素子を１個少なくすることが
必要である。従って、１クロック遅延素子６から出力さ
れる。

【００４４】次に、注目画素Ｅの上側の画素信号および
下側の画素信号を考える。注目画素Ｅからみて上側の画
素（斜めも含む）信号Ｇ，Ｈ，Ｉは、テレビジョン信号
の走査線が１本分上側、すなわち画素１ライン分（Ｇ，
Ｈ，Ｉ）位相が進んでいるため、注目画素Ｅの信号がメ
ディアンフィルタ１２に入力されるタイミングに合わせ
るためには１ライン遅延素子を１個多く通すことにな
る。従って、１ライン遅延素子２から出力される。同様
に、下側の画素信号Ａ，Ｂ，Ｃは１ライン遅延素子を１
個少なくすることが必要になり、映像入力信号１３がス
ルーに出力される。

【００４５】つまり、１クロック遅延素子３〜１１は１
画素分のシフトを、１ライン遅延素子１，２は１ライン
分の画素全てをシフトさせる。

【００４６】従って、１クロック遅延素子は、注目画素
との位置関係（位相関係）により数を変える。例えば、
二次元的にみて注目画素Ｅの真上にある画素Ｈの信号
は、注目画素Ｅと同じ数の１クロック遅延素子の数を通
すことになる。左上にあたる画素Ｇの信号は１クロック
遅延素子の数を１個多く通すことになる。

【００４７】このように、注目画素との位置関係（位相
関係）によって１ライン遅延素子と１クロック遅延素子
の数を変え、メディアンフィルタ１２の入力で全ての画
素信号の入力タイミングを揃えることで、メディアンフ
ィルタ１２のウインドウを構成している。

【００４８】なお、３×３のウィンドウに含まれる９画
素を使用した非巡回型ノイズリダクション回路を説明し
たが、このウィンドウはｍ×ｎ（ｍ，ｎは１以上の任意
の整数）に拡張することができる。

【００４９】また、同じ３×３のウィンドウであって
も、その９画素の構成画素のうち注目画素を除いた残り
８画素の中から任意の数の画素を抽出し実施することが
できる。例えば、注目画素の上下左右の４画素を周辺画
素として扱い、合計５画素によって実施することも可能
である。もちろんこの場合であっても、ウィンドウをｍ
×ｎに拡張することができる。

【００５０】上述の通り、動きのある映像信号のノイズ
除去に有効なフィールド内非巡回型の構成をしており、
このためメディアンフィルタ１２を使用して、ディテー
ル部を保ちつつノイズ低減を可能にしている。メディア
ンフィルタ１２の内部では、比較器４１〜４９、減算器
５１〜５９および絶対値化回路６１〜６９を並列に配置
し、時間的に並列に処理を行うことで処理の遅延時間を
短くすることができる。

【００５１】なお、本ディジタルノイズリダクション回
路はＮＴＳＣやＰＡＬ等のテレビジョン信号のノイズリ
ダクションを行うために、テレビジョン受像機やＣＣＤ
カメラ等のテレビジョン信号を扱っている装置に適応可
能である。

【００５２】

【発明の効果】以上説明したように、本発明のディジタ
ルノイズリダクション回路は、メディアンフィルタを使
用し、そのメディアンフィルタの中央値を選択する際
に、ソート処理のように時間的にシリーズに処理を行わ
ずに画素同士の比較処理を並列に行うことができるの
で、処理時間が短く、ハード回路構成に有効な、解像度
劣化の少ない非巡回型ノイズリダクション回路を構成で
きるという効果を有している。

【図面の簡単な説明】

【図１】本発明のディジタルノイズリダクション回路の
一つの実施の形態を示すブロック図である。

【図２】ディジタル画像１画面の画素構成例を示す図で
ある。

【図３】図１のメディアンフィルタの一例を示す詳細ブ
ロック図である。

【符号の説明】

１，２１ライン遅延素子３〜１１１クロック遅延素子１２メディアンフィルタ１３映像入力信号１４映像出力信号１５ライン遅延出力１６ライン遅延出力１７Ｃデータ１８Ｂデータ１９Ａデータ２０Ｆデータ２１Ｅデータ２２Ｄデータ２３Ｉデータ２４Ｈデータ２５Ｇデータ４１〜４９比較器５１〜５９減算器６１〜６９絶対値化回路７０比較器７１画素選択器７３データ選択信号

Claims

【特許請求の範囲】

【請求項１】映像入力信号から注目画素およびその周
辺画素を抽出する第１および第２の１ライン遅延素子
と、複数の１クロック遅延素子とを備え、前記第１およ
び第２の１ライン遅延素子および前記複数の１クロック
遅延素子により抽出された複数の画素信号をメディアン
フィルタに入力し、このメディアンフィルタの中央値を
前記複数の画素信号同士の並列比較処理により選択し、
この選択した画素信号を前記注目画素の画素信号に置き
換えて、映像出力信号として出力することを特徴とした
ディジタルノイズリダクション回路。
【請求項２】ディジタル画像の１画面が３画素×３画
素構成である映像入力信号を入力し、この映像入力信号
の画素１ライン分を遅延し第１のライン遅延出力として
出力する第１の１ライン遅延素子と；前記第１のライン
遅延出力を入力し、画素１ライン分を遅延し第２のライ
ン遅延出力として出力する第２の１ライン遅延素子と；
前記映像入力信号を１画素分遅延し、Ｃデータとして出
力する１クロック遅延素子Ｃと；前記Ｃデータを１画素
分遅延し、Ｂデータとして出力する１クロック遅延素子
Ｂと、前記Ｂデータを１画素分遅延し、Ａデータとして
出力する１クロック遅延素子Ａと；前記第１のライン遅
延出力を１画素分遅延し、Ｆデータとして出力する１ク
ロック遅延素子Ｆと；前記Ｆデータを１画素分遅延し、
Ｅデータとして出力する１クロック遅延素子Ｅと；前記
Ｅデータを１画素分遅延し、Ｄデータとして出力する１
クロック遅延素子Ｄと；前記第２のライン遅延出力を１
画素分遅延し、Ｉデータとして出力する１クロック遅延
素子Ｉと；前記Ｉデータを１画素分遅延し、Ｈデータと
して出力する１クロック遅延素子Ｈと；前記Ｈデータを
１画素分遅延し、Ｇデータとして出力する１クロック遅
延素子Ｇと；前記Ｃデータ、前記Ｂデータ、前記Ａデー
タ、前記Ｆデータ、前記Ｅデータ、前記Ｄデータ、前記
Ｉデータ、前記Ｈデータ、前記Ｇデータを入力し、映像
出力信号を出力するメディアンフィルタ１２と；を備え
たことを特徴とするディジタルノイズリダクション回
路。
【請求項３】前記メディアンフィルタは、抽出された前記Ａデータ、前記Ｂデータ、前記Ｃデー
タ、前記Ｄデータ、前記Ｅデータ、前記Ｆデータ、前記
Ｇデータ、前記Ｈデータ、前記Ｉデータの９画素の画素
信号の中から１画素を選び、その画素信号と他８画素の
画素信号の大小を比較し、自画素の画素信号レベルより
大きい画素信号レベルを持つ画素の数（ＵＰ）と小さい
画素信号レベルを持つ画素の数（ＤＯＷＮ）とをそれぞ
れ出力する９個の比較器と；これら９個の比較器の各々
が出力する（ＵＰ）と（ＤＯＷＮ）の数の差を出力する
９個の減算器と；前記９個の減算器が出力するデータの
絶対値をとる９個の絶対値化回路と；これら９個の絶対
値化回路が出力する絶対値の算出結果から、前記画素信
号の中から信号レベルの最も小さい信号を判別し、注目
画素と置き変える画素を選択しデータ選択信号を出力す
る画素比較器と；選択された画素信号を前記注目画素の
画素信号に置き換えて、前記映像出力信号として出力す
る画素選択器と；を有することを特徴とする請求項２記
載のディジタルノイズリダクション回路。
【請求項４】前記９個の比較器の各々が８個のコンパ
レータを内蔵し、前記Ａデータ、前記Ｂデータ、前記Ｃデータ、前記Ｄデ
ータ、前記Ｅデータ、前記Ｆデータ、前記Ｇデータ、前
記Ｈデータ、前記Ｉデータの任意の選択した一つのデー
タを、前記８個のコンパレータの一方の端子に共通に入
力し、前記選択した一つのデータを除く他の８個のデー
タを、前記８個のコンパレータの他方の端子に順次入力
することで８個の比較結果を計数し、自画素の画素信号
レベルより大きい画素信号レベルを持つ画素の数（Ｕ
Ｐ）と小さい画素信号レベルを持つ画素の数（ＤＯＷ
Ｎ）とをそれぞれ出力することを特徴とする請求項３記
載のディジタルノイズリダクション回路。
【請求項５】請求項２〜４のいずれか１項に記載のデ
ィジタルノイズリダクション回路が扱うディジタル画像
の１画面を、ｍ画素×ｎ画素構成（ｍ，ｎは１以上の整
数）に拡張した映像入力信号であることを特徴とするデ
ィジタルノイズリダクション回路。
【請求項６】請求項１〜５のいずれか１項に記載のデ
ィジタルノイズリダクション回路を使用したことを特徴
とするテレビジョン信号を扱う装置。