JPH0775306B2 - 遅延回路 - Google Patents
遅延回路Info
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- JPH0775306B2 JPH0775306B2 JP60159842A JP15984285A JPH0775306B2 JP H0775306 B2 JPH0775306 B2 JP H0775306B2 JP 60159842 A JP60159842 A JP 60159842A JP 15984285 A JP15984285 A JP 15984285A JP H0775306 B2 JPH0775306 B2 JP H0775306B2
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- oscillating
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は遅延回路に係り、特に高精度で微小ステップの
遅延量の得られる遅延回路に関する。
遅延量の得られる遅延回路に関する。
従来から微小ステップ，高精度，長時間範囲の遅延回路
が求められ種々の遅延回路が提案されていた。例えば1n
s以下の微小ディレイを得るには同軸線路の伝搬時間差
を利用した第４図に示す如き遅延回路が知られている。
１は可変遅延装置で入出力ライン2,2′間に挿入され
て、所定の伝搬時間となる様に選択された同軸線路1a,1
b,1c,1d,1eはそれぞれ所定の長さに選択され、入力ライ
ン２と同軸線路並に出力ライン２′と同軸線路間に配設
した第１及び第２のスイッチSW1，SW2を実線図示の位置
から破線図示の各位置に切換えることで同軸線路長△ｌ
を伝わる電波の伝送速度Ｖは同軸線路長△ｌに応じた の遅延を生ずる。
が求められ種々の遅延回路が提案されていた。例えば1n
s以下の微小ディレイを得るには同軸線路の伝搬時間差
を利用した第４図に示す如き遅延回路が知られている。
１は可変遅延装置で入出力ライン2,2′間に挿入され
て、所定の伝搬時間となる様に選択された同軸線路1a,1
b,1c,1d,1eはそれぞれ所定の長さに選択され、入力ライ
ン２と同軸線路並に出力ライン２′と同軸線路間に配設
した第１及び第２のスイッチSW1，SW2を実線図示の位置
から破線図示の各位置に切換えることで同軸線路長△ｌ
を伝わる電波の伝送速度Ｖは同軸線路長△ｌに応じた の遅延を生ずる。
又長時間範囲の遅延回路としては発振回路の高周波クロ
ック数を所定トリガ位置からリセット位置迄カウントし
て、カウント時間内を遅延量としたものも提案されてい
る。
ック数を所定トリガ位置からリセット位置迄カウントし
て、カウント時間内を遅延量としたものも提案されてい
る。
上記従来の構成によると前記した同軸線路を用いたもの
では精度を高めるためには同軸線路の長さを正確に定め
て切りそろえなくてはならず、その調整に長い時間と労
力を必要とし、長時間範囲の遅延量を得るには線路長が
長くなりすぎ、波形も歪む等の弊害があった。更に後者
の場合は外部からのトリガによって発振回路のクロック
数をカウントさせるためには外部機器との同期が必要で
あり、微小な遅延時間を得るのは難しい欠点があった。
では精度を高めるためには同軸線路の長さを正確に定め
て切りそろえなくてはならず、その調整に長い時間と労
力を必要とし、長時間範囲の遅延量を得るには線路長が
長くなりすぎ、波形も歪む等の弊害があった。更に後者
の場合は外部からのトリガによって発振回路のクロック
数をカウントさせるためには外部機器との同期が必要で
あり、微小な遅延時間を得るのは難しい欠点があった。
本発明は叙上の欠点に鑑みなされたものであり、その目
的とするところは微小ステップ，高精度，長時間範囲の
遅延回路を得んとするものでその手段は入力パルス信号
をトリガとして発振を開始し、第１の周期で発振パルス
信号を出力する第１の発振手段と、該第１の発振手段か
らの発振パルス信号の数をカウントし、該カウント値が
第１の所定値に達した場合に１つのパルス信号を出力す
る第１のカウント手段と、該第１のカウント手段からの
出力パルス信号をトリガとして発振を開始し、該第１の
周期と異なる第２の周期で発振パルス信号を出力する第
２の発振手段と、該第２の発振手段からの発振パルス信
号の数をカウントし、該カウント値が第２の所定値に達
した場合に１つのパルス信号を出力する第２のカウント
手段と、該第１の所定値及び第２の所定値を、いずれか
一方の値が増加し、且つ他方が該増加分だけ減少するよ
うに設定する制御手段とを有することを特徴とする遅延
回路によって達成される。
的とするところは微小ステップ，高精度，長時間範囲の
遅延回路を得んとするものでその手段は入力パルス信号
をトリガとして発振を開始し、第１の周期で発振パルス
信号を出力する第１の発振手段と、該第１の発振手段か
らの発振パルス信号の数をカウントし、該カウント値が
第１の所定値に達した場合に１つのパルス信号を出力す
る第１のカウント手段と、該第１のカウント手段からの
出力パルス信号をトリガとして発振を開始し、該第１の
周期と異なる第２の周期で発振パルス信号を出力する第
２の発振手段と、該第２の発振手段からの発振パルス信
号の数をカウントし、該カウント値が第２の所定値に達
した場合に１つのパルス信号を出力する第２のカウント
手段と、該第１の所定値及び第２の所定値を、いずれか
一方の値が増加し、且つ他方が該増加分だけ減少するよ
うに設定する制御手段とを有することを特徴とする遅延
回路によって達成される。
本発明に於ては、発振周波数が若干異なる二つの発振手
段と夫々の出力パルス数を計数するカウンタ手段とを有
し、上記二つの発振手段の発振及びカウンタ手段のカウ
ンタを制御する制御用計算機により上記発振周波数差を
ステップとする遅延回路を与える様にしたものである。
段と夫々の出力パルス数を計数するカウンタ手段とを有
し、上記二つの発振手段の発振及びカウンタ手段のカウ
ンタを制御する制御用計算機により上記発振周波数差を
ステップとする遅延回路を与える様にしたものである。
以下、本発明の一実施例を第１図乃至第３図に詳記す
る。
る。
第１図は本発明の遅延回路の原理的系統図，第２図は第
１図のタイミングを示す波形図，第３図は本発明の遅延
回路の実際の回路図である。
１図のタイミングを示す波形図，第３図は本発明の遅延
回路の実際の回路図である。
第１図に於て,3は入力端子でその一端はオアゲート回路
４の一方の入力にＡで示す信号が加えられ、該オアゲー
ト回路の出力Ｂは第１のカウンタ回路５と遅延素子６に
加えられる。
４の一方の入力にＡで示す信号が加えられ、該オアゲー
ト回路の出力Ｂは第１のカウンタ回路５と遅延素子６に
加えられる。
上記遅延素子６は必ずしも集中定数である必要はなく、
適宜な遅延素子を選択することが出来る。遅延素子６の
出力は第１のアンドゲート回路７の一方の入力に加えら
れ、この第１のアンドゲート回路７の他方の入力には第
１のゲート端子８からゲート用信号が加えられる。第１
のアンドゲート回路７の出力は前記したオアゲート回路
４の他方の入力に帰還され、上記オアゲート回路4,遅延
素子6,アンドゲート回路７によって第１のリング発振器
を構成し、例えば周期T1のパルスを発振する。第１のカ
ウンタ回路５の出力は前記した第１のリング発振器と同
じ様にオアゲート回路4aと遅延素子6a,およびアンドゲ
ート回路7aとで構成された第２のリング発振器を構成し
た発振手段に入力され、第１の発振周波数とは異なる周
期T2で発振させる。尚,8aは第２のゲート端子である。
第２のリング発振器の出力Ｄは第２のカウンタ回路5aに
加えられ、該第２のカウンタ回路5aの出力Ｆは出力端子
９に出力される。上記第１及び第２のカウンタ回路5,5a
は制御用計算機10によってそれぞれのカウンタがm,nに
なる様に制御されている。
適宜な遅延素子を選択することが出来る。遅延素子６の
出力は第１のアンドゲート回路７の一方の入力に加えら
れ、この第１のアンドゲート回路７の他方の入力には第
１のゲート端子８からゲート用信号が加えられる。第１
のアンドゲート回路７の出力は前記したオアゲート回路
４の他方の入力に帰還され、上記オアゲート回路4,遅延
素子6,アンドゲート回路７によって第１のリング発振器
を構成し、例えば周期T1のパルスを発振する。第１のカ
ウンタ回路５の出力は前記した第１のリング発振器と同
じ様にオアゲート回路4aと遅延素子6a,およびアンドゲ
ート回路7aとで構成された第２のリング発振器を構成し
た発振手段に入力され、第１の発振周波数とは異なる周
期T2で発振させる。尚,8aは第２のゲート端子である。
第２のリング発振器の出力Ｄは第２のカウンタ回路5aに
加えられ、該第２のカウンタ回路5aの出力Ｆは出力端子
９に出力される。上記第１及び第２のカウンタ回路5,5a
は制御用計算機10によってそれぞれのカウンタがm,nに
なる様に制御されている。
上記構成に於ける動作を第２図に示すタイミング波形を
用いて説明する。
用いて説明する。
入力端子３に第２図のＡで示す１つのトリガパルスが加
えられると、このタイミングと同期して第１のゲート端
子８と第２のゲート端子8aには第２図のGATE1,GATE2で
示す様に第１のカウンタ回路５ではｍ迄カウントする期
間のゲート信号が“オン”され、第２のカウンタ回路5a
では第１のカウンタ回路のカウント数と異なるｎまでカ
ウントする期間のゲート信号が“オン”される。
えられると、このタイミングと同期して第１のゲート端
子８と第２のゲート端子8aには第２図のGATE1,GATE2で
示す様に第１のカウンタ回路５ではｍ迄カウントする期
間のゲート信号が“オン”され、第２のカウンタ回路5a
では第１のカウンタ回路のカウント数と異なるｎまでカ
ウントする期間のゲート信号が“オン”される。
第１のオアゲート回路４の一方に入力したトリガパルス
Ａは遅延素子６→アンドゲート回路７→オアゲート回路
４の他方の入力の経路で第２図に示す様にＢのパルスを
出力する。即ち，周期T1で第１のアンドゲート回路７の
ゲート期間に第１のカウンタ回路５がカウント数ｍ迄を
計数すると第１のカウンタ回路５は第２図のＣで示すパ
ルスを出力する。このＣで示すパルスは第２のリング発
振器を構成するオアゲート回路4aに入力されるため第１
図のリング発振器と同様にオアゲート回路4a→遅延素子
6a→アンドゲート回路7a→オアゲート回路4aの径路を循
環し周期T2で第２図Ｄ図示のパルスを出力しカウント数
ｎ迄を第２のカウンタ回路5aが計数することで第２図の
Ｅパルスを出力する。
Ａは遅延素子６→アンドゲート回路７→オアゲート回路
４の他方の入力の経路で第２図に示す様にＢのパルスを
出力する。即ち，周期T1で第１のアンドゲート回路７の
ゲート期間に第１のカウンタ回路５がカウント数ｍ迄を
計数すると第１のカウンタ回路５は第２図のＣで示すパ
ルスを出力する。このＣで示すパルスは第２のリング発
振器を構成するオアゲート回路4aに入力されるため第１
図のリング発振器と同様にオアゲート回路4a→遅延素子
6a→アンドゲート回路7a→オアゲート回路4aの径路を循
環し周期T2で第２図Ｄ図示のパルスを出力しカウント数
ｎ迄を第２のカウンタ回路5aが計数することで第２図の
Ｅパルスを出力する。
この様に第１及び第２のカウンタ回路5,5aでカウントし
たｍ＋ｎの出力が第２図Ｅの様に出力される。尚第２図
B,Dで示されるTc1，Tc2はリング発振器やカウンタ回路
等で生ずる固定遅延分を示す。
たｍ＋ｎの出力が第２図Ｅの様に出力される。尚第２図
B,Dで示されるTc1，Tc2はリング発振器やカウンタ回路
等で生ずる固定遅延分を示す。
この様に第１のカウンタ回路５は第１のリング発振器の
出力パルス数を計数し、指定数ｍとなったところでパル
ス１個が出力され、それ以降はGATE1が零となって発振
が停止され、第２のリング発振器と第２のカウンタ回路
5aも同じ様な動作をする。今，第１及び第２のカウンタ
回路5,5aに対する指定カウント数を夫々m,nとすると入
力トリガパルスＡに対する出力パルスＡに対する出力パ
ルスＥの遅延時間T0は TD＝（ｍ−１）T1＋（ｎ−１）T2＋TC …（１） となる。ここでTC＝TC1とTc2とする。
出力パルス数を計数し、指定数ｍとなったところでパル
ス１個が出力され、それ以降はGATE1が零となって発振
が停止され、第２のリング発振器と第２のカウンタ回路
5aも同じ様な動作をする。今，第１及び第２のカウンタ
回路5,5aに対する指定カウント数を夫々m,nとすると入
力トリガパルスＡに対する出力パルスＡに対する出力パ
ルスＥの遅延時間T0は TD＝（ｍ−１）T1＋（ｎ−１）T2＋TC …（１） となる。ここでTC＝TC1とTc2とする。
上記（１）式を変形すると TD＝TC＋CT1＋（ｎ−１）（T2−T1） …（２） 但し、Ｃ＝（ｍ−１）＋（ｎ−１）＝ｍ＋ｎ−２＝cons
t となり（１），（２）式は等しい。
t となり（１），（２）式は等しい。
ここでTC＋CT1＝TD0 △Ｔ＝T2−T1＞０ とすれば（２）式は TD＝TD0＋（ｎ−１）・ΔＴ …（３） となる。従って（ｍ−１）＋（ｎ−１）＝Ｃとしながら
ｎを変化させる。即ち第１図のカウンタ回路５がｍ迄を
１個づつ減少させる様に制御用計算機10で計数制御する
際に第２のカウンタ回路5aがｎ迄を１個づつ増加させる
様に制御用計算機10で計数制御して（ｍ−１）＋（ｎ−
１）の和が常にＣとなる様にコントロールする。かくす
れば二つのリング発振器の周期T1T2の差ΔＴ＝T2−T1を
ステップとする遅延回路が得られる。即ち，今T1＝5ns,
T2＝5.1nsとすればT2−T1＝5.1−5.0＝0.1ns＝ΔＴの微
小ディレイステップが得られる。
ｎを変化させる。即ち第１図のカウンタ回路５がｍ迄を
１個づつ減少させる様に制御用計算機10で計数制御する
際に第２のカウンタ回路5aがｎ迄を１個づつ増加させる
様に制御用計算機10で計数制御して（ｍ−１）＋（ｎ−
１）の和が常にＣとなる様にコントロールする。かくす
れば二つのリング発振器の周期T1T2の差ΔＴ＝T2−T1を
ステップとする遅延回路が得られる。即ち，今T1＝5ns,
T2＝5.1nsとすればT2−T1＝5.1−5.0＝0.1ns＝ΔＴの微
小ディレイステップが得られる。
上記した条件では（ｍ−１）＋（ｎ−１）＝Ｃでｎを変
化させた時（ｎ−２）＝Ｃになれば計数不能となるの
で、この段階でＣを変化させてやればよい。即ち，（ｍ
−１）＋（ｎ−１）＝Ｃで例えばＣ＝10であるとすれば
ｎを12迄変化させることで（ｍ−１）＋（ｎ−１）＝Ｃ
の条件は満足出来なくなる。そこで上記ＣをＣ＝11とし
て同じ様にｎを１から12まで変化させる様にすればΔＴ
＝T2−T1の微小差の遅延量が得られる。又遅延量を長く
するためにＣを大きくすると固定遅延分TCが増加する
が、この時ｌ・ΔＴ＝T1とすれば，この問題は解決出来
る。例えば TD＝TC＋（ｌ−１）T1＋kT1＋（ｎ−１）ΔＴ 但し,n＝1,2,…,l ｍ＝ｋ＋ｌ＋１−ｎ ｋ＝0,1,2,… TC＋（ｌ−１）T1＝TD0 とすればよい。
化させた時（ｎ−２）＝Ｃになれば計数不能となるの
で、この段階でＣを変化させてやればよい。即ち，（ｍ
−１）＋（ｎ−１）＝Ｃで例えばＣ＝10であるとすれば
ｎを12迄変化させることで（ｍ−１）＋（ｎ−１）＝Ｃ
の条件は満足出来なくなる。そこで上記ＣをＣ＝11とし
て同じ様にｎを１から12まで変化させる様にすればΔＴ
＝T2−T1の微小差の遅延量が得られる。又遅延量を長く
するためにＣを大きくすると固定遅延分TCが増加する
が、この時ｌ・ΔＴ＝T1とすれば，この問題は解決出来
る。例えば TD＝TC＋（ｌ−１）T1＋kT1＋（ｎ−１）ΔＴ 但し,n＝1,2,…,l ｍ＝ｋ＋ｌ＋１−ｎ ｋ＝0,1,2,… TC＋（ｌ−１）T1＝TD0 とすればよい。
又，第１及び第２のカウンタ回路5,5aの出力にカウント
時の時間的バラツキが生ずるがこのバラツキを補償する
ための回路を第３図について説明する。尚第３図で第１
図と同一部分は同一符号を付して重複説明を省略する。
第３図に於て第１のカウンタ回路５の出力端には第１の
フリップフロップ回路11が更に第２のカウンタ回路5aの
出力端には第２のフリップフロップ回路11aが接続さ
れ，該第１及び第２のフリップフロップ回路11,11aの出
力端は第３及び第４のアンドゲート回路12,12aの一方の
入力に接続され，該第３及び第４のアンドゲート回路1
2,12aの他方の入力には第１及び第２のリング発振器，
即ち第１及び第２のオアゲート回路4,4aの出力端が接続
されている。又第３及び第４のアンドゲート回路12,12a
の出力は第１及び第２と第３及び第４のフリップフロッ
プ回路11,11a,13,13a並にカウンタ回路5,5aにリセット
信号Ｒとして与えられる。第３及び第４のフリップフロ
ップ回路13,13aの出力端は第１及び第２のアンドゲート
回路7,7aの一方の入力に接続され、第３及び第４のフリ
ップフロップ回路13,13aは第４のアンドゲート回路12a
の出力でセットＳされる。
時の時間的バラツキが生ずるがこのバラツキを補償する
ための回路を第３図について説明する。尚第３図で第１
図と同一部分は同一符号を付して重複説明を省略する。
第３図に於て第１のカウンタ回路５の出力端には第１の
フリップフロップ回路11が更に第２のカウンタ回路5aの
出力端には第２のフリップフロップ回路11aが接続さ
れ，該第１及び第２のフリップフロップ回路11,11aの出
力端は第３及び第４のアンドゲート回路12,12aの一方の
入力に接続され，該第３及び第４のアンドゲート回路1
2,12aの他方の入力には第１及び第２のリング発振器，
即ち第１及び第２のオアゲート回路4,4aの出力端が接続
されている。又第３及び第４のアンドゲート回路12,12a
の出力は第１及び第２と第３及び第４のフリップフロッ
プ回路11,11a,13,13a並にカウンタ回路5,5aにリセット
信号Ｒとして与えられる。第３及び第４のフリップフロ
ップ回路13,13aの出力端は第１及び第２のアンドゲート
回路7,7aの一方の入力に接続され、第３及び第４のフリ
ップフロップ回路13,13aは第４のアンドゲート回路12a
の出力でセットＳされる。
上記構成で第１のフリップフロップ回路11は第１のカウ
ンタ回路がｍ−１個を計数するときにセットＳされてｍ
−１で第３のアンドゲート回路11に“1"を出力する。一
方第３のアンドゲート回路12の他方の一方の入力には第
１のリング発振器の出力が与えられている。このため第
３のアンドゲート回路では第１の発振手段が第ｍ番目の
パルスを出力するとただちにパルスが出力されるために
第１のカウンタ回路５のカウンタ時の時間的なバラツキ
を吸収出来る。第２のカウンタ回路5aの出力も第２のフ
リップフロップ回路11aに入力されてｎ−１番目のカウ
ント時にセットされて第４のアンドゲート回路12aの一
方の入力に加わり、第２のリング発振器の出力が他方の
入力に与えられるため第４のアンドゲート回路12aは第
２の発振手段がｎ番目のパルスを出力するとただちにパ
ルスを出力する。第３及び第４のアンドゲート回路12,1
2aでm,n番目迄がカウントされると第１及び第２のカウ
ント回路5,5a,第１〜第４のフリップフロップ回路13,13
a,11,11aがリセットされ，第３及び第４のフリップフロ
ップ回路13,13aは第４のアンドゲート回路12aの出力で
セットされ，入力端子３への次のパルスの入力に備え
る。
ンタ回路がｍ−１個を計数するときにセットＳされてｍ
−１で第３のアンドゲート回路11に“1"を出力する。一
方第３のアンドゲート回路12の他方の一方の入力には第
１のリング発振器の出力が与えられている。このため第
３のアンドゲート回路では第１の発振手段が第ｍ番目の
パルスを出力するとただちにパルスが出力されるために
第１のカウンタ回路５のカウンタ時の時間的なバラツキ
を吸収出来る。第２のカウンタ回路5aの出力も第２のフ
リップフロップ回路11aに入力されてｎ−１番目のカウ
ント時にセットされて第４のアンドゲート回路12aの一
方の入力に加わり、第２のリング発振器の出力が他方の
入力に与えられるため第４のアンドゲート回路12aは第
２の発振手段がｎ番目のパルスを出力するとただちにパ
ルスを出力する。第３及び第４のアンドゲート回路12,1
2aでm,n番目迄がカウントされると第１及び第２のカウ
ント回路5,5a,第１〜第４のフリップフロップ回路13,13
a,11,11aがリセットされ，第３及び第４のフリップフロ
ップ回路13,13aは第４のアンドゲート回路12aの出力で
セットされ，入力端子３への次のパルスの入力に備え
る。
本発明は上記した様に構成し、作動させたので微小ディ
レイを得る場合に二つの発振手段の発振周期を微小異な
らせるだけで二つの発振器の周期の差を分解能とする微
小ステップ，高精度の遅延回路が得られる。又長時間範
囲のディレイを得る場合も固定遅延分の増加を補償し得
る。本発明によれば発振器の発振周波数を極めて微小な
周期で安定に作る必要がないので発振器も作り易く調整
もT1，T2を定めるだけでよいので極めて簡単である特徴
を有する。
レイを得る場合に二つの発振手段の発振周期を微小異な
らせるだけで二つの発振器の周期の差を分解能とする微
小ステップ，高精度の遅延回路が得られる。又長時間範
囲のディレイを得る場合も固定遅延分の増加を補償し得
る。本発明によれば発振器の発振周波数を極めて微小な
周期で安定に作る必要がないので発振器も作り易く調整
もT1，T2を定めるだけでよいので極めて簡単である特徴
を有する。
第１図は本発明の遅延回路の原理を説明するための系統
図， 第２図は第１図の波形説明図， 第３図は本発明の遅延回路のカウンタのバラツキを補償
するための回路図， 第４図は従来の遅延回路の一実施例を示す回路図であ
る。 １…可変遅延装置,1a〜1e…同軸線路,2…入力ライン,
2′…出力ライン,3…入力端子,4,4a…第１及び第２オア
ゲート回路,5,5a…第１及び第２のカウンタ回路,6,6a…
遅延素子,7,7a…第１及び第２のアンドゲート回路,8,8a
…ゲート端子,9…出力端子,10…制御用計算機,11,11a,1
3,13a…第１〜第４のフリップフロップ回路,12,12a…ア
ンドゲート回路．
図， 第２図は第１図の波形説明図， 第３図は本発明の遅延回路のカウンタのバラツキを補償
するための回路図， 第４図は従来の遅延回路の一実施例を示す回路図であ
る。 １…可変遅延装置,1a〜1e…同軸線路,2…入力ライン,
2′…出力ライン,3…入力端子,4,4a…第１及び第２オア
ゲート回路,5,5a…第１及び第２のカウンタ回路,6,6a…
遅延素子,7,7a…第１及び第２のアンドゲート回路,8,8a
…ゲート端子,9…出力端子,10…制御用計算機,11,11a,1
3,13a…第１〜第４のフリップフロップ回路,12,12a…ア
ンドゲート回路．
───────────────────────────────────────────────────── フロントページの続き (72)発明者 伊藤 昭夫 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 石塚 俊弘 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (3)
- 【請求項１】入力パルス信号をトリガとして発振を開始
し、第１の周期で発振パルス信号を出力する第１の発振
手段と、 該第１の発振手段からの発振パルス信号の数をカウント
し、該カウント値が第１の所定値に達した場合に１つの
パルス信号を出力する第１のカウント手段と、 該第１のカウント手段からの出力パルス信号をトリガと
して発振を開始し、該第１の周期と異なる第２の周期で
発振パルス信号を出力する第２の発振手段と、 該第２の発振手段からの発振パルス信号の数をカウント
し、該カウント値が第２の所定値に達した場合に１つの
パルス信号を出力する第２のカウント手段と、 該第１の所定値及び第２の所定値を、いずれか一方の値
が増加し、且つ他方が該増加分だけ減少するように変化
させる制御手段とを有することを特徴とする遅延回路。 - 【請求項２】前記第１及び第２の発振手段はオアゲート
回路の一方の入力に１つのトリガパルスを与えること
で、 該オアゲート回路の出力に接続された遅延素子を通じて
アンドゲート回路の一方の入力に加えられ、上記オアゲ
ート回路の他方の入力に帰還され、上記アンドゲート回
路の他方の入力にゲート信号が与えられてなるリング発
振器であることを特徴とする特許請求の範囲第１項記載
の遅延回路。 - 【請求項３】前記第１及び第２のカウント手段の所定カ
ウントより１つ前の値をセットするフリップフロップ手
段と、前記第１及び第２の発振手段の出力を一方のアン
ドゲート手段に加えると共に上記フリップフロップ手段
の出力を他方のアンドゲート手段に加えて上記第１及び
第２のカウンタ手段の計数のバラツキを除去するように
してなることを特徴とする特許請求の範囲第１項記載の
遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60159842A JPH0775306B2 (ja) | 1985-07-19 | 1985-07-19 | 遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60159842A JPH0775306B2 (ja) | 1985-07-19 | 1985-07-19 | 遅延回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6220414A JPS6220414A (ja) | 1987-01-29 |
| JPH0775306B2 true JPH0775306B2 (ja) | 1995-08-09 |
Family
ID=15702426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60159842A Expired - Lifetime JPH0775306B2 (ja) | 1985-07-19 | 1985-07-19 | 遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0775306B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2606262B2 (ja) * | 1988-03-10 | 1997-04-30 | 日本電気株式会社 | パルス発生回路 |
| JP2016187128A (ja) * | 2015-03-27 | 2016-10-27 | 京セラドキュメントソリューションズ株式会社 | 発振装置、画像処理装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5970019A (ja) * | 1982-09-16 | 1984-04-20 | アムペックス コ−ポレ−ション | シフトレジスタ遅延回路 |
-
1985
- 1985-07-19 JP JP60159842A patent/JPH0775306B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5970019A (ja) * | 1982-09-16 | 1984-04-20 | アムペックス コ−ポレ−ション | シフトレジスタ遅延回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6220414A (ja) | 1987-01-29 |
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