JPH0650590B2 - 復合化回路 - Google Patents
復合化回路Info
- Publication number
- JPH0650590B2 JPH0650590B2 JP60091854A JP9185485A JPH0650590B2 JP H0650590 B2 JPH0650590 B2 JP H0650590B2 JP 60091854 A JP60091854 A JP 60091854A JP 9185485 A JP9185485 A JP 9185485A JP H0650590 B2 JPH0650590 B2 JP H0650590B2
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- JP
- Japan
- Prior art keywords
- circuit
- clock
- frequency
- data pulse
- decoding
- Prior art date
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- Signal Processing For Digital Recording And Reproducing (AREA)
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 〔概 要〕 本発明の復号化回路は、2−3変換符号を用いて記録さ
れた磁気記録媒体から再生データパルスに同期して基準
のクロックを生成するクロック生成部と、前記基準クロ
ックを2/3に周波数に分周する3/2分周回路と、前
記再生データパルスを復号化して復号データパルスを出
力する変換部とを具備し、前記復号データパルスを前記
基準クロックを3/2分周して得られたクロックにより
駆動するよう構成されたものである。
れた磁気記録媒体から再生データパルスに同期して基準
のクロックを生成するクロック生成部と、前記基準クロ
ックを2/3に周波数に分周する3/2分周回路と、前
記再生データパルスを復号化して復号データパルスを出
力する変換部とを具備し、前記復号データパルスを前記
基準クロックを3/2分周して得られたクロックにより
駆動するよう構成されたものである。
本発明は2−3変換符号の高速転送時に好適な復号化方
式に関する。
式に関する。
〔従来の技術〕 従来の復号化回路の構成例を第4図に示す。この構成例
においては、再生データパルス6がシフトレジスタ1に
入力され、シリアルデータをバラレルデータとして取り
出し、復号の手順に従って変換回路3によって処理さ
れ、復号データパルス10として送り出される。
においては、再生データパルス6がシフトレジスタ1に
入力され、シリアルデータをバラレルデータとして取り
出し、復号の手順に従って変換回路3によって処理さ
れ、復号データパルス10として送り出される。
このとき、符号語で書かれた再生データパルス6と、復
号後のデータパルス10のビットが一対一であれば問題な
いが、2−3変換1−7符号のような2ビットを3ビッ
トに変換する符号系では、シフトレジスタを駆動するク
ロック8と、復号回路からデータを送り出すクロック9
では、周波数が異なり、その比率は3:2に設定され
る。また、両者の位相は一致している必要があるため、
従来例においては、再生データパルス6より、同期発振
器(クロック生成部)2によって作り出された3fクロ
ック(復号後のデータパルスを送り出す1fクロックの
3倍の周波数)7を基に、1/2分周,或いは1/3分
周して、1.5fクロック8,及び1fクロック9を生成
している。
号後のデータパルス10のビットが一対一であれば問題な
いが、2−3変換1−7符号のような2ビットを3ビッ
トに変換する符号系では、シフトレジスタを駆動するク
ロック8と、復号回路からデータを送り出すクロック9
では、周波数が異なり、その比率は3:2に設定され
る。また、両者の位相は一致している必要があるため、
従来例においては、再生データパルス6より、同期発振
器(クロック生成部)2によって作り出された3fクロ
ック(復号後のデータパルスを送り出す1fクロックの
3倍の周波数)7を基に、1/2分周,或いは1/3分
周して、1.5fクロック8,及び1fクロック9を生成
している。
1.5fクロック8は、シフトレジスタ1の駆動用とし
て、1fクロック9は復号後のデータパルス10の送出用
として、それぞれ使用される。
て、1fクロック9は復号後のデータパルス10の送出用
として、それぞれ使用される。
このように、従来例では磁気記録装置の外部から見た転
送速度に対して、3倍の周波数のクロック(3fクロッ
ク)7を生成,処理する必要があり、転送速度が上昇す
るに従い、同期発振器2を構成するロジック回路が追随
できなくなる。つまり、3fクロック7を生成する同期
発振器2の最高発振周波数の1/3の周波数が、転送速
度の上限を決定してしまうことになる。
送速度に対して、3倍の周波数のクロック(3fクロッ
ク)7を生成,処理する必要があり、転送速度が上昇す
るに従い、同期発振器2を構成するロジック回路が追随
できなくなる。つまり、3fクロック7を生成する同期
発振器2の最高発振周波数の1/3の周波数が、転送速
度の上限を決定してしまうことになる。
上述の如く従来の復号化回路の構成では、同期発振器2
の生成クロック7の周波数は、転送速度を決定するクロ
ック9の周波数の3倍であるため、転送速度を高めるこ
とが困難であった。
の生成クロック7の周波数は、転送速度を決定するクロ
ック9の周波数の3倍であるため、転送速度を高めるこ
とが困難であった。
そこで本発明の目的は、同一転送速度に対する同期発振
器2の生成クロック7の周波数を従来の1/2に減らす
ことを可能ならしめることにあり、もって高速転送時に
有効な復号化回路を提供しようとするものである。
器2の生成クロック7の周波数を従来の1/2に減らす
ことを可能ならしめることにあり、もって高速転送時に
有効な復号化回路を提供しようとするものである。
この目的は本発明において、クロック生成部の生成クロ
ックの周波数を1.5fとし、これの分周回路として3/
2分周回路を設け、これにより生成された1fクロック
により復号データパルスを駆動するよう構成されたこと
により達成される。
ックの周波数を1.5fとし、これの分周回路として3/
2分周回路を設け、これにより生成された1fクロック
により復号データパルスを駆動するよう構成されたこと
により達成される。
また上記3/2分周回路は、微分回路,絶対値回路,及
び3分周回路により構成される。
び3分周回路により構成される。
復号データパルスの駆動用クロックの周波数を生成する
分周回路として、3/2分周回路を用いたことにより、
基準クロックの周波数は、データ転送用クロック周波数
の3/2倍でよいこととなり、復号系の最高周波数を相
対的に低くすることが可能となる。従ってこの最高周波
数を同一とすれば、転送を高速化することができる。
分周回路として、3/2分周回路を用いたことにより、
基準クロックの周波数は、データ転送用クロック周波数
の3/2倍でよいこととなり、復号系の最高周波数を相
対的に低くすることが可能となる。従ってこの最高周波
数を同一とすれば、転送を高速化することができる。
以下本発明の実施例を第1図〜第3図を参照しながら説
明する。
明する。
第1図は上記一実施例の構成を示す要部ブロック図、第
2図は同図における3/2分周回路の一例を示す回路構
成図、第3図は第2図の各部の波形と相互の関係を示す
タイミング図である。
2図は同図における3/2分周回路の一例を示す回路構
成図、第3図は第2図の各部の波形と相互の関係を示す
タイミング図である。
本実施例では、再生データパルス6を基に、クロック生
成部としての同期発振器2で生成された1.5fクロック1
7で直接シフトレジスタ1を駆動し、再生データパルス
6のシリアルデータをパラレルデータに変換する。一
方、1.5fクロック17は3/2分周回路へ入力され、位
相のそろった1fクロック9となり、復号回路3で復号
されたデータパルス10の転送に用いられる。
成部としての同期発振器2で生成された1.5fクロック1
7で直接シフトレジスタ1を駆動し、再生データパルス
6のシリアルデータをパラレルデータに変換する。一
方、1.5fクロック17は3/2分周回路へ入力され、位
相のそろった1fクロック9となり、復号回路3で復号
されたデータパルス10の転送に用いられる。
上記1.5fクロック(生成クロック)17〔第3図(a)参
照〕は第2図に見られる如く、微分回路21で微分され、
微分回路出力〔第3図(b)参照〕は絶対値回路22に入力
される。絶対値回路22からは第3図(c)に示すように、
微分波形の絶対値が出力され、次段の3分周回路23へ入
力される。
照〕は第2図に見られる如く、微分回路21で微分され、
微分回路出力〔第3図(b)参照〕は絶対値回路22に入力
される。絶対値回路22からは第3図(c)に示すように、
微分波形の絶対値が出力され、次段の3分周回路23へ入
力される。
3分周回路23は絶対値回路22の出力パルスを3分周し
〔第3図(d),(e)参照〕、所望の1fクロック9が出力
される。
〔第3図(d),(e)参照〕、所望の1fクロック9が出力
される。
本実施例において、3分周回路23は2つのフリップフフ
ロップとNORゲート,及びANDゲートで構成される
が、他の構成による3分周回路であっても同様の効果を
有することは言うまでもない。
ロップとNORゲート,及びANDゲートで構成される
が、他の構成による3分周回路であっても同様の効果を
有することは言うまでもない。
本実施例によれば、復号化回路内に存在する最高周波数
は、転送速度が同一の場合、従来の復号化回路における
最高周波数の1/2となる。従って生成クロック17が同
一であれば、2倍の転送速度が得られることになる。
は、転送速度が同一の場合、従来の復号化回路における
最高周波数の1/2となる。従って生成クロック17が同
一であれば、2倍の転送速度が得られることになる。
本発明によれば、復号化回路系に存在する信号の最高周
波数は、従来の1/2になるので、高速転送時にも信頼
性の高い復号化をすることが可能となる。
波数は、従来の1/2になるので、高速転送時にも信頼
性の高い復号化をすることが可能となる。
第1図は本発明の構成を示す要部ブロック図、 第2図は本発明の一実施例の要部である3分周回路の例
を示す回路構成図、 第3図は上記第3図のタイミングチャート、 第4図は従来の復号回路を示すブロック図である。 図において、1はシフトレジスタ、2は同期発振器、3
は変換回路、6は再生データパルス(符号語)、9は1
fクロック、10は復号データパルス(復号語)、17は生
成クロック(1.5fクロック)、21は微分回路、22は絶
対値回路、23は3分周回路、24及び25はフリップフロッ
プ、26はNORゲート、27はANDゲートを示す。
を示す回路構成図、 第3図は上記第3図のタイミングチャート、 第4図は従来の復号回路を示すブロック図である。 図において、1はシフトレジスタ、2は同期発振器、3
は変換回路、6は再生データパルス(符号語)、9は1
fクロック、10は復号データパルス(復号語)、17は生
成クロック(1.5fクロック)、21は微分回路、22は絶
対値回路、23は3分周回路、24及び25はフリップフロッ
プ、26はNORゲート、27はANDゲートを示す。
Claims (2)
- 【請求項1】2−3変換符号を用いて記録された磁気記
録媒体から再生された再生データパルスに同期して基準
のクロックを生成するクロック生成部と、前記再生デー
タパルスを復号データパルスに変換する変換回路と、前
記基準クロックを分周して前記復号データパルスを駆動
するためのクロックを生成する分周回路とを具備する構
成において、 前記分周回路に前記基準クロックを2/3の周波数のク
ロックに分周する3/2分周回路を用いたことを特徴と
する復号化回路。 - 【請求項2】前記分周回路が、前記再生データパルスを
微分する微分回路と、該微分回路の出力の絶対値を出力
する絶対値回路と、該絶対値回路の出力を3分周する3
分周回路とからなることを特徴とする特許請求の範囲第
1項記載の復号化回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60091854A JPH0650590B2 (ja) | 1985-04-27 | 1985-04-27 | 復合化回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60091854A JPH0650590B2 (ja) | 1985-04-27 | 1985-04-27 | 復合化回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS61250875A JPS61250875A (ja) | 1986-11-07 |
JPH0650590B2 true JPH0650590B2 (ja) | 1994-06-29 |
Family
ID=14038148
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60091854A Expired - Lifetime JPH0650590B2 (ja) | 1985-04-27 | 1985-04-27 | 復合化回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0650590B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5270714A (en) * | 1989-09-08 | 1993-12-14 | Fujitsu Limited | Encoding and decoding circuit for run-length-limited coding |
JPH05191296A (ja) * | 1992-01-10 | 1993-07-30 | Nec Corp | 1ー7rllコード変換回路 |
-
1985
- 1985-04-27 JP JP60091854A patent/JPH0650590B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPS61250875A (ja) | 1986-11-07 |
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