JP2623751B2 - 記録制御信号の伝送方法および記録制御回路 - Google Patents
記録制御信号の伝送方法および記録制御回路Info
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Description
Ａ 産業上の利用分野 本発明は、磁気ヘッドに接続される増幅器を備える記
録回路が回転ヘッドドラム側に設けられた磁気記録装置
における上記記録回路に与える記録制御信号の伝送方法
および上記記録回路の動作を制御する記録制御回路に関
し、例えば、回転ヘッドドラムを備えるビデオテープレ
コーダ等に適用される。 Ｂ 発明の概要 本発明は、磁気ヘッドに接続される増幅器を備える記
録回路が回転ヘッドドラム側に設けられたビデオテープ
レコーダ等の磁気記録装置において、上記記録回路を制
御するための記録制御信号をシリアルデータと該シリア
ルデータのデータ開始点とデータ終了点を示すデータイ
ネーブル信号にて示し、上記シリアルデータの同期クロ
ックのエッジパルスを上記データイネーブル信号にてゲ
ートして上記シリアルデータに加えるとともに、伝送の
開始と終了を示す伝送モード信号をシリアル伝送データ
に付加したシリアル制御信号として記録制御信号を上記
回転ヘッドドラムの外部から上記回転ヘッドドラム側に
シリアル伝送することによって、上記記録制御信号の伝
送系の簡略化を図るようにしたものである。 Ｃ 従来の技術 従来より、回転ヘッドドラムを備えるビデオテープレ
コーダ等の磁気記録再生装置では、回転ヘッドドラムに
配設されている磁気ヘッドと固定基板側の記録処理回路
や再生処理回路との間で記録信号や再生信号の伝送を行
うために設けられているロータリートランスによる伝送
効率や周波数特性の低下を考慮して、記録増幅器や再生
増幅器等を上記回転ヘッドドラム内に設けるようにした
ものがある。このように、回転ヘッドドラム内に記録増
幅器や再生増幅器等を設けた磁気記録再生装置では、上
記回転ヘッドドラムの外部から、上記回転ヘッドドラム
内の記録ヘッドの切り換え制御や記録電流のオン・オフ
制御，再生ヘッドの切り換え制御等を行う必要があり、
各種制御信号をスリップリング装置を用いて伝送するよ
うにしている。 例えば、第８図に示すように、外部から４チャンネル
の記録信号（REC.DATA）としてロータリートランス（10
0）を介して伝送される各チャンネルの記録信号（REC.A
CHDATA），（REC.BCHDATA），（REC.CCHDATA），（REC.
DCHDATA）を増幅して各チャンネルの記録ヘッド（101
A），（101B），（101C），（101D）に供給する４チャ
ンネルの記録増幅器（102A），（102B），（102C），
（102D）を備える記録回路（103）が回転ヘッドドラム
側に設けられた４チャンネル記録のディジタルビデオテ
ープレコーダの記録系では、上記各記録増幅器（102
A），（102B），（102C），（102D）の利得制御をチャ
ンネル別に行うための利得制御用の制御データ（CNT.A
CH），（CNT.BCH），（CNT.CCH），（CNT.DCH）を形成
する４チャンネルのディジタル・アナログ（D/A）変換
器（104）が上記回転ヘッドドラム側の記録回路（103）
に設けられている。そして、この記録系では、上記利得
制御用の制御データ（CNT.ACH），（CNT.BCH），（CNT.
CCH），（CNT.DCH）をシリアルデータにて示したデータ
（D/A DATA）とその同期クロック（D/A CK）および制御
信号（D/A ENABLE）を回転ヘッドドラムの外部からスリ
ップリング装置（108）に設けた伝送路（105），（10
6），（107）を介して上記回転ヘッドドラム側に伝送す
るようにして、上記D/A変換器（104）を上記同期クロッ
ク（D/A CK）および制御信号（D/A ENABLE）に基づいて
動作させ、上記D/A変換器（104）にて上記データ（D/A
DATA）から上記利得制御用の制御データ（CNT.ACH），
（CNT.BCH），（CNT.CCH），（CNT.DCH）を形成して上
記各記録増幅器（102A），（102B），（102C），（102
D）の利得制御を行い、各チャンネル別に記録制御を行
うようにしている。 一般に、シリアルデータの伝送系では、受信側でＤ型
フリップフロップやシフトレジスタでシリアルデータを
受ける場合に、そのシリアルデータと同期したクロック
や上記シリアルデータの開始点や終了点を示す制御信号
等を必要とし、上述の記録系のように、シリアルデータ
（A/D DATA）の伝送路（105）と同期クロック（CK）の
伝送路（106）と制御信号（D/A ENABLE）の伝送路（10
7）とを並設するようにしている。 また、伝送するシリアルデータにクロックを重畳して
おく所謂セルフクロック方式の伝送系では、例えば、第
９図に示すように、受信側に位相比較器（111）を電圧
制御型発振器（112）にて構成されるPLL（Phase Locked
Loop）によるクロック発生回路（110）を設けて、送信
側から１つの伝送路（120）で送られてくるシリアルデ
ータ（DATA）のデータエッジの位相と上記電圧制御型発
振器（112）の発振位相とを上記位相比較器（111）にて
比較して、上記電圧制御型発振器（112）の発振周波数
を制御することによって、上記クロック発生回路（11
0）にて上記シリアルデータ（DATA）の同期クロック（C
K）を形成するようにし、受信側のＤ型フリップフロッ
プ（115）のクロック入力端に上記同期クロック（CK）
を与えるとともにデータ入力端に上記シリアルデータ
（DATA）を入力するようにしている。 Ｄ 発明が解決しようとする課題 従来、磁気ヘッドに接続される増幅器を備える記録回
路が回転ヘッドドラム側に設けられた磁気記録装置で
は、上記記録回路を制御するための記録制御信号をシリ
アルデータと該シリアルデータのデータ開始点とデータ
終了点を示すデータイネーブル信号にて示して、その同
期クロックとともにシリアル伝送する場合に、上記シリ
アルデータとデータイネーブル信号と同期クロックとを
個別の伝送部を介して回転ヘッドドラムの外部から上記
回転ヘッドドラム側に伝送するようにしていたので、複
数の伝送路を備える多段のスリップリング装置を必要と
し、上記スリップリング装置が小型化を妨げる要因とな
っていた。また、多段のスリップリング装置は、回転ヘ
ッドドラムを回転駆動するためのドラムモータのトルク
に影響を及ぼしたり、軸振れによるS/N劣化等の弊害を
生じるという問題点があった。 なお、上記記録制御信号を示すシリアルデータに同期
クロックを重畳して伝送することにより、上記スリップ
リング装置の段数を少なくすることができるのである
が、この場合に、受信側すなわち回転ヘッドドラム側に
上述の如きPLLによるクロック発生回路を設ける必要が
あり、このクロック発生回路のために比較的に広い設置
スペースを確保しなければならなくなってしまう。 そこで、本発明は、上述の如き従来の実情に鑑み、磁
気ヘッドに接続される増幅器を備える記録回路が回転ヘ
ッドドラム側に設けられた磁気記録装置の小型化や信頼
性の向上を図るとともに、上記記録回路の複雑な制御動
作を可能にすることを目的とし、回転ヘッドドラム側に
外部から記録制御信号を同期クロック等とともに１本の
伝送ラインで供給して、各種動作モードに応じた複雑な
制御動作を行うことができるようにした記録制御信号の
伝送方法および記録制御回路を提供するものである。 Ｅ 課題を解決するための手段 上記の目的を達成するために、本発明方法は、磁気ヘ
ッドに接続される増幅器を備える記録回路が回転ヘッド
ドラム側に設けられた磁気記録装置における上記記録回
路に与える記録制御信号の伝送方法であって、上記記録
制御信号をシリアルデータと該シリアルデータのデータ
開始点とデータ終了点を示すデータイネーブル信号にて
示し、上記シリアルデータの同期クロックのエッジパル
スを上記データイネーブル信号にてゲートして上記シリ
アルデータに加えるとともに、伝送の開始と終了を示す
伝送モード信号をシリアルデータに付加したシリアル制
御信号として、記録制御信号を上記回転ヘッドドラムの
外部から上記回転ヘッドドラム側にシリアル伝送するこ
とを特徴としている。 また、本発明回路は、磁気ヘッドに接続される増幅器
を備える記録回路が回転ヘッドドラム側に設けられた磁
気記録装置における上記記録回路を制御する記録制御回
路であって、上記回転ヘッドドラム外に配置され、上記
記録回路を制御するための記録制御信号をシリアルデー
タと該シリアルデータのデータ開始点とデータ終了点を
示すデータイネーブル信号にて示し、上記シリアルデー
タの同期クロックのエッジパルスを上記データイネーブ
ル信号にてゲートして上記シリアルデータに加えるとと
もに、伝送の開始と終了を示す伝送モード信号をシリア
ル伝送データに付加したシリアル制御信号として記録制
御信号を出力するシリアル制御信号発生手段と、上記シ
リアル制御信号発生手段から出力されるシリアル制御信
号を上記回転ヘッドドラム内に伝達する信号伝達手段
と、上記回転ヘッドドラム側に配置され、上記信号伝達
手段を介して伝達されるシリアル制御信号から、上記記
録回路の記録制御信号を形成する制御信号形成手段とを
有することを特徴としている。 Ｆ 作用 本発明に係る記録制御信号の伝送方法では、磁気記録
再生装置の回転ヘッドドラム側に設けられた磁気ヘッド
に接続される増幅器を備える記録回路の動作を制御する
ための記録制御信号をシリアルデータと該シリアルデー
タのデータ開始点とデータ終了点を示すデータイネーブ
ル信号にて示し、上記シリアルデータの同期クロックの
エッジパルスを上記データイネーブル信号にてゲートし
て上記シリアルデータに加えるとともに、伝送の開始と
終了を示す伝送モード信号をシリアル伝送データに付加
したシリアル制御信号として記録制御信号を上記回転ヘ
ッドドラムの外部から上記回転ヘッドドラム側にシリア
ル伝送する。また、本発明に係る記録制御回路では、シ
リアル制御信号として記録制御信号を示すシリアル伝送
データとともにヘッドドラム側に伝送されてくる同期ク
ロックやデータイネーブル信号に基づいて、制御信号形
成手段にて記録回路の記録制御信号を形成して、上記記
録回路の動作制御を行う。 Ｇ 実施例 以下、本発明の一実施例について、図面に従い詳細に
説明する。 第１図のブロック図は、本発明を適用した４チャンネ
ル記録のディジタルビデオテープレコーダの記録系の構
成を示している。 この第１図のブロック図に示した記録系において、４
チャンネルの記録ヘッド（1A），（1B），（1C），（1
D）に接続された４チャンネルの記録増幅器（2A），（2
B），（2C），（2D）を備える記録回路（３）は、第２
図に示ように上記各記録増幅器（2A）〜（2D）が配設さ
れた回転ヘッドドラム（４）内に設置されており、ロー
タリートランス（５）を介して４チャンネルの記録デー
タ（REC.DATA）が上記各記録増幅器（2A）〜（2D）に供
給されるようになっている。また、上記記録回路（３）
には、上記回転ヘッドドラム（４）の外部に設けられて
いるエンコーダ（６）から１つの伝送路（７）を介して
供給されるシリアル制御信号をデコードするデコーダ
（８）と、このデコーダ（８）によるデコード出力に基
づいて上記各記録増幅器（2A）〜（2D）の利得制御をチ
ャンネル別に行うための利得制御信号（CNT.ACH），（C
NT.BCH），（CNT.CCH），（CNT.DCH）を形成する４チャ
ンネルのディジタル・アナログ（D/A）変換器（９）と
が設けられている。 ここで、本発明を適用したディジタルビデオテープレ
コーダは、第２図に示すように回転ヘッドドラム（４）
にＡチャンネル記録ヘッド（2A）およびＢチャンネル記
録ヘッド（2B）とＣチャンネル記録ヘッド（2C）および
Ｄチャンネル記録ヘッド（2D）を180゜対向で配設する
とともに、Ａチャンネル再生ヘッド（10A）およびＢチ
ャンネル再生ヘッド（10B）とＣチャンネル再生ヘッド
（10C）およびＤチャンネル再生ヘッド（10D）を180゜
対向で配設した回転ヘッドドラム装置を備え、上記各記
録ヘッド（1A）〜（1D）にて第３図に示すトラックフォ
ーマットで磁気テープ（11）上の４チャンネルの記録ト
ラック（Ａ），（Ｂ），（Ｃ），（Ｄ）に４チャンネル
の記録データ〔ビデオデータ（V0），（V1），（V2），
（V3）およびオーディオデータ（A0），（A1），
（A2），（A3）〕をアジマス記録するとともに、上記各
再生ヘッド（10A）〜（10D）にて上記各記録トラック
（Ａ）〜（Ｄ）から４チャンネル信号を再生するように
した所謂D IIフォーマットのディジタルビデオテープレ
コーダである。 そして、この記録系において、本発明に係る記録制御
信号の伝送方法は、上記記録回路（３）の動作を制御す
る記録制御信号として、上記各記録増幅器（2A）〜（2
D）の利得制御をチャンネル別に行うための利得制御信
号（CNT.ACH），（CNT.BCH），（CNT.CCH），（CNT.
DCH）を示すシリアルデータ（D/A DATA）および該シリ
アルデータ（D/A DATA）のデータ開始点とデータ終了点
を示すデータイネーブル信号（D/A ENABLE）と、上記シ
リアルデータ（D/A DATA）の同期クロック（D/A CK）
と、伝送の開始と終了を示す伝送モード信号（MD）を上
記エンコーダ（６）に与えて、このエンコーダ（６）に
おいて上記同期クロック（D/A CK）のエッジパルスを上
記データイネーブル信号（D/A ENABLE）にてゲートして
上記シリアルデータ（D/A DATA）に加えるとともに、伝
送の開始と終了を示す伝送モード信号（MD）を上記シリ
アルデータ（D/A DATA）に付加したシリアル制御信号
（ICODE）を形成して、上記伝送路（７）を介して上記
回転ヘッドドラム（５）側の上記記録回路（３）に設け
られている上記デコーダ（８）に伝送することによっ
て、実施されている。 本発明方法を実施するための上記エンコーダ（８）
は、例えば、第４図に示すようような回路構成にて実現
される。 上記第４図の回路図に示すエンコーダ（８）の構成例
は、第１および第２のＤ型フリップフロップ（20），
（21）、第１ないし第３の遅延回路（22），（23），
（24）、第１ないし第３の排他的論理和回路（25），
（26），（27）、３入力の論理積回路（28）および２入
力の論理和回路（29）にて構成されている。 この構成例のエンコーダ（８）において、第１のＤ型
フリップフロップ（20）は、伝送すべき制御信号を示す
シリアルデータ例えば上述の上記各記録増幅器（2A）〜
（2D）の利得制御をチャンネル別に行うための利得制御
信号（CNT.ACH），（CNT.BCH），（CNT.CCH），（CNT.D
CH）を示すシリアルデータ（D/A DATA）が信号入力端子
（15）からデータ入力端に与えられるとともに、上記シ
リアルデータ（D/A DATA）の同期クロック（D/A CK）が
信号入力端子（16）からクロック入力端に与えられ、そ
のＱ出力を第１および第３の排他的論理和回路（25），
（27）の各一方にの入力端に直接供給するとともに第１
の遅延回路（22）を介して上記第１の排他的論理和回路
（25）の他方の入力端に供給している。そして、上記第
１の排他的論理和回路（25）による排他的論理和出力
は、３入力の論理積回路（28）の第１の入力端に供給さ
れている。 また、第２のＤ型フリップフロップ（21）は、上記シ
リアルデータ（D/A DATA）のデータ開始点とデータ終了
点を示すデータイネーブル信号（D/A ENABLE）が信号入
力端子（17）からデータ入力端に与えられるとともに、
上記シリアルデータ（D/A DATA）の同期クロック（D/A
CK）が上記信号入力端子（16）からクロック入力端に与
えられ、そのＱ出力を上記３入力の論理積回路（28）の
第２の入力端に供給している。 さらに、上記シリアルデータ（D/A DATA）の同期クロ
ック（D/A CK）は、上記信号入力端子（16）から上記各
Ｄ型フリップフロップ（20），（21）の各クロック入力
端に供給されているばかりでなく、第２の排他的論理和
回路（26）の一方の入力端に直接供給されるとともに第
２の遅延回路（23）を介して上記第２の排他的論理和回
路（26）の他方の入力端に供給している。そして、上記
第２の排他的論理和回路（26）による排他的論理和出力
は、第３の遅延回路（24）を介して上記３入力の論理積
回路（28）の第３の入力端に供給されている。 ここで、上記３入力の論理積回路（28）は、その第１
および第２の入力端が反転入力端となっており、上記第
１の排他的論理和回路（25）による排他的論理和出力の
否定信号と上記第２のＤ型フリップフロップ（21）のＱ
出力の否定信号と上記第２の排他的論理和回路（26）に
よる排他的論理和出力の上記第３の遅延回路（24）によ
る遅延信号と論理和出力を上記第３の排他的論理和回路
（27）の他方に入力端に供給している。 そして、上記第３の排他的論理和回路（27）による排
他的論理和出力が２入力の論理和回路（29）の一方の入
力端に供給されている。上記論理和回路（29）は、その
他方の入力端に信号入力端子（18）からデータ伝送の開
始と終了を示す伝送モード信号（MD）が供給され、上記
第３の排他的論理和回路（27）による排他的論理和出力
と上記伝送モード信号（MD）との論理和出力を伝送デー
タとして信号出力端子（30）から出力するようになって
いる。 このような構成のエンコーダ（８）では、例えば、第
５図に示すように、データイネーブル信号（D/A ENABL
E）にて示されるデータ開始点とデータ終了点との間の
期間中（TEN）に、伝送すべき制御信号を示す例えば〔0
011010001110〕なるシリアルデータ（D/A DATA）が同期
クロック（D/A CK）に同期して与えられたとすると、上
記第１の排他的論理和回路（25）にて、上記第１のＤ型
フリップフロップ（20）のＱ出力として該Ｄ型フリップ
フロップ（25）を介して入力される上記シリアルデータ
（D/A DATA）と上記Ｑ出力の上記第１の遅延回路（22）
による遅延出力（DLDATA）との排他的論理和出力とし
て、上記シリアルデータ（D/A DATA）の各データ変化点
を示すデータエッジパルス（EDDATA）が形成される。ま
た、上記第２の排他的論理和回路（26）にて、上記同期
クロック（D/A CK）と該同期クロック（D/A CK）の上記
第２の遅延回路（23）による遅延出力との排他的論理和
出力として、上記同期クロック（D/A CK）の各エッジを
示すクロックエッジパルス（EDCK）が形成される。さら
に、上記３入力の論理積回路（28）は、上記第１の排他
的論理和回路（25）による排他的論理和出力すなわちデ
ータエッジパルス（EDDATA）の否定信号と、上記第２の
排他的論理和回路（26）による排他的論理和出力すなわ
ち上記クロックエッジパルス（EDCK）の上記第３の遅延
回路（24）による遅延信号と、上記第２のＤ型フリップ
フロップ（21）のＱ出力すなわち上記データイネーブル
信号（D/A ENABLE）を上記同期クロック（D/A CK）の１
クロック分遅らせた信号の否定信号との論理和出力とし
て、上記データイネーブル信号（D/A ENABLE）にて示さ
れる期間中（TEN）の上記各データエッジ部分のクロッ
クエッジを除いたクロックエッジ信号（CKED）を出力す
る。そして、上記第３の排他的論理和回路（27）では、
上記第１のＤ型フリップフロップ（20）を介して入力さ
れる上記シリアルデータ（D/A DATA）に上記３入力の論
理積回路（28）にて得られる上記クロックエッジ信号
（CKED）を重畳した信号を形成する。さらに、上記論理
和回路（29）は、上記第３の排他的論理和回路（27）に
て形成した信号にデータ伝送の開始パルス（PSTR）と終
了パルス（PEND）を有する伝送モード信号（MD）を付加
し、この信号をシリアル制御信号（ICODE）として信号
出力端子（30）から出力する。 なお、この実施例においては、上記伝送モード信号
（MD）に８個の開始パルス（PSTR）が各伝送データ毎に
与えられている。 次に、上記エンコーダ（８）にて得られるシリアル制
御信号（ICODE）が上記１つの伝送系（７）を介して伝
送される上記回転ヘッドドラム（５）側の上記記録回路
（３）に設けられている上記デコーダ（８）は、例えば
第６図に示す構成のものが用いられる。 第６図に示すデコーダ（８）は、上記シリアル制御信
号（ICODE）が信号入力端子（31）から供給されるバッ
ファ回路（32）を備え、このバッファ回路（32）にて上
記シリアル制御信号（ICODE）が位相反転されてローパ
スフィルタ（33）を介して第１および第２の論理積回路
（35），（36）に供給されている。 上記ローパスフィルタ（33）は、抵抗（Ｒ）とコンデ
ンサ（Ｃ）およびバッファ回路（Ｂ）にて構成されてお
り、上記シリアル制御信号（ICODE）中に含まれている
上述のクロックエッジ信号（CKED）等を除いた出力（LP
FOUT）を上記第１の論理積回路（35）の反転入力端と第
２の論理積回路（36）の非反転入力端に供給するととも
に、データラッチ回路（60）に供給している。 上記第１の論理積回路（35）の非反転入力端と第２の
論理積回路（36）の反転入力端には、上記バッファ回路
（32）にて位相反転された上記シリアル制御信号（I
CODE）がバッファ回路（34）を介してさらに位相反転さ
れて供給されている。 上記第１の論理積回路（35）は、上記ローパスフィル
タ（33）の出力（LPFOUT）と上記シリアル制御信号（I
CODE）との論理積出力（ANDOUT1）として、上記シリア
ル制御信号（ICODE）が論理“L"の期間に存在している
クロックエッジ信号（CKED）等を抽出し、この論理積出
力（ANDOUT1）をモード検出回路（40）を構成している
カウンタ（41）のクロック入力端とクロック復調回路
（50）を構成している第１のＤ型フリップフロップ（5
1）のクロック入力端に供給するとともに、上記モード
検出回路（40）を構成している第１のＤ型フリップフロ
ップ（43）のクリア入力端と上記クロック復調回路（5
0）を構成している否定論理積回路（53）の一方の入力
端にインバータ（37）を介して上記論理積出力（AND
OUT1）を供給している。 また、上記第２の論理積回路（36）は、上記ローパス
フィルタ（33）の出力（LPFOUT）と上記シリアル制御信
号（ICODE）との論理積出力（ANDOUT2）として、上記シ
リアル制御信号（ICODE）が論理“H"の期間に存在して
いるクロックエッジ信号（CKED）等を抽出し、この論理
積出力（ANDOUT2）を上記ロック復調回路（50）を構成
している第２のＤ型フリップフロップ（52）のクロック
入力端に供給するとともに、上記論理積出力（AN
DOUT2）をインバータ（38）を介して上記クロック復調
回路（50）の上記第１のＤ型フリップフロップ（51）の
クリア入力端に供給している。 上記モード検出回路（40）は、上記第２の論理積回路
（36）による論理積出力（ANDOUT2）にてクリアされて
上記第１の論理積回路（35）による論理積出力（AND
OUT1）を計数する上記カウンタ（41）の計数出力をデコ
ードするデコーダ（42）を備えており、上記カウンタ
（41）の計数値が
録回路が回転ヘッドドラム側に設けられた磁気記録装置
における上記記録回路に与える記録制御信号の伝送方法
および上記記録回路の動作を制御する記録制御回路に関
し、例えば、回転ヘッドドラムを備えるビデオテープレ
コーダ等に適用される。 Ｂ 発明の概要 本発明は、磁気ヘッドに接続される増幅器を備える記
録回路が回転ヘッドドラム側に設けられたビデオテープ
レコーダ等の磁気記録装置において、上記記録回路を制
御するための記録制御信号をシリアルデータと該シリア
ルデータのデータ開始点とデータ終了点を示すデータイ
ネーブル信号にて示し、上記シリアルデータの同期クロ
ックのエッジパルスを上記データイネーブル信号にてゲ
ートして上記シリアルデータに加えるとともに、伝送の
開始と終了を示す伝送モード信号をシリアル伝送データ
に付加したシリアル制御信号として記録制御信号を上記
回転ヘッドドラムの外部から上記回転ヘッドドラム側に
シリアル伝送することによって、上記記録制御信号の伝
送系の簡略化を図るようにしたものである。 Ｃ 従来の技術 従来より、回転ヘッドドラムを備えるビデオテープレ
コーダ等の磁気記録再生装置では、回転ヘッドドラムに
配設されている磁気ヘッドと固定基板側の記録処理回路
や再生処理回路との間で記録信号や再生信号の伝送を行
うために設けられているロータリートランスによる伝送
効率や周波数特性の低下を考慮して、記録増幅器や再生
増幅器等を上記回転ヘッドドラム内に設けるようにした
ものがある。このように、回転ヘッドドラム内に記録増
幅器や再生増幅器等を設けた磁気記録再生装置では、上
記回転ヘッドドラムの外部から、上記回転ヘッドドラム
内の記録ヘッドの切り換え制御や記録電流のオン・オフ
制御，再生ヘッドの切り換え制御等を行う必要があり、
各種制御信号をスリップリング装置を用いて伝送するよ
うにしている。 例えば、第８図に示すように、外部から４チャンネル
の記録信号（REC.DATA）としてロータリートランス（10
0）を介して伝送される各チャンネルの記録信号（REC.A
CHDATA），（REC.BCHDATA），（REC.CCHDATA），（REC.
DCHDATA）を増幅して各チャンネルの記録ヘッド（101
A），（101B），（101C），（101D）に供給する４チャ
ンネルの記録増幅器（102A），（102B），（102C），
（102D）を備える記録回路（103）が回転ヘッドドラム
側に設けられた４チャンネル記録のディジタルビデオテ
ープレコーダの記録系では、上記各記録増幅器（102
A），（102B），（102C），（102D）の利得制御をチャ
ンネル別に行うための利得制御用の制御データ（CNT.A
CH），（CNT.BCH），（CNT.CCH），（CNT.DCH）を形成
する４チャンネルのディジタル・アナログ（D/A）変換
器（104）が上記回転ヘッドドラム側の記録回路（103）
に設けられている。そして、この記録系では、上記利得
制御用の制御データ（CNT.ACH），（CNT.BCH），（CNT.
CCH），（CNT.DCH）をシリアルデータにて示したデータ
（D/A DATA）とその同期クロック（D/A CK）および制御
信号（D/A ENABLE）を回転ヘッドドラムの外部からスリ
ップリング装置（108）に設けた伝送路（105），（10
6），（107）を介して上記回転ヘッドドラム側に伝送す
るようにして、上記D/A変換器（104）を上記同期クロッ
ク（D/A CK）および制御信号（D/A ENABLE）に基づいて
動作させ、上記D/A変換器（104）にて上記データ（D/A
DATA）から上記利得制御用の制御データ（CNT.ACH），
（CNT.BCH），（CNT.CCH），（CNT.DCH）を形成して上
記各記録増幅器（102A），（102B），（102C），（102
D）の利得制御を行い、各チャンネル別に記録制御を行
うようにしている。 一般に、シリアルデータの伝送系では、受信側でＤ型
フリップフロップやシフトレジスタでシリアルデータを
受ける場合に、そのシリアルデータと同期したクロック
や上記シリアルデータの開始点や終了点を示す制御信号
等を必要とし、上述の記録系のように、シリアルデータ
（A/D DATA）の伝送路（105）と同期クロック（CK）の
伝送路（106）と制御信号（D/A ENABLE）の伝送路（10
7）とを並設するようにしている。 また、伝送するシリアルデータにクロックを重畳して
おく所謂セルフクロック方式の伝送系では、例えば、第
９図に示すように、受信側に位相比較器（111）を電圧
制御型発振器（112）にて構成されるPLL（Phase Locked
Loop）によるクロック発生回路（110）を設けて、送信
側から１つの伝送路（120）で送られてくるシリアルデ
ータ（DATA）のデータエッジの位相と上記電圧制御型発
振器（112）の発振位相とを上記位相比較器（111）にて
比較して、上記電圧制御型発振器（112）の発振周波数
を制御することによって、上記クロック発生回路（11
0）にて上記シリアルデータ（DATA）の同期クロック（C
K）を形成するようにし、受信側のＤ型フリップフロッ
プ（115）のクロック入力端に上記同期クロック（CK）
を与えるとともにデータ入力端に上記シリアルデータ
（DATA）を入力するようにしている。 Ｄ 発明が解決しようとする課題 従来、磁気ヘッドに接続される増幅器を備える記録回
路が回転ヘッドドラム側に設けられた磁気記録装置で
は、上記記録回路を制御するための記録制御信号をシリ
アルデータと該シリアルデータのデータ開始点とデータ
終了点を示すデータイネーブル信号にて示して、その同
期クロックとともにシリアル伝送する場合に、上記シリ
アルデータとデータイネーブル信号と同期クロックとを
個別の伝送部を介して回転ヘッドドラムの外部から上記
回転ヘッドドラム側に伝送するようにしていたので、複
数の伝送路を備える多段のスリップリング装置を必要と
し、上記スリップリング装置が小型化を妨げる要因とな
っていた。また、多段のスリップリング装置は、回転ヘ
ッドドラムを回転駆動するためのドラムモータのトルク
に影響を及ぼしたり、軸振れによるS/N劣化等の弊害を
生じるという問題点があった。 なお、上記記録制御信号を示すシリアルデータに同期
クロックを重畳して伝送することにより、上記スリップ
リング装置の段数を少なくすることができるのである
が、この場合に、受信側すなわち回転ヘッドドラム側に
上述の如きPLLによるクロック発生回路を設ける必要が
あり、このクロック発生回路のために比較的に広い設置
スペースを確保しなければならなくなってしまう。 そこで、本発明は、上述の如き従来の実情に鑑み、磁
気ヘッドに接続される増幅器を備える記録回路が回転ヘ
ッドドラム側に設けられた磁気記録装置の小型化や信頼
性の向上を図るとともに、上記記録回路の複雑な制御動
作を可能にすることを目的とし、回転ヘッドドラム側に
外部から記録制御信号を同期クロック等とともに１本の
伝送ラインで供給して、各種動作モードに応じた複雑な
制御動作を行うことができるようにした記録制御信号の
伝送方法および記録制御回路を提供するものである。 Ｅ 課題を解決するための手段 上記の目的を達成するために、本発明方法は、磁気ヘ
ッドに接続される増幅器を備える記録回路が回転ヘッド
ドラム側に設けられた磁気記録装置における上記記録回
路に与える記録制御信号の伝送方法であって、上記記録
制御信号をシリアルデータと該シリアルデータのデータ
開始点とデータ終了点を示すデータイネーブル信号にて
示し、上記シリアルデータの同期クロックのエッジパル
スを上記データイネーブル信号にてゲートして上記シリ
アルデータに加えるとともに、伝送の開始と終了を示す
伝送モード信号をシリアルデータに付加したシリアル制
御信号として、記録制御信号を上記回転ヘッドドラムの
外部から上記回転ヘッドドラム側にシリアル伝送するこ
とを特徴としている。 また、本発明回路は、磁気ヘッドに接続される増幅器
を備える記録回路が回転ヘッドドラム側に設けられた磁
気記録装置における上記記録回路を制御する記録制御回
路であって、上記回転ヘッドドラム外に配置され、上記
記録回路を制御するための記録制御信号をシリアルデー
タと該シリアルデータのデータ開始点とデータ終了点を
示すデータイネーブル信号にて示し、上記シリアルデー
タの同期クロックのエッジパルスを上記データイネーブ
ル信号にてゲートして上記シリアルデータに加えるとと
もに、伝送の開始と終了を示す伝送モード信号をシリア
ル伝送データに付加したシリアル制御信号として記録制
御信号を出力するシリアル制御信号発生手段と、上記シ
リアル制御信号発生手段から出力されるシリアル制御信
号を上記回転ヘッドドラム内に伝達する信号伝達手段
と、上記回転ヘッドドラム側に配置され、上記信号伝達
手段を介して伝達されるシリアル制御信号から、上記記
録回路の記録制御信号を形成する制御信号形成手段とを
有することを特徴としている。 Ｆ 作用 本発明に係る記録制御信号の伝送方法では、磁気記録
再生装置の回転ヘッドドラム側に設けられた磁気ヘッド
に接続される増幅器を備える記録回路の動作を制御する
ための記録制御信号をシリアルデータと該シリアルデー
タのデータ開始点とデータ終了点を示すデータイネーブ
ル信号にて示し、上記シリアルデータの同期クロックの
エッジパルスを上記データイネーブル信号にてゲートし
て上記シリアルデータに加えるとともに、伝送の開始と
終了を示す伝送モード信号をシリアル伝送データに付加
したシリアル制御信号として記録制御信号を上記回転ヘ
ッドドラムの外部から上記回転ヘッドドラム側にシリア
ル伝送する。また、本発明に係る記録制御回路では、シ
リアル制御信号として記録制御信号を示すシリアル伝送
データとともにヘッドドラム側に伝送されてくる同期ク
ロックやデータイネーブル信号に基づいて、制御信号形
成手段にて記録回路の記録制御信号を形成して、上記記
録回路の動作制御を行う。 Ｇ 実施例 以下、本発明の一実施例について、図面に従い詳細に
説明する。 第１図のブロック図は、本発明を適用した４チャンネ
ル記録のディジタルビデオテープレコーダの記録系の構
成を示している。 この第１図のブロック図に示した記録系において、４
チャンネルの記録ヘッド（1A），（1B），（1C），（1
D）に接続された４チャンネルの記録増幅器（2A），（2
B），（2C），（2D）を備える記録回路（３）は、第２
図に示ように上記各記録増幅器（2A）〜（2D）が配設さ
れた回転ヘッドドラム（４）内に設置されており、ロー
タリートランス（５）を介して４チャンネルの記録デー
タ（REC.DATA）が上記各記録増幅器（2A）〜（2D）に供
給されるようになっている。また、上記記録回路（３）
には、上記回転ヘッドドラム（４）の外部に設けられて
いるエンコーダ（６）から１つの伝送路（７）を介して
供給されるシリアル制御信号をデコードするデコーダ
（８）と、このデコーダ（８）によるデコード出力に基
づいて上記各記録増幅器（2A）〜（2D）の利得制御をチ
ャンネル別に行うための利得制御信号（CNT.ACH），（C
NT.BCH），（CNT.CCH），（CNT.DCH）を形成する４チャ
ンネルのディジタル・アナログ（D/A）変換器（９）と
が設けられている。 ここで、本発明を適用したディジタルビデオテープレ
コーダは、第２図に示すように回転ヘッドドラム（４）
にＡチャンネル記録ヘッド（2A）およびＢチャンネル記
録ヘッド（2B）とＣチャンネル記録ヘッド（2C）および
Ｄチャンネル記録ヘッド（2D）を180゜対向で配設する
とともに、Ａチャンネル再生ヘッド（10A）およびＢチ
ャンネル再生ヘッド（10B）とＣチャンネル再生ヘッド
（10C）およびＤチャンネル再生ヘッド（10D）を180゜
対向で配設した回転ヘッドドラム装置を備え、上記各記
録ヘッド（1A）〜（1D）にて第３図に示すトラックフォ
ーマットで磁気テープ（11）上の４チャンネルの記録ト
ラック（Ａ），（Ｂ），（Ｃ），（Ｄ）に４チャンネル
の記録データ〔ビデオデータ（V0），（V1），（V2），
（V3）およびオーディオデータ（A0），（A1），
（A2），（A3）〕をアジマス記録するとともに、上記各
再生ヘッド（10A）〜（10D）にて上記各記録トラック
（Ａ）〜（Ｄ）から４チャンネル信号を再生するように
した所謂D IIフォーマットのディジタルビデオテープレ
コーダである。 そして、この記録系において、本発明に係る記録制御
信号の伝送方法は、上記記録回路（３）の動作を制御す
る記録制御信号として、上記各記録増幅器（2A）〜（2
D）の利得制御をチャンネル別に行うための利得制御信
号（CNT.ACH），（CNT.BCH），（CNT.CCH），（CNT.
DCH）を示すシリアルデータ（D/A DATA）および該シリ
アルデータ（D/A DATA）のデータ開始点とデータ終了点
を示すデータイネーブル信号（D/A ENABLE）と、上記シ
リアルデータ（D/A DATA）の同期クロック（D/A CK）
と、伝送の開始と終了を示す伝送モード信号（MD）を上
記エンコーダ（６）に与えて、このエンコーダ（６）に
おいて上記同期クロック（D/A CK）のエッジパルスを上
記データイネーブル信号（D/A ENABLE）にてゲートして
上記シリアルデータ（D/A DATA）に加えるとともに、伝
送の開始と終了を示す伝送モード信号（MD）を上記シリ
アルデータ（D/A DATA）に付加したシリアル制御信号
（ICODE）を形成して、上記伝送路（７）を介して上記
回転ヘッドドラム（５）側の上記記録回路（３）に設け
られている上記デコーダ（８）に伝送することによっ
て、実施されている。 本発明方法を実施するための上記エンコーダ（８）
は、例えば、第４図に示すようような回路構成にて実現
される。 上記第４図の回路図に示すエンコーダ（８）の構成例
は、第１および第２のＤ型フリップフロップ（20），
（21）、第１ないし第３の遅延回路（22），（23），
（24）、第１ないし第３の排他的論理和回路（25），
（26），（27）、３入力の論理積回路（28）および２入
力の論理和回路（29）にて構成されている。 この構成例のエンコーダ（８）において、第１のＤ型
フリップフロップ（20）は、伝送すべき制御信号を示す
シリアルデータ例えば上述の上記各記録増幅器（2A）〜
（2D）の利得制御をチャンネル別に行うための利得制御
信号（CNT.ACH），（CNT.BCH），（CNT.CCH），（CNT.D
CH）を示すシリアルデータ（D/A DATA）が信号入力端子
（15）からデータ入力端に与えられるとともに、上記シ
リアルデータ（D/A DATA）の同期クロック（D/A CK）が
信号入力端子（16）からクロック入力端に与えられ、そ
のＱ出力を第１および第３の排他的論理和回路（25），
（27）の各一方にの入力端に直接供給するとともに第１
の遅延回路（22）を介して上記第１の排他的論理和回路
（25）の他方の入力端に供給している。そして、上記第
１の排他的論理和回路（25）による排他的論理和出力
は、３入力の論理積回路（28）の第１の入力端に供給さ
れている。 また、第２のＤ型フリップフロップ（21）は、上記シ
リアルデータ（D/A DATA）のデータ開始点とデータ終了
点を示すデータイネーブル信号（D/A ENABLE）が信号入
力端子（17）からデータ入力端に与えられるとともに、
上記シリアルデータ（D/A DATA）の同期クロック（D/A
CK）が上記信号入力端子（16）からクロック入力端に与
えられ、そのＱ出力を上記３入力の論理積回路（28）の
第２の入力端に供給している。 さらに、上記シリアルデータ（D/A DATA）の同期クロ
ック（D/A CK）は、上記信号入力端子（16）から上記各
Ｄ型フリップフロップ（20），（21）の各クロック入力
端に供給されているばかりでなく、第２の排他的論理和
回路（26）の一方の入力端に直接供給されるとともに第
２の遅延回路（23）を介して上記第２の排他的論理和回
路（26）の他方の入力端に供給している。そして、上記
第２の排他的論理和回路（26）による排他的論理和出力
は、第３の遅延回路（24）を介して上記３入力の論理積
回路（28）の第３の入力端に供給されている。 ここで、上記３入力の論理積回路（28）は、その第１
および第２の入力端が反転入力端となっており、上記第
１の排他的論理和回路（25）による排他的論理和出力の
否定信号と上記第２のＤ型フリップフロップ（21）のＱ
出力の否定信号と上記第２の排他的論理和回路（26）に
よる排他的論理和出力の上記第３の遅延回路（24）によ
る遅延信号と論理和出力を上記第３の排他的論理和回路
（27）の他方に入力端に供給している。 そして、上記第３の排他的論理和回路（27）による排
他的論理和出力が２入力の論理和回路（29）の一方の入
力端に供給されている。上記論理和回路（29）は、その
他方の入力端に信号入力端子（18）からデータ伝送の開
始と終了を示す伝送モード信号（MD）が供給され、上記
第３の排他的論理和回路（27）による排他的論理和出力
と上記伝送モード信号（MD）との論理和出力を伝送デー
タとして信号出力端子（30）から出力するようになって
いる。 このような構成のエンコーダ（８）では、例えば、第
５図に示すように、データイネーブル信号（D/A ENABL
E）にて示されるデータ開始点とデータ終了点との間の
期間中（TEN）に、伝送すべき制御信号を示す例えば〔0
011010001110〕なるシリアルデータ（D/A DATA）が同期
クロック（D/A CK）に同期して与えられたとすると、上
記第１の排他的論理和回路（25）にて、上記第１のＤ型
フリップフロップ（20）のＱ出力として該Ｄ型フリップ
フロップ（25）を介して入力される上記シリアルデータ
（D/A DATA）と上記Ｑ出力の上記第１の遅延回路（22）
による遅延出力（DLDATA）との排他的論理和出力とし
て、上記シリアルデータ（D/A DATA）の各データ変化点
を示すデータエッジパルス（EDDATA）が形成される。ま
た、上記第２の排他的論理和回路（26）にて、上記同期
クロック（D/A CK）と該同期クロック（D/A CK）の上記
第２の遅延回路（23）による遅延出力との排他的論理和
出力として、上記同期クロック（D/A CK）の各エッジを
示すクロックエッジパルス（EDCK）が形成される。さら
に、上記３入力の論理積回路（28）は、上記第１の排他
的論理和回路（25）による排他的論理和出力すなわちデ
ータエッジパルス（EDDATA）の否定信号と、上記第２の
排他的論理和回路（26）による排他的論理和出力すなわ
ち上記クロックエッジパルス（EDCK）の上記第３の遅延
回路（24）による遅延信号と、上記第２のＤ型フリップ
フロップ（21）のＱ出力すなわち上記データイネーブル
信号（D/A ENABLE）を上記同期クロック（D/A CK）の１
クロック分遅らせた信号の否定信号との論理和出力とし
て、上記データイネーブル信号（D/A ENABLE）にて示さ
れる期間中（TEN）の上記各データエッジ部分のクロッ
クエッジを除いたクロックエッジ信号（CKED）を出力す
る。そして、上記第３の排他的論理和回路（27）では、
上記第１のＤ型フリップフロップ（20）を介して入力さ
れる上記シリアルデータ（D/A DATA）に上記３入力の論
理積回路（28）にて得られる上記クロックエッジ信号
（CKED）を重畳した信号を形成する。さらに、上記論理
和回路（29）は、上記第３の排他的論理和回路（27）に
て形成した信号にデータ伝送の開始パルス（PSTR）と終
了パルス（PEND）を有する伝送モード信号（MD）を付加
し、この信号をシリアル制御信号（ICODE）として信号
出力端子（30）から出力する。 なお、この実施例においては、上記伝送モード信号
（MD）に８個の開始パルス（PSTR）が各伝送データ毎に
与えられている。 次に、上記エンコーダ（８）にて得られるシリアル制
御信号（ICODE）が上記１つの伝送系（７）を介して伝
送される上記回転ヘッドドラム（５）側の上記記録回路
（３）に設けられている上記デコーダ（８）は、例えば
第６図に示す構成のものが用いられる。 第６図に示すデコーダ（８）は、上記シリアル制御信
号（ICODE）が信号入力端子（31）から供給されるバッ
ファ回路（32）を備え、このバッファ回路（32）にて上
記シリアル制御信号（ICODE）が位相反転されてローパ
スフィルタ（33）を介して第１および第２の論理積回路
（35），（36）に供給されている。 上記ローパスフィルタ（33）は、抵抗（Ｒ）とコンデ
ンサ（Ｃ）およびバッファ回路（Ｂ）にて構成されてお
り、上記シリアル制御信号（ICODE）中に含まれている
上述のクロックエッジ信号（CKED）等を除いた出力（LP
FOUT）を上記第１の論理積回路（35）の反転入力端と第
２の論理積回路（36）の非反転入力端に供給するととも
に、データラッチ回路（60）に供給している。 上記第１の論理積回路（35）の非反転入力端と第２の
論理積回路（36）の反転入力端には、上記バッファ回路
（32）にて位相反転された上記シリアル制御信号（I
CODE）がバッファ回路（34）を介してさらに位相反転さ
れて供給されている。 上記第１の論理積回路（35）は、上記ローパスフィル
タ（33）の出力（LPFOUT）と上記シリアル制御信号（I
CODE）との論理積出力（ANDOUT1）として、上記シリア
ル制御信号（ICODE）が論理“L"の期間に存在している
クロックエッジ信号（CKED）等を抽出し、この論理積出
力（ANDOUT1）をモード検出回路（40）を構成している
カウンタ（41）のクロック入力端とクロック復調回路
（50）を構成している第１のＤ型フリップフロップ（5
1）のクロック入力端に供給するとともに、上記モード
検出回路（40）を構成している第１のＤ型フリップフロ
ップ（43）のクリア入力端と上記クロック復調回路（5
0）を構成している否定論理積回路（53）の一方の入力
端にインバータ（37）を介して上記論理積出力（AND
OUT1）を供給している。 また、上記第２の論理積回路（36）は、上記ローパス
フィルタ（33）の出力（LPFOUT）と上記シリアル制御信
号（ICODE）との論理積出力（ANDOUT2）として、上記シ
リアル制御信号（ICODE）が論理“H"の期間に存在して
いるクロックエッジ信号（CKED）等を抽出し、この論理
積出力（ANDOUT2）を上記ロック復調回路（50）を構成
している第２のＤ型フリップフロップ（52）のクロック
入力端に供給するとともに、上記論理積出力（AN
DOUT2）をインバータ（38）を介して上記クロック復調
回路（50）の上記第１のＤ型フリップフロップ（51）の
クリア入力端に供給している。 上記モード検出回路（40）は、上記第２の論理積回路
（36）による論理積出力（ANDOUT2）にてクリアされて
上記第１の論理積回路（35）による論理積出力（AND
OUT1）を計数する上記カウンタ（41）の計数出力をデコ
ードするデコーダ（42）を備えており、上記カウンタ
（41）の計数値が
〔９〕であるときに論理“H"になる上
記デコーダ（42）のデコード出力（Q9）を上記第１のＤ
型フリップフロップ（43）のデータ入力端に与え、ま
た、上記カウンタ（41）の計数値が〔１〕であるときに
論理“H"になる上記デコーダ（42）のデコード出力
（Q1）を上記第２のＤ型フリップフロップ（44）のデー
タ入力端に与えるようになっている。 ここで、上記各Ｄ型フリップフロップ（43），（44）
は、その各クロック入力端に上述のローパスフィルタ
（33）の出力（LPFOUT）がインバータ（45）を介して供
給されている。 そして、上記第１のＤ型フリップフロップ（43）は、
上記伝送モード信号（MD）として各伝送データ毎に与え
られている８個の開始パルス（PSTR）に上記ローパスフ
ィルタ（33）の出力（LPFOUT）のエッジパルス（E
DLPF）を加えた９個のパルスを上記カウンタ（41）が計
数する毎に上記デコーダ（42）から出力されるデコード
出力（Q9）を上記ローパスフィルタ（33）の出力（LPF
OUT）の立ち下がりエッジのタイミング（tS）でラッチ
して、上記第１の論理積回路（35）による論理積出力
（ANDOUT1）にてクリアされるまでの期間中、論理“L"
となる出力▲▼を第３のＤ型フリップフ
ロップ（46）のクリア入力端に供給する。 また、上記第２のＤ型フリップフロップ（44）は、上
記伝送モード信号（MD）として各伝送データ毎に与えら
れている上記終了パルス（PEND）の立ち下がりエッジの
タイミング（tE）で上記デコーダ（42）から出力される
論理“H"のデコード出力（Q1）をラッチして、そのＱ出
力（DFQ2）を上記第３のＤ型フリップフロップ（46）の
クロック入力端に供給する。 上記第３のＤ型フリップフロップ（46）は、そのデー
タ入力端に論理“H"のデータが常に与えられており、上
記第１のＤ型フリップフロップ（43）の出力▲
▼により上記ローパスフィルタ（33）の出力（LP
FOUT）の立ち下がりエッジのタイミング（tS）でクリア
されて、上記第２のＤ型フリップフロップ（44）のＱ出
力（DFQ2）にて上記終了パルス（PEND）の立ち下がりエ
ッジのタイミング（tE）で論理“H"のデータをラッチす
るまでの期間（TSE）だけ論理“L"となるＱ出力（DF
Q3）を第４のＤ型フリップフロップ（47）のデータ入力
端に供給するとともに上記クロック復調回路（50）の上
記否定論理積回路（53）の他方の入力端に供給し、さら
に、上記Ｑ出力（DFQ3）をデータイネーブル信号（D/A
ENABLEOUT）として信号出力端子（49）から出力する。 上記第４のＤ型フリップフロップ（47）は、そのクロ
ック入力端に上述のバッファ回路（34）から上記シリア
ル制御信号（ICODE）が供給されており、このシリアル
制御信号（ICODE）の立ち下がりエッジのタイミングで
上記第３のＤ型フリップフロップ（46）のＱ出力（DF
Q3）をラッチして、そのＱ出力（DFQ4）を上記（50）を
構成している第３のＤ型フリップフロップ（56）および
上記データラッチ回路（60）を構成しているＤ型フリッ
プフロップ（61）の各クリア入力端に供給している。 次に、上記クロック復調回路（50）を構成している上
記第１のＤ型フリップフロップ（51）は、その出力端
がデータ入力端に接続されており、そのクロック入力端
に供給される上述の第１の論理積回路（35）による論理
積出力（ANDOUT1）について、上述の第２の論理積回路
（36）による論理積出力（ANDOUT2）にてクリヤしなが
ら、1/2分周動作を行うようになっている。また、上記
第２のＤ型フリップフロップ（52）は、その出力端が
データ入力端に接続され、さらに、クリア入力端に上記
否定論理積回路（53）の出力が供給されており、そのク
ロック入力端に供給される上述の第２の論理積回路（3
6）による論理積出力（ANDOUT2）について、上記否定論
理積回路（53）の出力としてクリア入力端に与えられる
上記第１の論理積回路（35）による論理積出力（AND
OUT1）および上記モード検出回路（40）の第３のＤ型フ
リップフロップ（53）によるＱ出力（DFQ3）にてクリア
しながら、1/2分周する分周動作を行うようになってい
る。 上記各Ｄ型フリップフロップ（51），（52）によるＱ
出力として得られる各1/2分周出力（CKQ1），（CKQ2）
は、論理和回路（54）を介して論理積回路（57）の一方
の入力端に供給されるとともに上記データラッチ回路
（60）を構成しているＤ型フリップフロップ（61）のク
ロック入力端に供給されており、さらに、上記論理和回
路（54）からインバータ（55）を介して第３のＤ型フリ
ップフロップ（56）のクロック入力端に供給されてい
る。 上記第３のＤ型フリップフロップ（56）は、その第１
のデータ入力端（D0）に論理“H"のデータが常に与えら
れているとともに、その第２のデータ入力端（D1）に第
１のデータ出力端（Q0）が接続されており、上記論理和
回路（54）からインバータ（55）を介してクロックパル
ス（CKOR）の立ち上がりエッジを２個計数すると論理
“H"となるゲート制御信号（GATE）を第２のデータ出力
端（Q1）から上記論理積回路（57）の一方の入力端に供
給して、上記論理積回路（57）にて伝送データのデータ
数に一致した同期クロック（CKOUT）を信号出力端子（5
9）から出力させる。 さらに、上記データラッチ回路（60）を構成している
Ｄ型フリップフロップ（61）は、その第２のデータ入力
端（D1）に第１のデータ出力端（Q0）が接続されてお
り、その第１のデータ入力端（D0）に供給される上記ロ
ーパスフィルタ（33）の出力（LPFOUT）を上記クロック
復調回路（50）の論理和回路（54）から供給されるクロ
ックパルス（CKOR）にて２回ラッチして、１クロック分
後ろにずらすことにより、第７図に示すように、上記ク
ロック復調回路（50）にて復調した同期クロック（CK
OUT）とタイミングの一致した制御データ（DATAOUT）を
信号出力端子（65）から出力する。 そして、上記エンコーダ（６）から伝送されてくる上
記シリアル制御信号（ICODE）を上記デコーダ（８）に
てデコードするこよにより得られる上記制御データ（DA
TAOUT），データイネーブル信号（D/A ENABLEOUT）およ
び同期クロック（CKOUT）が供給される上記D/A変換器
（９）では、上記制御データ（DATAOUT）について、上
記データイネーブル信号（D/A ENABLEOUT）および上記
同期クロック（CKOUT）に基づいてD/A変換処理を行い、
各チャンネルの利得制御信号（CNT.ACH），（CNT.
BCH），（CNT.CCH），（CNT.DCH）を形成し、この利得
制御信号（CNT.ACH），（CNT.BCH），（CNT.CCH），（C
NT.DCH）にて上記記録増幅器（2A）〜（2D）の利得制御
をチャンネル別に行う。 このディジタルビデオテープレコーダでは、上記回転
ヘッドドラム（４）に設けた記録回路（３）に備えられ
ているD/A変換器（９）にて、上記エンコーダ（６）か
ら伝送されてくる上記シリアル制御信号（ICODE）に応
じた利得制御信号（CNT.ACH），（CNT.BCH），（CNT.C
CH），（CNT.DCH）を形成して、上記記録増幅器（2A）
〜（2D）の利得制御をチャンネル別に行うことによっ
て、上記回転ヘッドドラム（４）に外部から供給する上
記シリアル制御信号（ICODE）にて各チャンネルの記録
電流を任意に可変調整することができ、各チャンネルの
記録データすなわちビデオデータ（V0），（V1），
（V2），（V3）やオーディオデータ（A0），（A1），
（A2），（A3）を独立に書き換えるインサート編集記録
等の複雑な制御動作を行うことができる。 なお、この実施例では、上記D/A変換器（９）による
上記記録増幅器（2A）〜（2D）の利得制御動作を行う動
作モードについてのみ説明したが、上記モード制御信号
（MD）として付加した伝送の開始を示す開始パルス（P
STR）の数を変えることにより、再生モードや記録モー
ドさらに記録再生系の動作を確認するためのテストモー
ド等を指定して、各種制御動作を行うようにすることが
できる。 Ｈ 発明の効果 本発明に係る記録制御信号の伝送方法では、磁気記録
再生装置の回転ヘッドドラム側に設けられた磁気ヘッド
に接続される増幅器を備える記録回路の動作を制御する
ための記録制御信号をシリアルデータと該シリアルデー
タのデータ開始点とデータ終了点を示すデータイネーブ
ル信号にて示し、上記シリアルデータの同期クロックの
エッジパルスを上記データイネーブル信号にてゲートし
て上記シリアルデータに加えるとともに、伝送の開始と
終了を示す伝送モード信号をシリアル伝送データに付加
したシリアル制御信号として記録制御信号を上記回転ヘ
ッドドラムの外部から上記回転ヘッドドラム側にシリア
ル伝送するので、回転ヘッドドラム側に外部から記録制
御信号を同期クロック等とともに１本の伝送ラインで供
給することができ、上記記録制御信号の伝送系の簡略化
を図ることができる。また、本発明に係る記録制御回路
では、シリアル制御信号として記録制御信号を示すシリ
アル伝送データとともにヘッドドラム側に伝送されてく
る同期クロックやデータイネーブル信号に基づいて、制
御信号形成手段にて記録回路の記録制御信号を形成し
て、上記記録回路の動作制御を行うので、回転ヘッドド
ラム側に外部から記録制御信号を同期クロック等ととも
に１本の伝送ラインで供給して、各種動作モードに応じ
た複雑な制御動作を行うことができる。 従って、本発明によれば、磁気ヘッドに接続される増
幅器を備える記録回路が回転ヘッドドラム側に設けられ
た磁気記録装置の小型化や信頼性の向上を図るととも
に、上記記録回路の複雑な制御動作を可能にすることが
できる。
記デコーダ（42）のデコード出力（Q9）を上記第１のＤ
型フリップフロップ（43）のデータ入力端に与え、ま
た、上記カウンタ（41）の計数値が〔１〕であるときに
論理“H"になる上記デコーダ（42）のデコード出力
（Q1）を上記第２のＤ型フリップフロップ（44）のデー
タ入力端に与えるようになっている。 ここで、上記各Ｄ型フリップフロップ（43），（44）
は、その各クロック入力端に上述のローパスフィルタ
（33）の出力（LPFOUT）がインバータ（45）を介して供
給されている。 そして、上記第１のＤ型フリップフロップ（43）は、
上記伝送モード信号（MD）として各伝送データ毎に与え
られている８個の開始パルス（PSTR）に上記ローパスフ
ィルタ（33）の出力（LPFOUT）のエッジパルス（E
DLPF）を加えた９個のパルスを上記カウンタ（41）が計
数する毎に上記デコーダ（42）から出力されるデコード
出力（Q9）を上記ローパスフィルタ（33）の出力（LPF
OUT）の立ち下がりエッジのタイミング（tS）でラッチ
して、上記第１の論理積回路（35）による論理積出力
（ANDOUT1）にてクリアされるまでの期間中、論理“L"
となる出力▲▼を第３のＤ型フリップフ
ロップ（46）のクリア入力端に供給する。 また、上記第２のＤ型フリップフロップ（44）は、上
記伝送モード信号（MD）として各伝送データ毎に与えら
れている上記終了パルス（PEND）の立ち下がりエッジの
タイミング（tE）で上記デコーダ（42）から出力される
論理“H"のデコード出力（Q1）をラッチして、そのＱ出
力（DFQ2）を上記第３のＤ型フリップフロップ（46）の
クロック入力端に供給する。 上記第３のＤ型フリップフロップ（46）は、そのデー
タ入力端に論理“H"のデータが常に与えられており、上
記第１のＤ型フリップフロップ（43）の出力▲
▼により上記ローパスフィルタ（33）の出力（LP
FOUT）の立ち下がりエッジのタイミング（tS）でクリア
されて、上記第２のＤ型フリップフロップ（44）のＱ出
力（DFQ2）にて上記終了パルス（PEND）の立ち下がりエ
ッジのタイミング（tE）で論理“H"のデータをラッチす
るまでの期間（TSE）だけ論理“L"となるＱ出力（DF
Q3）を第４のＤ型フリップフロップ（47）のデータ入力
端に供給するとともに上記クロック復調回路（50）の上
記否定論理積回路（53）の他方の入力端に供給し、さら
に、上記Ｑ出力（DFQ3）をデータイネーブル信号（D/A
ENABLEOUT）として信号出力端子（49）から出力する。 上記第４のＤ型フリップフロップ（47）は、そのクロ
ック入力端に上述のバッファ回路（34）から上記シリア
ル制御信号（ICODE）が供給されており、このシリアル
制御信号（ICODE）の立ち下がりエッジのタイミングで
上記第３のＤ型フリップフロップ（46）のＱ出力（DF
Q3）をラッチして、そのＱ出力（DFQ4）を上記（50）を
構成している第３のＤ型フリップフロップ（56）および
上記データラッチ回路（60）を構成しているＤ型フリッ
プフロップ（61）の各クリア入力端に供給している。 次に、上記クロック復調回路（50）を構成している上
記第１のＤ型フリップフロップ（51）は、その出力端
がデータ入力端に接続されており、そのクロック入力端
に供給される上述の第１の論理積回路（35）による論理
積出力（ANDOUT1）について、上述の第２の論理積回路
（36）による論理積出力（ANDOUT2）にてクリヤしなが
ら、1/2分周動作を行うようになっている。また、上記
第２のＤ型フリップフロップ（52）は、その出力端が
データ入力端に接続され、さらに、クリア入力端に上記
否定論理積回路（53）の出力が供給されており、そのク
ロック入力端に供給される上述の第２の論理積回路（3
6）による論理積出力（ANDOUT2）について、上記否定論
理積回路（53）の出力としてクリア入力端に与えられる
上記第１の論理積回路（35）による論理積出力（AND
OUT1）および上記モード検出回路（40）の第３のＤ型フ
リップフロップ（53）によるＱ出力（DFQ3）にてクリア
しながら、1/2分周する分周動作を行うようになってい
る。 上記各Ｄ型フリップフロップ（51），（52）によるＱ
出力として得られる各1/2分周出力（CKQ1），（CKQ2）
は、論理和回路（54）を介して論理積回路（57）の一方
の入力端に供給されるとともに上記データラッチ回路
（60）を構成しているＤ型フリップフロップ（61）のク
ロック入力端に供給されており、さらに、上記論理和回
路（54）からインバータ（55）を介して第３のＤ型フリ
ップフロップ（56）のクロック入力端に供給されてい
る。 上記第３のＤ型フリップフロップ（56）は、その第１
のデータ入力端（D0）に論理“H"のデータが常に与えら
れているとともに、その第２のデータ入力端（D1）に第
１のデータ出力端（Q0）が接続されており、上記論理和
回路（54）からインバータ（55）を介してクロックパル
ス（CKOR）の立ち上がりエッジを２個計数すると論理
“H"となるゲート制御信号（GATE）を第２のデータ出力
端（Q1）から上記論理積回路（57）の一方の入力端に供
給して、上記論理積回路（57）にて伝送データのデータ
数に一致した同期クロック（CKOUT）を信号出力端子（5
9）から出力させる。 さらに、上記データラッチ回路（60）を構成している
Ｄ型フリップフロップ（61）は、その第２のデータ入力
端（D1）に第１のデータ出力端（Q0）が接続されてお
り、その第１のデータ入力端（D0）に供給される上記ロ
ーパスフィルタ（33）の出力（LPFOUT）を上記クロック
復調回路（50）の論理和回路（54）から供給されるクロ
ックパルス（CKOR）にて２回ラッチして、１クロック分
後ろにずらすことにより、第７図に示すように、上記ク
ロック復調回路（50）にて復調した同期クロック（CK
OUT）とタイミングの一致した制御データ（DATAOUT）を
信号出力端子（65）から出力する。 そして、上記エンコーダ（６）から伝送されてくる上
記シリアル制御信号（ICODE）を上記デコーダ（８）に
てデコードするこよにより得られる上記制御データ（DA
TAOUT），データイネーブル信号（D/A ENABLEOUT）およ
び同期クロック（CKOUT）が供給される上記D/A変換器
（９）では、上記制御データ（DATAOUT）について、上
記データイネーブル信号（D/A ENABLEOUT）および上記
同期クロック（CKOUT）に基づいてD/A変換処理を行い、
各チャンネルの利得制御信号（CNT.ACH），（CNT.
BCH），（CNT.CCH），（CNT.DCH）を形成し、この利得
制御信号（CNT.ACH），（CNT.BCH），（CNT.CCH），（C
NT.DCH）にて上記記録増幅器（2A）〜（2D）の利得制御
をチャンネル別に行う。 このディジタルビデオテープレコーダでは、上記回転
ヘッドドラム（４）に設けた記録回路（３）に備えられ
ているD/A変換器（９）にて、上記エンコーダ（６）か
ら伝送されてくる上記シリアル制御信号（ICODE）に応
じた利得制御信号（CNT.ACH），（CNT.BCH），（CNT.C
CH），（CNT.DCH）を形成して、上記記録増幅器（2A）
〜（2D）の利得制御をチャンネル別に行うことによっ
て、上記回転ヘッドドラム（４）に外部から供給する上
記シリアル制御信号（ICODE）にて各チャンネルの記録
電流を任意に可変調整することができ、各チャンネルの
記録データすなわちビデオデータ（V0），（V1），
（V2），（V3）やオーディオデータ（A0），（A1），
（A2），（A3）を独立に書き換えるインサート編集記録
等の複雑な制御動作を行うことができる。 なお、この実施例では、上記D/A変換器（９）による
上記記録増幅器（2A）〜（2D）の利得制御動作を行う動
作モードについてのみ説明したが、上記モード制御信号
（MD）として付加した伝送の開始を示す開始パルス（P
STR）の数を変えることにより、再生モードや記録モー
ドさらに記録再生系の動作を確認するためのテストモー
ド等を指定して、各種制御動作を行うようにすることが
できる。 Ｈ 発明の効果 本発明に係る記録制御信号の伝送方法では、磁気記録
再生装置の回転ヘッドドラム側に設けられた磁気ヘッド
に接続される増幅器を備える記録回路の動作を制御する
ための記録制御信号をシリアルデータと該シリアルデー
タのデータ開始点とデータ終了点を示すデータイネーブ
ル信号にて示し、上記シリアルデータの同期クロックの
エッジパルスを上記データイネーブル信号にてゲートし
て上記シリアルデータに加えるとともに、伝送の開始と
終了を示す伝送モード信号をシリアル伝送データに付加
したシリアル制御信号として記録制御信号を上記回転ヘ
ッドドラムの外部から上記回転ヘッドドラム側にシリア
ル伝送するので、回転ヘッドドラム側に外部から記録制
御信号を同期クロック等とともに１本の伝送ラインで供
給することができ、上記記録制御信号の伝送系の簡略化
を図ることができる。また、本発明に係る記録制御回路
では、シリアル制御信号として記録制御信号を示すシリ
アル伝送データとともにヘッドドラム側に伝送されてく
る同期クロックやデータイネーブル信号に基づいて、制
御信号形成手段にて記録回路の記録制御信号を形成し
て、上記記録回路の動作制御を行うので、回転ヘッドド
ラム側に外部から記録制御信号を同期クロック等ととも
に１本の伝送ラインで供給して、各種動作モードに応じ
た複雑な制御動作を行うことができる。 従って、本発明によれば、磁気ヘッドに接続される増
幅器を備える記録回路が回転ヘッドドラム側に設けられ
た磁気記録装置の小型化や信頼性の向上を図るととも
に、上記記録回路の複雑な制御動作を可能にすることが
できる。
第１図は本発明を適用したディジタルビデオテープレコ
ーダの記録系の構成を示すブロック図、第２図は上記記
録系の回転ヘッドドラムに設けられている各ヘッドの配
置を示す模式的な平面図、第３図は上記ディジタルビデ
オテープレコーダのトラックフォーマットを示す模式
図、第４図は本発明方法を実施するために用いられるエ
ンコーダの構成例を示す回路図、第５図は上記エンコー
ダの動作を示すタイムチャート、第６図は上記エンコー
ダに対応するデコーダの構成例を示す回路図、第７図は
上記デコーダの動作を示すタイムチャートである。 第８図は従来のディジタルビデオテープレコーダの記録
系の構成を示すブロック図、第９図はシリアルデータの
伝送系の受信側の構成を示すブロック図である。 （1A），（1B），（1C），（1D）……記録ヘッド （2A），（2B），（2C），（2D）……記録増幅器 （３）……記録回路 （６）……エンコーダ （７）……伝送系 （８）……デコーダ （９）……D/A変換器
ーダの記録系の構成を示すブロック図、第２図は上記記
録系の回転ヘッドドラムに設けられている各ヘッドの配
置を示す模式的な平面図、第３図は上記ディジタルビデ
オテープレコーダのトラックフォーマットを示す模式
図、第４図は本発明方法を実施するために用いられるエ
ンコーダの構成例を示す回路図、第５図は上記エンコー
ダの動作を示すタイムチャート、第６図は上記エンコー
ダに対応するデコーダの構成例を示す回路図、第７図は
上記デコーダの動作を示すタイムチャートである。 第８図は従来のディジタルビデオテープレコーダの記録
系の構成を示すブロック図、第９図はシリアルデータの
伝送系の受信側の構成を示すブロック図である。 （1A），（1B），（1C），（1D）……記録ヘッド （2A），（2B），（2C），（2D）……記録増幅器 （３）……記録回路 （６）……エンコーダ （７）……伝送系 （８）……デコーダ （９）……D/A変換器
Claims (2)
- 【請求項１】磁気ヘッドに接続される増幅器を備える記
録回路が回転ヘッドドラム側に設けられた磁気記録装置
における上記記録回路に与える記録制御信号の伝送方法
であって、 上記記録制御信号をシリアルデータと該シリアルデータ
のデータ開始点とデータ終了点を示すデータイネーブル
信号にて示し、 上記シリアルデータの同期クロックのエッジパルスを上
記データイネーブル信号にてゲートして上記シリアルデ
ータに加えるとともに、伝送の開始と終了を示す伝送モ
ード信号をシリアルデータに付加したシリアル制御信号
として、 記録制御信号を上記回転ヘッドドラムの外部から上記回
転ヘッドドラム側にシリアル伝送することを特徴とする
記録制御信号の伝送方法。 - 【請求項２】磁気ヘッドに接続される増幅器を備える記
録回路が回転ヘッドドラム側に設けられた磁気記録装置
における上記記録回路を制御する記録制御回路であっ
て、 上記回転ヘッドドラム外に配置され、上記記録回路を制
御するための記録制御信号をシリアルデータと該シリア
ルデータのデータ開始点とデータ終了点を示すデータイ
ネーブル信号にて示し、上記シリアルデータの同期クロ
ックのエッジパルスを上記データイネーブル信号にてゲ
ートして上記シリアルデータに加えるとともに、伝送の
開始と終了を示す伝送モード信号をシリアルデータに付
加したシリアル制御信号として記録制御信号を出力する
シリアル制御信号発生手段と、 上記シリアル制御信号発生手段から出力されるシリアル
制御信号を上記回転ヘッドドラム内に伝達する信号伝達
手段と、 上記回転ヘッドドラム側に配置され、上記信号伝達手段
を介して伝達されるシリアル制御信号から、上記記録回
路の記録制御信号を形成する制御信号形成手段とを有す
ることを特徴とする記録制御回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63216023A JP2623751B2 (ja) | 1988-08-30 | 1988-08-30 | 記録制御信号の伝送方法および記録制御回路 |
| US07/397,401 US5191489A (en) | 1988-08-30 | 1989-08-23 | Method for transmitting record control signals and record control circuit |
| GB8919524A GB2223347B (en) | 1988-08-30 | 1989-08-29 | Method for transmitting record control signals and record control circuit |
| KR89012288A KR0135523B1 (en) | 1988-08-30 | 1989-08-29 | Method for transmitting record control signals and record |
| FR898911398A FR2635905B1 (fr) | 1988-08-30 | 1989-08-30 | Procede et circuit de transmission de signaux de commande d'enregistrement |
| DE3928756A DE3928756A1 (de) | 1988-08-30 | 1989-08-30 | Verfahren zur uebertragung von aufnahmesteuersignalen und aufnahmesteuerschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63216023A JP2623751B2 (ja) | 1988-08-30 | 1988-08-30 | 記録制御信号の伝送方法および記録制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0264902A JPH0264902A (ja) | 1990-03-05 |
| JP2623751B2 true JP2623751B2 (ja) | 1997-06-25 |
Family
ID=16682086
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63216023A Expired - Lifetime JP2623751B2 (ja) | 1988-08-30 | 1988-08-30 | 記録制御信号の伝送方法および記録制御回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5191489A (ja) |
| JP (1) | JP2623751B2 (ja) |
| KR (1) | KR0135523B1 (ja) |
| DE (1) | DE3928756A1 (ja) |
| FR (1) | FR2635905B1 (ja) |
| GB (1) | GB2223347B (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2586364B2 (ja) * | 1991-10-23 | 1997-02-26 | 松下電器産業株式会社 | ディジタル信号磁気記録再生装置 |
| JPH06265998A (ja) * | 1993-03-12 | 1994-09-22 | Nikon Corp | 撮影情報を記録可能なカメラ |
| JP3243470B2 (ja) * | 1993-07-06 | 2002-01-07 | 三菱電機株式会社 | 磁気記録再生装置 |
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