JP3994555B2 - データ処理回路およびデータ伝送システム - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、データ処理回路およびデータ伝送システムに関する。
【０００２】
【従来の技術】
近年、マルチメディア・データ転送のためのインタフェースとして、高速データ転送およびリアルタイム転送を実現するＩＥＥＥ（The Institute of Electrical and Electronic Engineers）１３９４シリアルインタフェースが規格化された。
このようなＩＥＥＥ１３９４シリアルインタフェースのデータ処理回路は、主としてＩＥＥＥ１３９４シリアルバスを直接ドライブするフィジカル・レイヤ回路と、フィジカル・レイヤのデータ転送をコントロールするリンク・レイヤ回路とにより構成され、複数のデータ処理回路のフィジカル・レイヤ回路がＩＥＥＥ１３９４シリアルバスを介して接続されると共に、各データ処理回路のリンク・レイヤ回路に単数または複数のアプリケーションが接続される。
アプリケーションとしては、例えば、ＣＤ(Compact Disc)プレーヤやＭＤ（Mini Disc）プレーヤなどのマルチメディア機器、スピーカ、各種のコンピュータ、セット・トップ・ボックスなどのコンシューマ製品、ハード・ディスクなどのデータ・ストレージ機器などが挙げられる。
【０００３】
ところで、上述したＩＥＥＥ１３９４シリアルインタフェースを用いたシステムでは、通常、一のデータ処理回路に接続されたアプリケーションと、他のデータ処理回路に接続されたアプリケーションとの間で、ＩＥＥＥ１３９４シリアルバスを介して、データの要求や受信確認を行うアシンクロナス（Asynchronous) 転送や、１２５μｓに１回必ずデータを送受信するアイソクロナス(Isochronous) 転送を行うが、一のデータ処理回路に接続された複数のアプリケーション相互間でデータの送受信を行うことも可能である。
【０００４】
例えば、一のデータ処理回路に、ＣＤプレーヤとスピーカとを接続し、ＣＤプレーヤから入力したデジタル・オーディオデータをスピーカに出力し、スピーカにおいてＤ／Ａコンバータでアナログ形式に変換したアナログ・オーディオデータに応じた音響を出力することも可能である。
【０００５】
このとき、例えば、ＣＤプレーヤにおいてデジタル・オーディオデータを再生したときに基準となったクロック信号の周波数に比べて、スピーカのＤ／Ａコンバータで用いられるクロック信号の周波数が高い場合に、従来では、サンプリング・レート・コンバータ(SRC: Sampling Rate Converter)を用いて、ＣＤプレーヤから出力されたオーディオデータを補完し、補完後のオーディオデータをスピーカに出力している。
【０００６】
【発明が解決しようとする課題】
しかしながら、上述したように、ＳＲＣを用いたのでは、システムが大規模および高価格になるという問題がある。
また、ＩＥＥＥ１３９４シリアルインタフェースのデータ処理回路には、相互に異なる周波数で動作する種々のアプリケーションを接続することが可能であり、データ処理回路に内蔵するＳＲＣのサンプリングレートを決定することは容易ではない。
また、ＩＥＥＥ１３９４シリアルインタフェースを介して一のデータ処理回路から他のデータ処理回路にデータを送信する場合に、一のデータ処理回路に接続されたアプリケーションと、他のデータ処理回路に接続されたアプリケーションの動作周波数が異なる場合にも、前述した場合と同様の問題がある。
【０００７】
本発明は上述した従来技術の問題点に鑑みてなされ、多様な周波数で動作する複数のアプリケーションを接続した場合に、小規模かつ安価な構成で、アプリケーション相互間の動作周波数の違いによるジッターを吸収できるデータ処理回路を提供することを目的とする。
また、本発明は、データ伝送路を介してデータを伝送する場合に、送信側と受信側とのアプリケーションの動作周波数の違いによるジッターを吸収できるデータ処理回路およびデータ伝送システムを提供することを目的とする。
【０００８】
【課題を解決するための手段】
上述した従来技術の問題点を解決し、上述した目的を達成するために、本発明の第１の観点のデータ処理回路は、異なる周波数のクロック信号を基準として動作する第１のアプリケーションおよび第２のアプリケーションを含む複数のアプリケーションを接続可能で、データ伝送路を介して他のデータ処理回路と通信可能なデータ処理回路であって、記憶回路と、複数の異なる周波数のクロックが供給され、供給される異なる周波数のクロック信号のうち一の周波数のクロック信号を基準としてデータを上記記録回路に書き込んだ後、他の周波数のクロック信号を基準として書き込みデータを読み出し可能な記憶制御回路と、第１の選択信号に応じて、前記第１のアプリケーションから入力したデータ、または、前記記憶制御回路において前記第１のアプリケーションから入力したデータを、前記第１のアプリケーションの動作周波数に応じた第１のクロック信号を基準として前記記憶回路に書き込んだ後に、前記第２のアプリケーションの動作周波数に応じた第２のクロック信号を基準として読み出されたデータのいずれかを選択して出力する第１のセレクタと、前記第１のセレクタで選択されたデータを、前記データ伝送路に送出する送信回路と、前記データ伝送路からデータを受信し、伝送されたデータに重畳されるクロックを再生して、当該再生クロックおよび受信データを前記記憶制御回路に供給する受信回路と、第２の選択信号に応じて、前記受信回路の受信データ、または、前記記憶制御回路において前記第１のアプリケーションから入力したデータを、前記第１のアプリケーションの動作周波数に応じた第１のクロック信号を基準として、または、前記受信回路の受信データを前記再生クロックを基準として、前記記憶回路に書き込んだ後に、前記第２のアプリケーションの動作周波数に応じた第２のクロック信号を基準として読み出されたデータのいずれかを選択して出力する第２のセレクタと、第１のクロック信号を基準として動作する第１のアプリケーションおよび第２のクロックを基準として動作する第２のアプリケーションを含む複数のアプリケーションを接続可能で、前記第１のアプリケーションから入力したデータを前記第１のセレクタおよび前記記憶制御回路に供給し、前記第１のクロック信号および前記第２のクロック信号を当該記憶制御回路に供給し、前記第２のセレクタから出力されたデータを受け、前記記憶制御回路により前記記憶回路から第２のクロック信号を基準として読み出されたデータを前記第２のアプリケーションに出力するアプリケーションインタフェースとを有する。
【０００９】
本発明の第１の観点のデータ処理回路では、第１のクロック信号を基準として動作する第１のアプリケーションからデータが入力され、当該入力されたデータが、記憶制御回路によって、前記第１のクロック信号を基準として記憶回路に書き込まれる。
その後、前記記憶制御回路によって、第２のクロック信号を基準として、前記記憶回路からデータが読み出され、当該読み出されたデータが第２のアプリケーションに出力される。このとき、前記記憶回路からのデータが読み出しが、前記第２のアプリケーションの動作の基準となる前記第２のクロック信号に基づいて行われるため、当該読み出したデータは、前記第２のアプリケーションにおいて高精度に処理される。
また、このように、第１のクロック信号と第２のクロック信号との間のずれ（ジッター）を吸収する記憶回路を用いることで、従来のサンプリング・レート・コンバータを用いる場合に比べて、小規模化および低価格化が図れる。
【００１０】
また、本発明の第１の観点のデータ処理回路は、好ましくは、前記記憶回路の記憶状態を監視し、当該監視結果に基づいて、前記第１のアプリケーションが単位時間当たりに出力する前記データのデータ量を制御するアプリケーション制御回路をさらに有する。また、このとき、前記アプリケーション制御回路は、前記記憶回路がオーバーフローおよびアンダーフローしないように、前記第１のアプリケーションが出力する前記データのデータ量を制御する。
これにより、前記記憶回路が、オーバーフローおよびアンダーフローすることを回避でき、前記第２のアプリケーションにおける処理の連続性を保証できる。
【００１１】
また、本発明の第１の観点のデータ処理回路は、好ましくは、前記第１のセレクタのデータ選択処理と前記第２のセレクタのデータ選択処理はそれぞれ独立して行われるように前記第１の選択信号および前記第２の選択信号を設定するアプリケーション制御回路を有する。
【００１２】
本発明の第１の観点のデータ処理回路は、好ましくは、前記アプリケーション制御回路は、前記第１のセレクタで前記アプリケーションインタフェースから前記記憶回路を介さずに前記第１のアプリケーションから入力したデータを前記送信回路に入力させてデータ伝送路に出力するように前記第１の選択信号を設定し、これと並行して、前記第２のセレクタで前記第１のアプリケーションから入力したデータの前記記憶回路への前記書き込みおよび前記記憶回路からの前記第２のアプリケーションへの前記読み出しデータを選択するように前記第２の選択信号を設定する。
【００１５】
また、本発明の第２の観点のデータ伝送システムは、異なる周波数のクロック信号を基準として動作する第１のアプリケーションおよび第２のアプリケーションを含む複数のアプリケーションを接続可能な第１のデータ処理回路と、第３のアプリケーションを接続可能な第２のデータ処理回路とが、データ伝送路を介して通信可能なデータ伝送システムであって、前記第１のデータ処理回路は、第１の記憶回路と、複数の異なる周波数のクロックが供給され、供給される異なる周波数のクロック信号のうち一の周波数のクロック信号を基準としてデータを上記第１の記憶回路に書き込んだ後、他の周波数のクロック信号を基準として書き込みデータを読み出し可能な第１の記憶制御回路と、第１の選択信号に応じて、前記第１のアプリケーションから入力したデータ、または、前記第１の記憶制御回路において前記第１のアプリケーションから入力したデータを、前記第１のアプリケーションの動作周波数に応じた第１のクロック信号を基準として前記第１の記憶回路に書き込んだ後に、前記第２のアプリケーションの動作周波数に応じた第２のクロック信号を基準として読み出されたデータのいずれかを選択して出力する第１のセレクタと、前記第１のセレクタで選択されたデータを、前記データ伝送路に送出する第１の送信回路と、前記第２のデータ処理回路から前記データ伝送路に送出されたデータを受信し、伝送されたデータに重畳されるクロックを再生して、当該再生クロックおよび受信データを前記記憶制御回路に供給する第１の受信回路と、第２の選択信号に応じて、前記第１の受信回路の受信データ、または、前記第１の記憶制御回路において前記第１のアプリケーションから入力したデータを、前記第１のアプリケーションの動作周波数に応じた第１のクロック信号を基準として、または、前記第１の受信回路の受信データを前記再生クロックを基準として、前記第１の記憶回路に書き込んだ後に、前記第２のアプリケーションの動作周波数に応じた第２のクロック信号を基準として読み出されたデータのいずれかを選択して出力する第２のセレクタと、第１のクロック信号を基準として動作する第１のアプリケーションおよび第２のクロックを基準として動作する第２のアプリケーションを含む複数のアプリケーションを接続可能で、前記第１のアプリケーションから入力したデータを前記第１のセレクタおよび前記第１の記憶制御回路に供給し、前記第１のクロック信号および前記第２のクロック信号を当該第１の記憶制御回路に供給し、前記第２のセレクタから出力されたデータを受け、前記第１の記憶制御回路により前記第１の記憶回路から第２のクロック信号を基準として読み出されたデータを前記第２のアプリケーションに出力するアプリケーションインタフェースとを有し、前記第２のデータ処理回路は、前記データ伝送路からデータを受信し、当該受信したデータに重畳された前記第１のアプリケーションの動作周波数に応じた第１のクロック信号または前記第２のアプリケーションの動作周波数に応じた第２のロック信号を再生する第２の受信回路と、第２の記憶回路と、前記受信したデータを、前記再生したクロック信号を基準として前記第２の記憶回路に書き込んだ後に、前記第３のアプリケーションの動作周波数に応じた第３のクロック信号を基準として読み出して前記第３のアプリケーションに出力する第２の記憶制御回路とを有する。
【００１６】
本発明の第２の観点のデータ伝送システムでは、好ましくは、前記第２のデータ処理回路は、第３の選択信号に応じて、前記第３のアプリケーションから入力したデータ、または、前記第２の記憶制御回路において前記第３のアプリケーションまたは他のアプリケーションから入力したデータを、前記他のアプリケーションの動作周波数に応じた他のクロック信号または第３のアプリケーションの動作周波数に応じた第３のクロック信号を基準として前記第２の記憶回路に書き込んだ後に、前記他のアプリケーションの動作周波数に応じた他のクロック信号または前記第３のアプリケーションの動作周波数に応じた第３のクロック信号を基準として読み出されたデータのいずれかを選択して出力する第３のセレクタと、前記第３のセレクタで選択されたデータを、前記データ伝送路に送出する第２の送信回路と、前記第１のデータ処理回路から前記データ伝送路に送出されたデータを受信し、伝送されたデータに重畳されるクロックを再生して、当該再生クロックおよび受信データを前記第２の記憶制御回路に供給する第２の受信回路と、第４の選択信号に応じて、前記第２の受信回路の受信データ、または、前記第２の記憶制御回路において前記第２の受信回路の受信データを前記再生クロックを基準として、前記第２の記憶回路に書き込んだ後に、前記第３のアプリケーションの動作周波数に応じた第３のクロック信号を基準として読み出されたデータのいずれかを選択して出力する第４のセレクタと、第３のクロック信号を基準として動作する第３のアプリケーションを含む複数のアプリケーションを接続可能で、前記第３のアプリケーションまたはアプリケーションから入力したデータを前記第３のセレクタに供給し、前記第３のクロック信号および他のクロック信号を当該第２の記憶制御回路に供給し、前記第４のセレクタから出力されたデータを受け、前記第２の記憶制御回路により前記第２の記憶回路から第３のクロック信号を基準として読み出されたデータを前記第３のアプリケーションに出力するアプリケーションインタフェースとを有する。
【００１７】
また、本発明の第２の観点のデータ伝送システムは、好ましくは、前記第１のデータ処理回路は、前記第１のセレクタのデータ選択処理と前記第２のセレクタのデータ選択処理はそれぞれ独立して行われるように前記第１の選択信号および前記第２の選択信号を設定する第１のアプリケーション制御回路を有し、前記第２のデータ処理回路は、前記第３のセレクタのデータ選択処理と前記第４のセレクタのデータ選択処理はそれぞれ独立して行われるように前記第３の選択信号および前記第４の選択信号を設定する第２のアプリケーション制御回路を有する。
【００１８】
本発明の第２の観点のデータ伝送システムでは、好ましくは、前記第１のアプリケーション制御回路は、前記第１のセレクタで前記アプリケーションインタフェースから前記記憶回路を介さずに前記第１のアプリケーションから入力したデータを前記送信回路に入力させてデータ伝送路に出力するように前記第１の選択信号を設定し、これと並行して、前記第２のセレクタで前記第１のアプリケーションから入力したデータの前記記憶回路への前記書き込みおよび前記記憶回路からの前記第２のアプリケーションへの前記読み出しデータを選択するように前記第２の選択信号を設定する。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態について説明する。
第１実施形態：
図１は、ＩＥＥＥ１３９４シリアルインタフェースを用いた本発明の実施形態に係るオーディオシステム１のブロック構成図である。
オーディオシステム１は、例えば、リンク・レイヤ回路９に、アプリケーションとしてＣＤプレーヤ２およびスピーカ２０を接続しており、ＣＤプレーヤ２から出力されたデジタル・オーディオ信号ＤＡを、リンク・レイヤ回路９による制御に基づいてＤＲＡＭ(Dynamic Random Access Memory)２２を介してＤ／Ａコンバータ２３に出力する。そして、デジタルを、Ｄ／Ａコンバータ２３において、アナログ・オーディオ信号ＡＡに変換し、これに応じた音響をスピーカ２４から出力する
【００２０】
また、オーディオシステム１は、例えば、ＣＤプレーヤ２で再生したデジタル・オーディオ信号ＤＡを、ＤＲＡＭ２２を介さずに、リンク・レイヤ回路９、フィジカル・レイヤ回路１０、ＩＥＥＥ１３９４シリアルバスＢＵＳ、フィジカル・レイヤ回路１１およびリンク・レイヤ回路１２を介して、ＭＤ装置３に送信してＭＤに記録する。
このとき、上述したＤＲＡＭ２２を介したリンク・レイヤ回路９からＤ／Ａコンバータ２３へのデジタル・オーディオ信号ＤＡの出力は、ＤＲＡＭ２２を介さないリンク・レイヤ回路９からフィジカル・レイヤ回路１０へのデジタル・オーディオ信号ＤＡの出力と並行して行ってもよいし、そうでなくてもよい。
【００２１】
以下、オーディオシステム１の構成について説明する。
図１に示すように、オーディオシステム１は、例えば、ＩＥＥＥ１３９４シリアルバスＢＵＳの一方の側に、ＣＤプレーヤ２、ホストコンピュータ６、リンク・レイヤ回路９（本発明の記憶制御回路）、フィジカル・レイヤ回路１０、スピーカ２０およびＤＲＡＭ２２（本発明の記憶回路）を有し、他方の側に、フィジカル・レイヤ１１、リンク・レイヤ回路１２（本発明の記憶制御回路）、ＤＲＡＭ１３（本発明の記憶回路）、ホストコンピュータ１５およびＭＤ(Mini Disk) 装置３を有する。
【００２２】
以下、各構成要素について詳細に説明する。
ＣＤプレーヤ２
ＣＤ(Compact Disk)プレーヤ２は、ＤＳＰ５および水晶発振回路８を有し、ＣＤ７を再生する。
水晶発振回路８は、例えば、サンプリング周波数をｆｓとした場合には、６４ｆｓ以上の周波数のクロック信号ＣＫ1 を生成し、これをＤＳＰ５に出力する。
ＤＳＰ５は、ホストコンピュータ６の制御により、ＣＤ７を回転駆動し、ＣＤ７に記録されているデジタル・オーディオ信号ＤＡを再生してリンク・レイヤ回路９に出力する。このとき、ＤＳＰ５は、水晶発振回路８からのクロック信号ＣＫ1 に同期してデジタル・オーディオ信号ＤＡを再生する。また、ＤＳＰ５は、ホストコンピュータ６から指示された再生速度によりＣＤ７を再生する。
【００２３】
スピーカ２０
スピーカ２０は、Ｄ／Ａコンバータ２３、スピーカ部２４および水晶発振回路２５を有する。
水晶発振回路２５は、例えば、前述したクロック信号ＣＫ1 とは異なる周波数のクロック信号ＣＫ2 を生成し、これをリンク・レイヤ回路９およびＤ／Ａコンバータ２３に出力する。
Ｄ／Ａコンバータ２３は、例えば、ＰＷＭ変調方式により、デジタル信号をアナログ信号に変換するいわゆる１ビットＤ／Ａコンバータであり、クロック信号ＣＫ2 に同期して、リンク・レイヤ回路９から入力したデジタル・オーディオ信号ＤＡをアナログ・オーディオ信号ＡＡに変換し、アナログ・オーディオ信号ＡＡをスピーカ部２４に出力する。
スピーカ部２４は、アナログ・オーディオ信号ＡＡに応じた音響を出力する。
【００２４】
フィジカル・レイヤ回路１０
フィジカル・レイヤ回路１０は、ＩＥＥＥ１３９４シリアルバスＢＵＳのアービトレーションを行う。
また、フィジカル・レイヤ回路１０は、送信時に、リンク・レイヤ回路９から入力した送信パケットをエンコードしてＩＥＥＥ１３９４シリアルバスＢＵＳに出力する。
また、フィジカル・レイヤ回路１０は、受信時に、ＩＥＥＥ１３９４シリアルバスＢＵＳから入力した受信パケットをデコードしてリンク・レイヤ回路９に出力する。
このとき、フィジカル・レイヤ回路１０は、パケットの非受信時にＰＬＬ回路を駆動することにより、これから受信するパケットに重畳されるクロック信号ＣＫ3 を再生し、パケットの受信時に、当該クロック信号ＣＫ3 を用いてパケットのデコードを行う。
なお、クロック信号ＣＫ3 は、リンク・レイヤ回路９に出力される。
【００２５】
リンク・レイヤ回路９およびＤＲＡＭ２２
リンク・レイヤ回路９は、ホストコンピュータ６の制御の下、アシンクロナス転送およびアイソクロナス転送の制御、並びにフィジカル・レイヤ回路１０の制御を行う。
図２は、リンク・レイヤ回路９の内部構成図である。
具体的には、図２に示すように、リンク・レイヤ回路９は、例えば、リンクコア(Link Core) １０１、ホストＩ／Ｆ(Host Interface)回路１０２、アプリケーションＩ／Ｆ回路１０３、送信用ＦＩＦＯ（AT-FIFO)１０４ａおよび受信用ＦＩＦＯ（AR-FIFO)１０４ｂからなるアシンクロナス通信用ＦＩＦＯ１０４、セルフＩＤ用リゾルバ(Resolver)１０５、アイソクロナス通信用送信前処理回路(TXOPRE)１０６、アイソクロナス通信用送信後処理回路(TXOPRO)１０７、アイソクロナス通信用受信前処理回路(TXIPRE)１０８、アイソクロナス通信用受信後処理回路(TXIPRO)１０９、アイソクロナス通信用ＦＩＦＯ(I-FIFO)１１０、コンフィギュレーションレジスタ（Configuration Register、以下ＣＦＲという）１１１、セレクタ１１２，１１３およびメモリコントローラ１１４を有する。
【００２６】
図２に示すリンク・レイヤ回路９において、アプリケーションインタフェース回路１０３、送信前処理回路１０６、送信後処理回路１０７、受信前処理回路１０８、受信後処理回路１０９、ＦＩＦＯ１１０、リンクコア１０１、ＣＦＲ１１１およびメモリコントローラ１１４によりアイソクロナス通信系回路が構成される。
また、ホストインタフェース回路１０２、アシンクロナス通信の送信用ＦＩＦＯ１０４ａ、受信用ＦＩＦＯ１０４ｂ、リンクコア１０１およびＣＦＲ１１１によりアシンクロナス通信系回路が構成される。
【００２７】
〔アイソクロナス通信系回路〕
リンクコア１０１は、アシンクロナス通信用パケットおよびアイソクロナス通信用パケットの送信回路、受信回路、これらパケットのＩＥＥＥ１３９４シリアルバスＢＵＳを直接ドライブするフィジカル・レイヤ回路１０とのインタフェース回路、１２５μｓ毎にリセットされるサイクルタイマ、サイクルモニタやＣＲＣ回路から構成されている。そして、たとえばサイクルタイマ等の時間データ等はＣＦＲ１１１を通してアイソクロナス通信系回路に供給される。
【００２８】
アプリケーションＩ／Ｆ回路１０３は、ＣＤプレーヤ２のＤＳＰ５からデジタル・オーディオ信号ＤＡを入力すると、当該入力したデジタル・オーディオ信号ＤＡをバイフェース復調して、セレクタ１１２およびメモリコントローラ１１４に出力すると共に、ＤＳＰ５から入力したクロック信号ＣＫ1 をメモリコントローラ１１４に出力する。
また、アプリケーションＩ／Ｆ回路１０３は、水晶発振回路２５から入力したクロック信号ＣＫ2 をメモリコントローラ１１４に出力する。
また、アプリケーションＩ／Ｆ回路１０３は、セレクタ１１３からデジタル・オーディオ信号ＤＡを入力すると、当該入力したデジタル・オーディオ信号ＤＡをバイフェース変調してＤ／Ａコンバータ２３に出力する。
【００２９】
セレクタ１１２は、ホストコンピュータ６によってＣＦＲ１１１に書き込まれた選択信号ＳＥＬ1 に基づいて、アプリケーションＩ／Ｆ回路１０３からのデジタル・オーディオ信号ＤＡと、メモリコントローラ１１４によってＤＲＡＭ２２から読み出されたデジタル・オーディオ信号ＤＡとのうち一方を選択して送信前処理回路１０６に出力する。
【００３０】
また、セレクタ１１３は、ホストコンピュータ６によってＣＦＲ１１１に書き込まれた選択信号ＳＥＬ2 に基づいて、受信後処理回路１０９から入力したデジタル・オーディオ信号ＤＡと、メモリコントローラ１１４によってＤＲＡＭ２２から読み出されたデジタル・オーディオ信号ＤＡとのうち一方を選択してアプリケーションＩ／Ｆ回路１０３に出力する。
【００３１】
送信前処理回路１０６は、セレクタ１１２からデジタル・オーディオ信号ＤＡを入力し、ＩＥＥＥ１３９４規格のアイソクロナス通信用としてクワドレット（４バイト）単位にデータ長を調整した後に、ＦＩＦＯ１１０に書き込む。
また、送信前処理回路１０６は、必要に応じて、セレクタ１１２から入力したデジタル・オーディオ信号ＤＡを暗号化する。
【００３２】
送信後処理回路１０７は、ＦＩＦＯ１１０に格納されたデータ(Data)に対して図３に示すように、１３９４ヘッダ、ヘッダＣＲＣ、ＣＩＰヘッダ(Header)１，２およびデータＣＲＣを付加してリンクコア１０１の送信回路に出力する。
具体的には、図３に示すように、データ長を表すdata-length 、このパケット転送されるチャネルの番号（０〜６３のいずれか）を示すchannel 、処理のコードを表すtcode 、および各アプリケーションで規定される同期コードｓｙにより構成した１３９４ヘッダ、送信ノード番号のためのＳＩＤ(Source node ID)領域、データブロックの長さのためのＤＢＳ(Data Block Size) 領域、パケット化におけるデータの分割数のためのＦＮ(Fraction Number) 領域、パディングデータのクワドレット数のためのＱＰＣ(Quadlet Padding Count) 領域、ソースパケットヘッダの有無を表すフラグのためのＳＰＨ領域、アイソクロナスパケットの数を検出するカウンタのためのＤＢＣ領域により構成したＣＩＰヘッダ１、並びに転送されるデータの種類を表す信号フォーマットのためのＦＭＴ領域、信号フォーマットに対応して利用されるＦＤＦ(Format Dependent Field)領域およびタイムスタンプ情報のためのＳｙｎｃＴｉｍｅ領域により構成したＣＩＰヘッダ２を付加する。
【００３３】
受信前処理回路１０８は、リンクコア１０１を介してＩＥＥＥ１３９４シリアルバスＢＵＳを伝送されてきたアイソクロナス通信用パケットを受信し、当該受信パケットの１３９４ヘッダ、ＣＩＰヘッダ１，２などの内容を解析し、当該パケットに含まれるデジタル・オーディオ信号を復元し、当該復元したデジタル・オーディオ信号をＦＩＦＯ１１０に格納する。
【００３４】
受信後処理回路１０９は、ＦＩＦＯ１１０から読み出したデジタル・オーディオ信号ＤＡをセレクタ１１３に出力し、このとき、デジタル・オーディオ信号ＤＡが暗号化されている場合には、デジタル・オーディオ信号ＤＡを解読する。
【００３５】
メモリコントローラ１１４は、例えば、図１に示すＣＤプレーヤ２が再生したデジタル・オーディオ信号ＤＡに応じた出力をスピーカ２０で行う場合にはＤＳＰ５が出力したデジタル・オーディオ信号ＤＡを、ＤＳＰ５が出力したクロック信号ＣＫ1 を基準にしてＤＲＡＭ２２に書き込んだ後に、当該書き込んだデジタル・オーディオ信号ＤＡを、水晶発振回路２５が出力したクロック信号ＣＫ2 を基準として読み出して、セレクタ１１３およびアプリケーションＩ／Ｆ回路１０３を介してＤ／Ａコンバータ２３に出力する。
【００３６】
また、メモリコントローラ１１４は、ＤＲＡＭ２２へのデジタル・オーディオ信号ＤＡの記憶状態を監視し、ＤＲＡＭ２２に記憶されている有効なデジタル・オーディオ信号ＤＡのデータ量を示すデータ量ＡＮをＣＦＲ１１１に書き込む。このとき、メモリコントローラ１１４は、例えば、ＤＲＡＭ２２の記憶領域を、同一の記憶容量を持つ１６個のブロックに分割して管理し、当該１６個のブロックのうち、何個のブロックに既にデジタル・オーディオ信号ＤＡが記憶されているかを示すデータ量ＡＮをＣＦＲ１１１に書き込む。
【００３７】
ＤＲＡＭ２２は、例えば、６４Ｍバイトの記憶容量を有し、デジタル・オーディオ信号ＤＡを記録する。
なお、ＤＲＡＭ２２の記憶容量は、６４Ｍバイトには限定されず、例えば４Ｍバイトや１６Ｍバイトであってもよい。
【００３８】
〔アシンクロナス回路〕
ホストインタフェース回路１０２は、ホストコンピュータ６と、送信用ＦＩＦＯ１０４ａおよび受信用ＦＩＦＯ１０４ｂとの間でのアシンクロナス通信用パケットの書き込み、読み出し等の調停、並びに、ホストコンピュータ６からＣＦＲ１１１への各種データの送受信の調停を行う。
また、ホストインタフェース回路１０２は、メモリコントローラ１１４によってＣＦＲ１１１に書き込まれたＤＲＡＭ２２の記憶状態を示すデータ量ＡＮを読み出し、これをホストコンピュータ６に出力する。ホストコンピュータ６は、当該データ量ＡＮに基づいて、後述するように、ＤＳＰ５を制御し、ＣＤプレーヤ２によって再生される単位時間当たりのデジタル・オーディオ信号ＤＡのデータ量を制御する。
【００３９】
送信用ＦＩＦＯ１０４ａには、ＩＥＥＥ１３９４シリアルバスＢＵＳに伝送させるアシンクロナス通信用パケットが格納され、受信用ＦＩＦＯ１０４ｂにはＩＥＥＥ１３９４シリアルインタフェースバスＢＵＳを伝送されてきたアシンクロナス通信用パケットが格納される。
【００４０】
リゾルバ１０５は、バスリセット時にＩＥＥＥ１３９４シリアルインタフェースバスＢＳＵを伝送されてきたセルフＩＤパケットの内容を解析し、ＣＦＲ１１１に格納する。
【００４１】
ホストコンピュータ６
ホストコンピュータ６は、リンク・レイヤ回路９のホストインタフェース回路１０２を介してＣＦＲ１１１から読み出したデータ量ＡＮに基づいて、ＤＳＰ５を制御し、ＣＤプレーヤ２によって再生される単位時間当たりのデジタル・オーディオ信号ＤＡのデータ量を制御する。
【００４２】
図４は、ホストコンピュータ６によるＣＤプレーヤ２の再生制御を示すフローチャートである。
ステップＳ１：ホストコンピュータ６は、図示しない操作手段をユーザが操作することで再生開始指示が行われると、ステップＳ２の処理を実行する。
【００４３】
ステップＳ２：ホストコンピュータ６は、ＤＳＰ５に制御信号Ｓ６を出力し、ＤＳＰ５によるＣＤ７の再生動作を開始させる。
これにより、リンク・レイヤ回路９において、メモリコントローラ１１４からの制御に基づいて、ＤＳＰ５によってＣＤ７から再生されたデジタル・オーディオ信号ＤＡが、クロック信号ＣＫ1 を基準としてＤＲＡＭ２２に書き込まれる。
【００４４】
ステップＳ３：ホストコンピュータ６は、ＤＲＡＭ２２に記憶されているデータ量を示すデータ量ＡＮをホストインタフェース回路１０２を介してＣＦＲ１１１から読み出し、当該データ量が所定量以上、例えばＤＲＡＭ２２の記憶容量の半分以上である（１６ブロックのうち８ブロック以上のブロックにデジタル・オーディオ信号ＤＡが記憶されている）と判断した場合にステップＳ４の処理を実行し、所定量以上でないと判断した場合にステップＳ３の処理を繰り返して実行する。
【００４５】
ステップＳ４：ホストコンピュータ６は、読み出し開始を指示する読み出し指示ＳＲを、リンク・レイヤ回路９に出力する。
読み出し指示ＳＲは、リンク・レイヤ回路９において、ホストインタフェース回路１０２およびＣＦＲ１１１を介して、メモリコントローラ１１４に出力される。
これにより、リンク・レイヤ回路９において、メモリコントローラ１１４からの制御に基づいて、デジタル・オーディオ信号ＤＡが、クロック信号ＣＫ2 を基準としてＤＲＡＭ２２から読み出されてセレクタ１１２に出力される。
【００４６】
ステップＳ５：ホストコンピュータ６は、ＤＲＡＭ２２に記憶されているデータ量を示すデータ量ＡＮをホストインタフェース回路１０２を介してＣＦＲ１１１から読み出し、当該データ量ＡＮに基づいて、ＤＲＡＭ２２がオーバーフロー直前であるか否かを判断する。
ここで、ＤＳＰ５に供給される水晶発振回路８からのクロック信号ＣＫ1に比べて、Ｄ／Ａコンバータ２３に供給される水晶発振回路２５からのクロック信号ＣＫ2の周波数が低い場合には、ＤＳＰ５からＤＲＡＭ２２に単位時間に書き込まれるデジタル・オーディオ信号ＤＡのデータ量に比べて、ＤＲＡＭ２２から単位時間に読み出されてＤ／Ａコンバータ２３に出力されるデジタル・オーディオ信号ＤＡのデータ量の方が少ないため、ＤＲＡＭ２２に記憶されているデジタル・オーディオ信号ＤＡのデータ量が増大する。
そのため、ホストコンピュータ６は、データ量ＡＮに基づいて、ＤＲＡＭ２２の空き容量が、ＤＳＰ５にＣＤ７の再生停止指示を出力してから、実際にＤＳＰ５による再生動作が停止するまでの遅延時間に対応するデータ量Δ１（例えば２ブロック分）以下になると（図５）、オーバーフロー直前と判断して図４に示すステップＳ８の処理を行う。
一方、ＤＲＡＭ２２の空き容量がデータ量Δ１より多い場合には、ステップＳ６の処理を行う。
【００４７】
ステップＳ６：ホストコンピュータ６は、ＤＲＡＭ２２に記憶されているデータ量を示すデータ量ＡＮをホストインタフェース回路１０２を介してＣＦＲ１１１から読み出し、当該データ量ＡＮに基づいて、ＤＲＡＭ２２に記憶されているデジタル・オーディオ信号ＤＡのデータ量が０直前であるか否かを判断する。
ここで、ＤＳＰ５に供給される水晶発振回路８からのクロック信号ＣＫ1 に比べて、Ｄ／Ａコンバータ２３に供給される水晶発振回路２５からのクロック信号ＣＫ2 の周波数が高い場合には、ＤＳＰ５からＤＲＡＭ２２に単位時間に書き込まれるデジタル・オーディオ信号ＤＡのデータ量に比べて、ＤＲＡＭ２２から単位時間に読み出されてＤ／Ａコンバータ２３に出力されるデジタル・オーディオ信号ＤＡのデータ量の方が多いため、ＤＲＡＭ２２に記憶されているデジタル・オーディオ信号ＤＡのデータ量が減少する。
そのため、ホストコンピュータ６は、ＤＲＡＭ２２に記憶されているデジタル・オーディオ信号ＤＡのデータ量が、ＤＳＰ５にＣＤ７の再生速度を速める指示を出力してから、実際にＤＳＰ５による再生動作の速度が速まるまでの遅延時間に対応するデータ量Δ２以下（例えば２ブロック分）になると（図５）、０（アンダーフロー）直前と判断して図４に示すステップＳ７の処理を行う。
一方、ＤＲＡＭ２２に記憶されているデジタル・オーディオ信号ＤＡのデータ量がデータ量Δ２より多い場合には、ステップＳ５の処理を繰り返す。
【００４８】
ステップＳ７：ホストコンピュータ６は、ＤＳＰ５に出力した制御信号Ｓ６に基づいて、ＤＳＰ５によるＣＤ７の再生速度を速める（増大させる）。
【００４９】
ステップＳ８：ホストコンピュータ６は、ＤＳＰ５に出力した制御信号Ｓ６に基づいて、ＤＳＰ５によるＣＤ７の再生を停止させる。
【００５０】
ステップＳ９：ホストコンピュータ６は、ＤＲＡＭ２２に記憶されているデータ量を示すデータ量ＡＮをホストインタフェース回路１０２を介してＣＦＲ１１１から読み出し、当該データ量ＡＮに基づいて、ＤＲＡＭ２２に記憶されているデジタル・オーディオ信号ＤＡのデータ量が、所定量以下であるかを判断し、所定量以下であると判断した場合にはステップＳ１０の処理を実行し、そうでない場合にはステップＳ９の処理を繰り返す。
【００５１】
ステップＳ１０：ホストコンピュータ６は、ＤＳＰ５に出力した制御信号Ｓ６に基づいて、ＤＳＰ５によるＣＤ７の再生を再開させる。その後、ホストコンピュータ６は、ステップＳ５の処理を繰り返す。
【００５２】
フィジカル・レイヤ回路１１
フィジカル・レイヤ回路１１は、ＩＥＥＥ１３９４シリアルバスＢＵＳを介してフィジカル・レイヤ回路１０と接続され、前述したフィジカル・レイヤ回路１０と同じ構成および機能を有する。
すなわち、フィジカル・レイヤ回路１１は、受信時に、ＩＥＥＥ１３９４シリアルバスＢＵＳから入力した受信パケットをデコードしてリンク・レイヤ回路１２に出力する。
このとき、フィジカル・レイヤ回路１１は、パケットの非受信時にＰＬＬ回路を駆動することにより、これから受信するパケットに重畳されるクロック信号ＣＫ1 を再生し、パケットの受信時に、当該クロック信号ＣＫ1 を用いてパケットのデコードを行う。
なお、クロック信号ＣＫ1 は、リンク・レイヤ回路１２に出力される。
【００５３】
リンク・レイヤ回路１２およびＤＲＡＭ１３
ＤＲＡＭ１３は、例えば、前述したＤＲＡＭ２２と同じである。
【００５４】
リンク・レイヤ回路１２は、図６に示すように、アプリケーションＩ／Ｆ回路１０３に接続されるアプリケーションを除いて、前述した図２に示すリンク・レイヤ回路９と同じ構成をしている。
すなわち、リンク・レイヤ回路１２では、アプリケーションＩ／Ｆ回路１０３に、アプリケーションとしてＭＤ装置３のＤＳＰ１４が接続されており、ＣＤプレーヤ２が出力したデジタル・オーディオ信号ＤＡをＩＥＥＥ１３９４シリアルバスＢＵＳを介して受信し、当該受信したデジタル・オーディオ信号ＤＡを例えば受信前処理回路１０８、ＦＩＦＯ１１０、受信後処理回路１０９、ＤＲＡＭ１３、セレクタ１１３およびアプリケーションＩ／Ｆ回路１０３を介してＤＳＰ１４に出力し、ＭＤ記録ブロック１８によってＭＤ１７に記録させる。
【００５５】
このとき、メモリコントローラ１１４は、受信後処理回路１０９から入力したデジタル・オーディオ信号ＤＡを、リンクコア１０１を介してフィジカル・レイヤ回路１１から入力したクロック信号ＣＫ1 を基準として、ＤＲＡＭ１３に書き込む。そして、メモリコントローラ１１４は、ＤＲＡＭ１３に当該書き込んだデジタル・オーディオ信号ＤＡを、水晶発振回路１９が出力したクロック信号ＣＫ3 を基準にして読み出して、セレクタ１１３およびアプリケーションＩ／Ｆ回路１０３を介してＤＳＰ１４に出力する。
【００５６】
ホストコンピュータ１５
ホストコンピュータ１５は、ＭＤ装置３のＤＳＰ１４を制御することに関する点を除いて、基本的に、前述したホストコンピュータ６と同じである。
【００５７】
ＭＤ装置３
ＭＤ装置３は、ＤＳＰ１４、ＭＤ記録ブロック１８および水晶発振回路１９を有し、ＤＳＰ１４によるＭＤ記録ブロック１８の制御に基づいて、水晶発振回路１９が出力したクロック信号ＣＫ3 を基準として、リンク・レイヤ回路１２から出力されたデジタル・オーディオ信号ＤＡをＭＤ１７に記録する。
ここで、水晶発振回路１９は、例えば，上述したクロック信号ＣＫ1 ，ＣＫ2 の周波数とは異なる周波数のクロック信号ＣＫ3 を生成する。
【００５８】
以下、図１に示すオーディオシステム１全体の動作形態について説明する。
第１の動作形態
本動作形態では、ＩＥＥＥ１３９４シリアルバスＢＵＳを介したデジタル・オーディオ信号ＤＡの送信は行わずに、ＣＤプレーヤ２で再生したデジタル・オーディオ信号ＤＡに応じた音響をスピーカ２０から出力する場合の動作を説明する。
先ず、図示しない操作手段をユーザが操作することで再生開始指示が行われると、ホストコンピュータ６からＤＳＰ５に制御信号Ｓ６が出力され、ＤＳＰ５においてクロック信号ＣＫ1 を基準としたＣＤ７の再生動作が開始し、ＣＤ７から再生されたデジタル・オーディオ信号ＤＡと、水晶発振回路８で生成されたクロック信号ＣＫ1 とがリンク・レイヤ回路９に出力される。
【００５９】
これにより、リンク・レイヤ回路９において、メモリコントローラ１１４からの制御に基づいて、ＤＳＰ５から入力したデジタル・オーディオ信号ＤＡが、クロック信号ＣＫ1 を基準としてＤＲＡＭ２２に書き込まれる。
【００６０】
そして、図４に示すステップＳ３，Ｓ４で前述したように、ＤＲＡＭ２２に記憶されているデータ量を示すデータ量ＡＮがホストインタフェース回路１０２を介してＣＦＲ１１１からホストコンピュータ１５に読み出され、当該データ量が、例えばＤＲＡＭ２２の記憶容量の半分以上であると判断された場合に、ホストコンピュータ１５からメモリコントローラ１１４に、ホストインタフェース回路１０２およびＣＦＲ１１１を介して、読み出し開始を指示する読み出し指示ＳＲが出力される。
これにより、リンク・レイヤ回路９において、メモリコントローラ１１４からの制御に基づいて、デジタル・オーディオ信号ＤＡが、クロック信号ＣＫ2 を基準としてＤＲＡＭ２２から読み出されてセレクタ１１４に出力される。
このとき、ホストコンピュータ６によって、前述した図４に示すように、ＣＦＲ１１１から読み出したデータ量ＡＮに基づいて、ＤＳＰ５が制御され、ＣＤプレーヤ２によって再生される単位時間当たりのデジタル・オーディオ信号ＤＡのデータ量が制御される。
【００６１】
ＤＲＡＭ２２から読み出されたデジタル・オーディオ信号ＤＡは、セレクタ１１３からアプリケーションＩ／Ｆ回路１０３を介してＤ／Ａコンバータ２３に出力され、Ｄ／Ａコンバータ２３において、水晶発振回路２５からの基準クロック信号ＣＫ ２ を基準としてデジタル・オーディオ信号ＤＡがアナログ・オーディオ信号ＡＡに変換された後に、スピーカ部２４に出力される。これにより、アナログ・オーディオ信号ＡＡに応じた音響がスピーカ部２４から出力される。
【００６２】
第２の動作形態
本動作形態では、ＣＤプレーヤ２で再生したデジタル・オーディオ信号ＤＡを、ＩＥＥＥ１３９４シリアルバスＢＵＳを介してフィジカル・レイヤ回路１１に送信しながら、当該デジタル・オーディオ信号ＤＡに応じた音響をスピーカ２０から出力する場合の動作を説明する。
この場合には、前述した第１の動作形態で説明した動作と並行して以下に示す動作が行われる。
すなわち、ＣＤプレーヤ２のＤＳＰ５からリンク・レイヤ回路９に出力されたデジタル・オーディオ信号ＤＡが、図２に示すアプリケーションＩ／Ｆ回路１０３を介して前述したようにメモリコントローラ１１４に出力されると共に、セレクタ１１２にも出力され、当該デジタル・オーディオ信号ＤＡがセレクタ１１２から送信前処理回路１０６に出力される。
【００６３】
そして、デジタル・オーディオ信号ＤＡが、セレクタ１１２を介して送信前処理回路１０６に出力され、送信前処理回路１０６において、アイソクロナス通信用としてクワドレット（４バイト）単位にデータ長が調整された後に、ＦＩＦＯ１１０に書き込まれる。
【００６４】
次に、ＦＩＦＯ１１０に格納されたソースパケットヘッダを含むデータが、送信後処理回路１０７に読み出され、これに図３に示す１３９４ヘッダ、ＣＩＰヘッダ(Header)１，２などが付加されてパケットが生成され、当該パケットがンクコア１０１に出力される。
【００６５】
次に、送信後処理回路１０７からリンクコア１０１に出力されたパケットが、１２５μｓ毎に、フィジカル・レイヤ回路１１に出力され、フィジカル・レイヤ回路１０においてエンコード等された後、ＩＥＥＥ１３９４シリアルバスＢＵＳを介してフィジカル・レイヤ回路１１に出力される。
【００６６】
次に、フィジカル・レイヤ回路１１において、受信パケットがデコードされると共に、当該受信パケットに重畳されていたクロック信号ＣＫ1 が再生され、当該クロック信号ＣＫ1 がリンクコア１０１を介してメモリコントローラ１１４に出力される。
【００６７】
次に、受信パケットがリンクコア１０１を介して受信前処理回路１０８に出力され、受信前処理回路１０８において、当該受信パケットに含まれる１３９４ヘッダ、ＣＩＰヘッダ１，２などの内容が解析された後に、当該受信パケットに含まれるデジタル・オーディオ信号が復元され、当該復元されたデジタル・オーディオ信号がＦＩＦＯ１１０に書き込まれる。
【００６８】
次に、ＦＩＦＯ１１０からデジタル・オーディオ信号ＤＡが読み出され、例えば、メモリコントローラ１１４によって、クロック信号ＣＫ1 を基準としてＤＲＡＭ１３に書き込まれる。
その後、メモリコントローラ１１４によって、ＤＳＰ１４からのクロック信号ＣＫ3 を基準として、ＤＲＡＭ１３からデジタル・オーディオ信号ＤＡが読み出され、セレクタ１１３およびアプリケーションＩ／Ｆ回路１０３を介して、ＤＳＰ１４に出力される。
【００６９】
次に、デジタル・オーディオ信号ＤＡが、ＤＳＰ１４の制御に基づいて、ＭＤ記録ブロック１８によってクロック信号ＣＫ3 を基準としてＭＤ１７に書き込まれる。
【００７０】
以上説明したように、オーディオシステム１によれば、動作時の基準クロック信号が相互に異なるＣＤプレーヤ２およびスピーカ２０をアプリケーションとして図１に示すリンク・レイヤ回路９に接続した場合でも、ＤＲＡＭ２２によって基準クロック信号相互間のずれ（ジッター）を吸収することができ、Ｄ／Ａコンバータ２３において、ＣＤプレーヤ２が再生したデジタル・オーディオ信号ＤＡをアナログ・オーディオ信号ＡＡに高精度に変換することができる。その結果、アナログ・オーディオ信号ＡＡに応じた高品質な音響をスピーカ部２４から出力できる。
また、オーディオシステム１によれば、サンプリング・レート・コンバータを用いる必要がなく、装置の小規模化および低価格化が図れる。
【００７１】
また、オーディオシステム１によれば、ホストコンピュータ６がＤＲＡＭ２２の記憶状態を監視してＤＳＰ５によるＣＤ７の再生を制御することで、ＤＲＡＭ２２がオーバーフローしたり、ＤＲＡＭ２２から読み出すデジタル・オーディオ信号ＤＡが無くなったり（アンダーフローしたり）することを回避でき、スピーカ２０において、デジタル・オーディオ信号ＤＡに応じた音響を途切れることなく連続して出力できる。
【００７２】
また、オーディオシステム１によれば、前述した第２の動作形態で説明したように、ＣＤプレーヤ２が再生したデジタル・オーディオ信号ＤＡをＩＥＥＥ１３９４シリアルバスＢＵＳを介してＭＤ装置３に記録する際に、デジタル・オーディオ信号ＤＡに応じた高品質な音響をスピーカ部２４でモニタできる。
【００７３】
また、オーディオシステム１によれば、前述した第２の動作形態で説明したように、リンク・レイヤ回路１２において、ＩＥＥＥ１３９４シリアルバスＢＵＳを介してＣＤプレーヤ２から受信したデジタル・オーディオ信号ＤＡのＤＲＡＭ１３への書き込みと、ＤＲＡＭ１３からＤＳＰ１４へのデジタル・オーディオ信号ＤＡの読み出しとを非同期で行うことで、ＤＳＰ１４によって、ジッターの影響の無い高品質なデジタル・オーディオ信号ＤＡをＭＤ１７に書き込むことができる。
【００７４】
第２実施形態：
上述した実施形態では、デジタル・オーディオ信号ＤＡの受信側に、ＤＲＡＭ１３を設けた場合を例示したが、例えば、図７に示すように、受信側がＤＲＡＭ１３を設けておらず、Ｄ／Ａコンバータ２３へのデジタル・オーディオ信号ＤＡの出力を行わない場合に、基準クロック信号ＣＫ1を基準としてＣＤプレーヤ２からＤＲＡＭ２２に書き込まれたデジタル・オーディオ信号ＤＡを、水晶発振回路１９から出力されたクロック信号ＣＫ3を基準として読み出してＩＥＥＥ１３９４シリアルバスＢＵＳを介してリンク・レイヤ回路１２に出力することで、ＣＤプレーヤ２のクロック信号ＣＫ1とＭＤ装置３のクロック信号ＣＫ3との間のジッターをＤＲＡＭ２２で吸収することが可能である。
このようにすることで、デジタル・オーディオ信号の受信側にジッター吸収用のＤＲＡＭが存在しない場合にも、送信側でジッター吸収することができる。
【００７５】
本発明は上述した実施形態には限定されない。
例えば、上述した実施形態では、リンク・レイヤ回路９に、アプリケーションとしてＣＤプレーヤ２およびスピーカ２０を接続した場合を例示したが、一のアプリケーションから出力されるデータを他のアプリケーションが入力して処理を行い、これらのアプリケーション相互間で動作周波数が異なるものであれば、リンク・レイヤ回路９のアプリケーションＩ／Ｆ回路１０３に接続されるアプリケーションの種類および数は任意である。
また、同様に、リンク・レイヤ回路１２に接続されるアプリケーションも、ＭＤ装置３には限定されない。
【００７６】
また、上述した実施形態では、アプリケーションとして、デジタル・オーディオ信号を再生、出力および記録するものを例示したが、本発明は、その他のビデオデータなどを再生、出力および記録するアプリケーションをリンク・レイヤ回路に接続した場合にも適用できる。
【００７７】
また、上述した第１の実施形態の第２の動作形態では、ＣＤプレーヤ２で再生したデジタル・オーディオ信号ＤＡを、ＩＥＥＥ１３９４シリアルバスＢＵＳを介してフィジカル・レイヤ回路１１に送信しながら、当該デジタル・オーディオ信号ＤＡに応じた音響をスピーカ２０から出力する場合を例示したが、スピーカ２０からの音響出力を行わずに、ＣＤプレーヤ２で再生したデジタル・オーディオ信号ＤＡを、ＩＥＥＥ１３９４シリアルバスＢＵＳを介してフィジカル・レイヤ回路１１に送信してもよい。この場合でも、受信側のＤＲＡＭ１３によって、ＣＤプレーヤ２とＭＤ装置３との間の動作周波数の違いによるジッターが吸収されるという効果が得られる。
【００７８】
また、ホストコンピュータ６によるＣＤプレーヤ２の再生制御は、ＤＲＡＭ２２がオーバーフローしたり、記憶されているデジタル・オーディオ信号ＤＡが無くならないようにするものであれば、特に図４に示すものには限定されない。
【００７９】
また、上述した実施形態では、ジッター吸収用の記憶回路として、ＤＲＡＭを例示したが、ＤＲＡＭ以外にも、ＳＲＡＭなどを用いてもよい。
【００８０】
【発明の効果】
以上説明したように、本発明のデータ処理回路によれば、小規模かつ安価な構成で、第１のアプリケーションと第２のアプリケーションとの間の動作周波数の違いによるジッターを吸収でき、第２のアプリケーションにおいて高精度な処理を行うことができる。
また、本発明のデータ処理回路によれば、アプリケーション制御回路を設けることで、記憶回路が、オーバーフローおよびアンダーフローすることを回避でき、前記第２のアプリケーションにおける処理の連続性を保証できる。
【００８１】
また、本発明のデータ処理回路によれば、送信側の他のデータ処理回路に接続された第２のアプリケーションと異なる周波数で動作する第１のアプリケーションを接続した場合でも、当該動作周波数の相違によるジッターを吸収でき、第１のアプリケーションにおいて高精度な処理が可能にある。
【００８２】
また、本発明のデータ処理回路によれば、受信側の他のデータ処理回路に接続された第２のアプリケーションと異なる周波数で動作する第１のアプリケーションを接続した場合でも、当該動作周波数の相違によるジッターを吸収でき、前記他のデータ処理回路に接続された前記第２のアプリケーションにおいて高精度な処理が可能にある。
【００８３】
また、本発明のデータ伝送システムによれば、第１のデータ処理回路に接続された第１のアプリケーションと第２のデータ処理回路に接続された第２のアプリケーションとの間の動作周波数の違いによるジッターを吸収でき、第２のアプリケーションにおいて高精度な処理が可能になる。
【図面の簡単な説明】
【図１】図１は、ＩＥＥＥ１３９４シリアルインタフェースに適用される本発明に係るオーディオシステムの一実施形態を示すブロック構成図である。
【図２】図２は、リンク・レイヤ回路の内部構成図である。
【図３】図３は、ＩＥＥＥ１３９４シリアルバスを介して伝送するパケットのフォーマットを説明するための図である。
【図４】図４は、図１に示すホストコンピュータによるＣＤプレーヤの再生制御を示すフローチャートである。
【図５】図５は、ＤＲＡＭの記憶領域とホストコンピュータの制御との関係を説明するための図である。
【図６】図６は、リンク・レイヤ回路とＭＤ装置のＤＳＰとの接続形態を説明するための図である。
【図７】図７は、本発明のその他の実施形態に係わるオーディオシステムの一実施形態を示すブロック構成図である。
【符号の説明】
１…オーディオシステム、２…ＣＤプレーヤ、３…ＭＤ装置、５，１４…ＤＳＰ、６，１５…ホストコンピュータ、７…ＣＤ、８，１９…水晶発振回路、９，１２…リンク・レイヤ回路、１０，１１…フィジカル・レイヤ回路、１３，２２…ＤＲＡＭ、１７…ＭＤ、２０…スピーカ、２３…Ｄ／Ａコンバータ、２４…スピーカ部、１０１…リンクコア、１０２…ホストインタフェース回路、１０３…アプリケーションＩ／Ｆ回路、１０４…アシンクロナス通信用ＦＩＦＯ、１０５…リゾルバ、１０６…アイソクロナス通信用送信前処理回路、１０７…アイソクロナス通信用送信後処理回路、１０８…アイソクロナス通信用受信前処理回路、１０９…アイソクロナス通信用受信後処理回路、１１１…ＣＦＲ、１１２，１１３…セレクタ、１１４…メモリコントローラ
【発明の属する技術分野】
本発明は、データ処理回路およびデータ伝送システムに関する。
【０００２】
【従来の技術】
近年、マルチメディア・データ転送のためのインタフェースとして、高速データ転送およびリアルタイム転送を実現するＩＥＥＥ（The Institute of Electrical and Electronic Engineers）１３９４シリアルインタフェースが規格化された。
このようなＩＥＥＥ１３９４シリアルインタフェースのデータ処理回路は、主としてＩＥＥＥ１３９４シリアルバスを直接ドライブするフィジカル・レイヤ回路と、フィジカル・レイヤのデータ転送をコントロールするリンク・レイヤ回路とにより構成され、複数のデータ処理回路のフィジカル・レイヤ回路がＩＥＥＥ１３９４シリアルバスを介して接続されると共に、各データ処理回路のリンク・レイヤ回路に単数または複数のアプリケーションが接続される。
アプリケーションとしては、例えば、ＣＤ(Compact Disc)プレーヤやＭＤ（Mini Disc）プレーヤなどのマルチメディア機器、スピーカ、各種のコンピュータ、セット・トップ・ボックスなどのコンシューマ製品、ハード・ディスクなどのデータ・ストレージ機器などが挙げられる。
【０００３】
ところで、上述したＩＥＥＥ１３９４シリアルインタフェースを用いたシステムでは、通常、一のデータ処理回路に接続されたアプリケーションと、他のデータ処理回路に接続されたアプリケーションとの間で、ＩＥＥＥ１３９４シリアルバスを介して、データの要求や受信確認を行うアシンクロナス（Asynchronous) 転送や、１２５μｓに１回必ずデータを送受信するアイソクロナス(Isochronous) 転送を行うが、一のデータ処理回路に接続された複数のアプリケーション相互間でデータの送受信を行うことも可能である。
【０００４】
例えば、一のデータ処理回路に、ＣＤプレーヤとスピーカとを接続し、ＣＤプレーヤから入力したデジタル・オーディオデータをスピーカに出力し、スピーカにおいてＤ／Ａコンバータでアナログ形式に変換したアナログ・オーディオデータに応じた音響を出力することも可能である。
【０００５】
このとき、例えば、ＣＤプレーヤにおいてデジタル・オーディオデータを再生したときに基準となったクロック信号の周波数に比べて、スピーカのＤ／Ａコンバータで用いられるクロック信号の周波数が高い場合に、従来では、サンプリング・レート・コンバータ(SRC: Sampling Rate Converter)を用いて、ＣＤプレーヤから出力されたオーディオデータを補完し、補完後のオーディオデータをスピーカに出力している。
【０００６】
【発明が解決しようとする課題】
しかしながら、上述したように、ＳＲＣを用いたのでは、システムが大規模および高価格になるという問題がある。
また、ＩＥＥＥ１３９４シリアルインタフェースのデータ処理回路には、相互に異なる周波数で動作する種々のアプリケーションを接続することが可能であり、データ処理回路に内蔵するＳＲＣのサンプリングレートを決定することは容易ではない。
また、ＩＥＥＥ１３９４シリアルインタフェースを介して一のデータ処理回路から他のデータ処理回路にデータを送信する場合に、一のデータ処理回路に接続されたアプリケーションと、他のデータ処理回路に接続されたアプリケーションの動作周波数が異なる場合にも、前述した場合と同様の問題がある。
【０００７】
本発明は上述した従来技術の問題点に鑑みてなされ、多様な周波数で動作する複数のアプリケーションを接続した場合に、小規模かつ安価な構成で、アプリケーション相互間の動作周波数の違いによるジッターを吸収できるデータ処理回路を提供することを目的とする。
また、本発明は、データ伝送路を介してデータを伝送する場合に、送信側と受信側とのアプリケーションの動作周波数の違いによるジッターを吸収できるデータ処理回路およびデータ伝送システムを提供することを目的とする。
【０００８】
【課題を解決するための手段】
上述した従来技術の問題点を解決し、上述した目的を達成するために、本発明の第１の観点のデータ処理回路は、異なる周波数のクロック信号を基準として動作する第１のアプリケーションおよび第２のアプリケーションを含む複数のアプリケーションを接続可能で、データ伝送路を介して他のデータ処理回路と通信可能なデータ処理回路であって、記憶回路と、複数の異なる周波数のクロックが供給され、供給される異なる周波数のクロック信号のうち一の周波数のクロック信号を基準としてデータを上記記録回路に書き込んだ後、他の周波数のクロック信号を基準として書き込みデータを読み出し可能な記憶制御回路と、第１の選択信号に応じて、前記第１のアプリケーションから入力したデータ、または、前記記憶制御回路において前記第１のアプリケーションから入力したデータを、前記第１のアプリケーションの動作周波数に応じた第１のクロック信号を基準として前記記憶回路に書き込んだ後に、前記第２のアプリケーションの動作周波数に応じた第２のクロック信号を基準として読み出されたデータのいずれかを選択して出力する第１のセレクタと、前記第１のセレクタで選択されたデータを、前記データ伝送路に送出する送信回路と、前記データ伝送路からデータを受信し、伝送されたデータに重畳されるクロックを再生して、当該再生クロックおよび受信データを前記記憶制御回路に供給する受信回路と、第２の選択信号に応じて、前記受信回路の受信データ、または、前記記憶制御回路において前記第１のアプリケーションから入力したデータを、前記第１のアプリケーションの動作周波数に応じた第１のクロック信号を基準として、または、前記受信回路の受信データを前記再生クロックを基準として、前記記憶回路に書き込んだ後に、前記第２のアプリケーションの動作周波数に応じた第２のクロック信号を基準として読み出されたデータのいずれかを選択して出力する第２のセレクタと、第１のクロック信号を基準として動作する第１のアプリケーションおよび第２のクロックを基準として動作する第２のアプリケーションを含む複数のアプリケーションを接続可能で、前記第１のアプリケーションから入力したデータを前記第１のセレクタおよび前記記憶制御回路に供給し、前記第１のクロック信号および前記第２のクロック信号を当該記憶制御回路に供給し、前記第２のセレクタから出力されたデータを受け、前記記憶制御回路により前記記憶回路から第２のクロック信号を基準として読み出されたデータを前記第２のアプリケーションに出力するアプリケーションインタフェースとを有する。
【０００９】
本発明の第１の観点のデータ処理回路では、第１のクロック信号を基準として動作する第１のアプリケーションからデータが入力され、当該入力されたデータが、記憶制御回路によって、前記第１のクロック信号を基準として記憶回路に書き込まれる。
その後、前記記憶制御回路によって、第２のクロック信号を基準として、前記記憶回路からデータが読み出され、当該読み出されたデータが第２のアプリケーションに出力される。このとき、前記記憶回路からのデータが読み出しが、前記第２のアプリケーションの動作の基準となる前記第２のクロック信号に基づいて行われるため、当該読み出したデータは、前記第２のアプリケーションにおいて高精度に処理される。
また、このように、第１のクロック信号と第２のクロック信号との間のずれ（ジッター）を吸収する記憶回路を用いることで、従来のサンプリング・レート・コンバータを用いる場合に比べて、小規模化および低価格化が図れる。
【００１０】
また、本発明の第１の観点のデータ処理回路は、好ましくは、前記記憶回路の記憶状態を監視し、当該監視結果に基づいて、前記第１のアプリケーションが単位時間当たりに出力する前記データのデータ量を制御するアプリケーション制御回路をさらに有する。また、このとき、前記アプリケーション制御回路は、前記記憶回路がオーバーフローおよびアンダーフローしないように、前記第１のアプリケーションが出力する前記データのデータ量を制御する。
これにより、前記記憶回路が、オーバーフローおよびアンダーフローすることを回避でき、前記第２のアプリケーションにおける処理の連続性を保証できる。
【００１１】
また、本発明の第１の観点のデータ処理回路は、好ましくは、前記第１のセレクタのデータ選択処理と前記第２のセレクタのデータ選択処理はそれぞれ独立して行われるように前記第１の選択信号および前記第２の選択信号を設定するアプリケーション制御回路を有する。
【００１２】
本発明の第１の観点のデータ処理回路は、好ましくは、前記アプリケーション制御回路は、前記第１のセレクタで前記アプリケーションインタフェースから前記記憶回路を介さずに前記第１のアプリケーションから入力したデータを前記送信回路に入力させてデータ伝送路に出力するように前記第１の選択信号を設定し、これと並行して、前記第２のセレクタで前記第１のアプリケーションから入力したデータの前記記憶回路への前記書き込みおよび前記記憶回路からの前記第２のアプリケーションへの前記読み出しデータを選択するように前記第２の選択信号を設定する。
【００１５】
また、本発明の第２の観点のデータ伝送システムは、異なる周波数のクロック信号を基準として動作する第１のアプリケーションおよび第２のアプリケーションを含む複数のアプリケーションを接続可能な第１のデータ処理回路と、第３のアプリケーションを接続可能な第２のデータ処理回路とが、データ伝送路を介して通信可能なデータ伝送システムであって、前記第１のデータ処理回路は、第１の記憶回路と、複数の異なる周波数のクロックが供給され、供給される異なる周波数のクロック信号のうち一の周波数のクロック信号を基準としてデータを上記第１の記憶回路に書き込んだ後、他の周波数のクロック信号を基準として書き込みデータを読み出し可能な第１の記憶制御回路と、第１の選択信号に応じて、前記第１のアプリケーションから入力したデータ、または、前記第１の記憶制御回路において前記第１のアプリケーションから入力したデータを、前記第１のアプリケーションの動作周波数に応じた第１のクロック信号を基準として前記第１の記憶回路に書き込んだ後に、前記第２のアプリケーションの動作周波数に応じた第２のクロック信号を基準として読み出されたデータのいずれかを選択して出力する第１のセレクタと、前記第１のセレクタで選択されたデータを、前記データ伝送路に送出する第１の送信回路と、前記第２のデータ処理回路から前記データ伝送路に送出されたデータを受信し、伝送されたデータに重畳されるクロックを再生して、当該再生クロックおよび受信データを前記記憶制御回路に供給する第１の受信回路と、第２の選択信号に応じて、前記第１の受信回路の受信データ、または、前記第１の記憶制御回路において前記第１のアプリケーションから入力したデータを、前記第１のアプリケーションの動作周波数に応じた第１のクロック信号を基準として、または、前記第１の受信回路の受信データを前記再生クロックを基準として、前記第１の記憶回路に書き込んだ後に、前記第２のアプリケーションの動作周波数に応じた第２のクロック信号を基準として読み出されたデータのいずれかを選択して出力する第２のセレクタと、第１のクロック信号を基準として動作する第１のアプリケーションおよび第２のクロックを基準として動作する第２のアプリケーションを含む複数のアプリケーションを接続可能で、前記第１のアプリケーションから入力したデータを前記第１のセレクタおよび前記第１の記憶制御回路に供給し、前記第１のクロック信号および前記第２のクロック信号を当該第１の記憶制御回路に供給し、前記第２のセレクタから出力されたデータを受け、前記第１の記憶制御回路により前記第１の記憶回路から第２のクロック信号を基準として読み出されたデータを前記第２のアプリケーションに出力するアプリケーションインタフェースとを有し、前記第２のデータ処理回路は、前記データ伝送路からデータを受信し、当該受信したデータに重畳された前記第１のアプリケーションの動作周波数に応じた第１のクロック信号または前記第２のアプリケーションの動作周波数に応じた第２のロック信号を再生する第２の受信回路と、第２の記憶回路と、前記受信したデータを、前記再生したクロック信号を基準として前記第２の記憶回路に書き込んだ後に、前記第３のアプリケーションの動作周波数に応じた第３のクロック信号を基準として読み出して前記第３のアプリケーションに出力する第２の記憶制御回路とを有する。
【００１６】
本発明の第２の観点のデータ伝送システムでは、好ましくは、前記第２のデータ処理回路は、第３の選択信号に応じて、前記第３のアプリケーションから入力したデータ、または、前記第２の記憶制御回路において前記第３のアプリケーションまたは他のアプリケーションから入力したデータを、前記他のアプリケーションの動作周波数に応じた他のクロック信号または第３のアプリケーションの動作周波数に応じた第３のクロック信号を基準として前記第２の記憶回路に書き込んだ後に、前記他のアプリケーションの動作周波数に応じた他のクロック信号または前記第３のアプリケーションの動作周波数に応じた第３のクロック信号を基準として読み出されたデータのいずれかを選択して出力する第３のセレクタと、前記第３のセレクタで選択されたデータを、前記データ伝送路に送出する第２の送信回路と、前記第１のデータ処理回路から前記データ伝送路に送出されたデータを受信し、伝送されたデータに重畳されるクロックを再生して、当該再生クロックおよび受信データを前記第２の記憶制御回路に供給する第２の受信回路と、第４の選択信号に応じて、前記第２の受信回路の受信データ、または、前記第２の記憶制御回路において前記第２の受信回路の受信データを前記再生クロックを基準として、前記第２の記憶回路に書き込んだ後に、前記第３のアプリケーションの動作周波数に応じた第３のクロック信号を基準として読み出されたデータのいずれかを選択して出力する第４のセレクタと、第３のクロック信号を基準として動作する第３のアプリケーションを含む複数のアプリケーションを接続可能で、前記第３のアプリケーションまたはアプリケーションから入力したデータを前記第３のセレクタに供給し、前記第３のクロック信号および他のクロック信号を当該第２の記憶制御回路に供給し、前記第４のセレクタから出力されたデータを受け、前記第２の記憶制御回路により前記第２の記憶回路から第３のクロック信号を基準として読み出されたデータを前記第３のアプリケーションに出力するアプリケーションインタフェースとを有する。
【００１７】
また、本発明の第２の観点のデータ伝送システムは、好ましくは、前記第１のデータ処理回路は、前記第１のセレクタのデータ選択処理と前記第２のセレクタのデータ選択処理はそれぞれ独立して行われるように前記第１の選択信号および前記第２の選択信号を設定する第１のアプリケーション制御回路を有し、前記第２のデータ処理回路は、前記第３のセレクタのデータ選択処理と前記第４のセレクタのデータ選択処理はそれぞれ独立して行われるように前記第３の選択信号および前記第４の選択信号を設定する第２のアプリケーション制御回路を有する。
【００１８】
本発明の第２の観点のデータ伝送システムでは、好ましくは、前記第１のアプリケーション制御回路は、前記第１のセレクタで前記アプリケーションインタフェースから前記記憶回路を介さずに前記第１のアプリケーションから入力したデータを前記送信回路に入力させてデータ伝送路に出力するように前記第１の選択信号を設定し、これと並行して、前記第２のセレクタで前記第１のアプリケーションから入力したデータの前記記憶回路への前記書き込みおよび前記記憶回路からの前記第２のアプリケーションへの前記読み出しデータを選択するように前記第２の選択信号を設定する。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態について説明する。
第１実施形態：
図１は、ＩＥＥＥ１３９４シリアルインタフェースを用いた本発明の実施形態に係るオーディオシステム１のブロック構成図である。
オーディオシステム１は、例えば、リンク・レイヤ回路９に、アプリケーションとしてＣＤプレーヤ２およびスピーカ２０を接続しており、ＣＤプレーヤ２から出力されたデジタル・オーディオ信号ＤＡを、リンク・レイヤ回路９による制御に基づいてＤＲＡＭ(Dynamic Random Access Memory)２２を介してＤ／Ａコンバータ２３に出力する。そして、デジタルを、Ｄ／Ａコンバータ２３において、アナログ・オーディオ信号ＡＡに変換し、これに応じた音響をスピーカ２４から出力する
【００２０】
また、オーディオシステム１は、例えば、ＣＤプレーヤ２で再生したデジタル・オーディオ信号ＤＡを、ＤＲＡＭ２２を介さずに、リンク・レイヤ回路９、フィジカル・レイヤ回路１０、ＩＥＥＥ１３９４シリアルバスＢＵＳ、フィジカル・レイヤ回路１１およびリンク・レイヤ回路１２を介して、ＭＤ装置３に送信してＭＤに記録する。
このとき、上述したＤＲＡＭ２２を介したリンク・レイヤ回路９からＤ／Ａコンバータ２３へのデジタル・オーディオ信号ＤＡの出力は、ＤＲＡＭ２２を介さないリンク・レイヤ回路９からフィジカル・レイヤ回路１０へのデジタル・オーディオ信号ＤＡの出力と並行して行ってもよいし、そうでなくてもよい。
【００２１】
以下、オーディオシステム１の構成について説明する。
図１に示すように、オーディオシステム１は、例えば、ＩＥＥＥ１３９４シリアルバスＢＵＳの一方の側に、ＣＤプレーヤ２、ホストコンピュータ６、リンク・レイヤ回路９（本発明の記憶制御回路）、フィジカル・レイヤ回路１０、スピーカ２０およびＤＲＡＭ２２（本発明の記憶回路）を有し、他方の側に、フィジカル・レイヤ１１、リンク・レイヤ回路１２（本発明の記憶制御回路）、ＤＲＡＭ１３（本発明の記憶回路）、ホストコンピュータ１５およびＭＤ(Mini Disk) 装置３を有する。
【００２２】
以下、各構成要素について詳細に説明する。
ＣＤプレーヤ２
ＣＤ(Compact Disk)プレーヤ２は、ＤＳＰ５および水晶発振回路８を有し、ＣＤ７を再生する。
水晶発振回路８は、例えば、サンプリング周波数をｆｓとした場合には、６４ｆｓ以上の周波数のクロック信号ＣＫ1 を生成し、これをＤＳＰ５に出力する。
ＤＳＰ５は、ホストコンピュータ６の制御により、ＣＤ７を回転駆動し、ＣＤ７に記録されているデジタル・オーディオ信号ＤＡを再生してリンク・レイヤ回路９に出力する。このとき、ＤＳＰ５は、水晶発振回路８からのクロック信号ＣＫ1 に同期してデジタル・オーディオ信号ＤＡを再生する。また、ＤＳＰ５は、ホストコンピュータ６から指示された再生速度によりＣＤ７を再生する。
【００２３】
スピーカ２０
スピーカ２０は、Ｄ／Ａコンバータ２３、スピーカ部２４および水晶発振回路２５を有する。
水晶発振回路２５は、例えば、前述したクロック信号ＣＫ1 とは異なる周波数のクロック信号ＣＫ2 を生成し、これをリンク・レイヤ回路９およびＤ／Ａコンバータ２３に出力する。
Ｄ／Ａコンバータ２３は、例えば、ＰＷＭ変調方式により、デジタル信号をアナログ信号に変換するいわゆる１ビットＤ／Ａコンバータであり、クロック信号ＣＫ2 に同期して、リンク・レイヤ回路９から入力したデジタル・オーディオ信号ＤＡをアナログ・オーディオ信号ＡＡに変換し、アナログ・オーディオ信号ＡＡをスピーカ部２４に出力する。
スピーカ部２４は、アナログ・オーディオ信号ＡＡに応じた音響を出力する。
【００２４】
フィジカル・レイヤ回路１０
フィジカル・レイヤ回路１０は、ＩＥＥＥ１３９４シリアルバスＢＵＳのアービトレーションを行う。
また、フィジカル・レイヤ回路１０は、送信時に、リンク・レイヤ回路９から入力した送信パケットをエンコードしてＩＥＥＥ１３９４シリアルバスＢＵＳに出力する。
また、フィジカル・レイヤ回路１０は、受信時に、ＩＥＥＥ１３９４シリアルバスＢＵＳから入力した受信パケットをデコードしてリンク・レイヤ回路９に出力する。
このとき、フィジカル・レイヤ回路１０は、パケットの非受信時にＰＬＬ回路を駆動することにより、これから受信するパケットに重畳されるクロック信号ＣＫ3 を再生し、パケットの受信時に、当該クロック信号ＣＫ3 を用いてパケットのデコードを行う。
なお、クロック信号ＣＫ3 は、リンク・レイヤ回路９に出力される。
【００２５】
リンク・レイヤ回路９およびＤＲＡＭ２２
リンク・レイヤ回路９は、ホストコンピュータ６の制御の下、アシンクロナス転送およびアイソクロナス転送の制御、並びにフィジカル・レイヤ回路１０の制御を行う。
図２は、リンク・レイヤ回路９の内部構成図である。
具体的には、図２に示すように、リンク・レイヤ回路９は、例えば、リンクコア(Link Core) １０１、ホストＩ／Ｆ(Host Interface)回路１０２、アプリケーションＩ／Ｆ回路１０３、送信用ＦＩＦＯ（AT-FIFO)１０４ａおよび受信用ＦＩＦＯ（AR-FIFO)１０４ｂからなるアシンクロナス通信用ＦＩＦＯ１０４、セルフＩＤ用リゾルバ(Resolver)１０５、アイソクロナス通信用送信前処理回路(TXOPRE)１０６、アイソクロナス通信用送信後処理回路(TXOPRO)１０７、アイソクロナス通信用受信前処理回路(TXIPRE)１０８、アイソクロナス通信用受信後処理回路(TXIPRO)１０９、アイソクロナス通信用ＦＩＦＯ(I-FIFO)１１０、コンフィギュレーションレジスタ（Configuration Register、以下ＣＦＲという）１１１、セレクタ１１２，１１３およびメモリコントローラ１１４を有する。
【００２６】
図２に示すリンク・レイヤ回路９において、アプリケーションインタフェース回路１０３、送信前処理回路１０６、送信後処理回路１０７、受信前処理回路１０８、受信後処理回路１０９、ＦＩＦＯ１１０、リンクコア１０１、ＣＦＲ１１１およびメモリコントローラ１１４によりアイソクロナス通信系回路が構成される。
また、ホストインタフェース回路１０２、アシンクロナス通信の送信用ＦＩＦＯ１０４ａ、受信用ＦＩＦＯ１０４ｂ、リンクコア１０１およびＣＦＲ１１１によりアシンクロナス通信系回路が構成される。
【００２７】
〔アイソクロナス通信系回路〕
リンクコア１０１は、アシンクロナス通信用パケットおよびアイソクロナス通信用パケットの送信回路、受信回路、これらパケットのＩＥＥＥ１３９４シリアルバスＢＵＳを直接ドライブするフィジカル・レイヤ回路１０とのインタフェース回路、１２５μｓ毎にリセットされるサイクルタイマ、サイクルモニタやＣＲＣ回路から構成されている。そして、たとえばサイクルタイマ等の時間データ等はＣＦＲ１１１を通してアイソクロナス通信系回路に供給される。
【００２８】
アプリケーションＩ／Ｆ回路１０３は、ＣＤプレーヤ２のＤＳＰ５からデジタル・オーディオ信号ＤＡを入力すると、当該入力したデジタル・オーディオ信号ＤＡをバイフェース復調して、セレクタ１１２およびメモリコントローラ１１４に出力すると共に、ＤＳＰ５から入力したクロック信号ＣＫ1 をメモリコントローラ１１４に出力する。
また、アプリケーションＩ／Ｆ回路１０３は、水晶発振回路２５から入力したクロック信号ＣＫ2 をメモリコントローラ１１４に出力する。
また、アプリケーションＩ／Ｆ回路１０３は、セレクタ１１３からデジタル・オーディオ信号ＤＡを入力すると、当該入力したデジタル・オーディオ信号ＤＡをバイフェース変調してＤ／Ａコンバータ２３に出力する。
【００２９】
セレクタ１１２は、ホストコンピュータ６によってＣＦＲ１１１に書き込まれた選択信号ＳＥＬ1 に基づいて、アプリケーションＩ／Ｆ回路１０３からのデジタル・オーディオ信号ＤＡと、メモリコントローラ１１４によってＤＲＡＭ２２から読み出されたデジタル・オーディオ信号ＤＡとのうち一方を選択して送信前処理回路１０６に出力する。
【００３０】
また、セレクタ１１３は、ホストコンピュータ６によってＣＦＲ１１１に書き込まれた選択信号ＳＥＬ2 に基づいて、受信後処理回路１０９から入力したデジタル・オーディオ信号ＤＡと、メモリコントローラ１１４によってＤＲＡＭ２２から読み出されたデジタル・オーディオ信号ＤＡとのうち一方を選択してアプリケーションＩ／Ｆ回路１０３に出力する。
【００３１】
送信前処理回路１０６は、セレクタ１１２からデジタル・オーディオ信号ＤＡを入力し、ＩＥＥＥ１３９４規格のアイソクロナス通信用としてクワドレット（４バイト）単位にデータ長を調整した後に、ＦＩＦＯ１１０に書き込む。
また、送信前処理回路１０６は、必要に応じて、セレクタ１１２から入力したデジタル・オーディオ信号ＤＡを暗号化する。
【００３２】
送信後処理回路１０７は、ＦＩＦＯ１１０に格納されたデータ(Data)に対して図３に示すように、１３９４ヘッダ、ヘッダＣＲＣ、ＣＩＰヘッダ(Header)１，２およびデータＣＲＣを付加してリンクコア１０１の送信回路に出力する。
具体的には、図３に示すように、データ長を表すdata-length 、このパケット転送されるチャネルの番号（０〜６３のいずれか）を示すchannel 、処理のコードを表すtcode 、および各アプリケーションで規定される同期コードｓｙにより構成した１３９４ヘッダ、送信ノード番号のためのＳＩＤ(Source node ID)領域、データブロックの長さのためのＤＢＳ(Data Block Size) 領域、パケット化におけるデータの分割数のためのＦＮ(Fraction Number) 領域、パディングデータのクワドレット数のためのＱＰＣ(Quadlet Padding Count) 領域、ソースパケットヘッダの有無を表すフラグのためのＳＰＨ領域、アイソクロナスパケットの数を検出するカウンタのためのＤＢＣ領域により構成したＣＩＰヘッダ１、並びに転送されるデータの種類を表す信号フォーマットのためのＦＭＴ領域、信号フォーマットに対応して利用されるＦＤＦ(Format Dependent Field)領域およびタイムスタンプ情報のためのＳｙｎｃＴｉｍｅ領域により構成したＣＩＰヘッダ２を付加する。
【００３３】
受信前処理回路１０８は、リンクコア１０１を介してＩＥＥＥ１３９４シリアルバスＢＵＳを伝送されてきたアイソクロナス通信用パケットを受信し、当該受信パケットの１３９４ヘッダ、ＣＩＰヘッダ１，２などの内容を解析し、当該パケットに含まれるデジタル・オーディオ信号を復元し、当該復元したデジタル・オーディオ信号をＦＩＦＯ１１０に格納する。
【００３４】
受信後処理回路１０９は、ＦＩＦＯ１１０から読み出したデジタル・オーディオ信号ＤＡをセレクタ１１３に出力し、このとき、デジタル・オーディオ信号ＤＡが暗号化されている場合には、デジタル・オーディオ信号ＤＡを解読する。
【００３５】
メモリコントローラ１１４は、例えば、図１に示すＣＤプレーヤ２が再生したデジタル・オーディオ信号ＤＡに応じた出力をスピーカ２０で行う場合にはＤＳＰ５が出力したデジタル・オーディオ信号ＤＡを、ＤＳＰ５が出力したクロック信号ＣＫ1 を基準にしてＤＲＡＭ２２に書き込んだ後に、当該書き込んだデジタル・オーディオ信号ＤＡを、水晶発振回路２５が出力したクロック信号ＣＫ2 を基準として読み出して、セレクタ１１３およびアプリケーションＩ／Ｆ回路１０３を介してＤ／Ａコンバータ２３に出力する。
【００３６】
また、メモリコントローラ１１４は、ＤＲＡＭ２２へのデジタル・オーディオ信号ＤＡの記憶状態を監視し、ＤＲＡＭ２２に記憶されている有効なデジタル・オーディオ信号ＤＡのデータ量を示すデータ量ＡＮをＣＦＲ１１１に書き込む。このとき、メモリコントローラ１１４は、例えば、ＤＲＡＭ２２の記憶領域を、同一の記憶容量を持つ１６個のブロックに分割して管理し、当該１６個のブロックのうち、何個のブロックに既にデジタル・オーディオ信号ＤＡが記憶されているかを示すデータ量ＡＮをＣＦＲ１１１に書き込む。
【００３７】
ＤＲＡＭ２２は、例えば、６４Ｍバイトの記憶容量を有し、デジタル・オーディオ信号ＤＡを記録する。
なお、ＤＲＡＭ２２の記憶容量は、６４Ｍバイトには限定されず、例えば４Ｍバイトや１６Ｍバイトであってもよい。
【００３８】
〔アシンクロナス回路〕
ホストインタフェース回路１０２は、ホストコンピュータ６と、送信用ＦＩＦＯ１０４ａおよび受信用ＦＩＦＯ１０４ｂとの間でのアシンクロナス通信用パケットの書き込み、読み出し等の調停、並びに、ホストコンピュータ６からＣＦＲ１１１への各種データの送受信の調停を行う。
また、ホストインタフェース回路１０２は、メモリコントローラ１１４によってＣＦＲ１１１に書き込まれたＤＲＡＭ２２の記憶状態を示すデータ量ＡＮを読み出し、これをホストコンピュータ６に出力する。ホストコンピュータ６は、当該データ量ＡＮに基づいて、後述するように、ＤＳＰ５を制御し、ＣＤプレーヤ２によって再生される単位時間当たりのデジタル・オーディオ信号ＤＡのデータ量を制御する。
【００３９】
送信用ＦＩＦＯ１０４ａには、ＩＥＥＥ１３９４シリアルバスＢＵＳに伝送させるアシンクロナス通信用パケットが格納され、受信用ＦＩＦＯ１０４ｂにはＩＥＥＥ１３９４シリアルインタフェースバスＢＵＳを伝送されてきたアシンクロナス通信用パケットが格納される。
【００４０】
リゾルバ１０５は、バスリセット時にＩＥＥＥ１３９４シリアルインタフェースバスＢＳＵを伝送されてきたセルフＩＤパケットの内容を解析し、ＣＦＲ１１１に格納する。
【００４１】
ホストコンピュータ６
ホストコンピュータ６は、リンク・レイヤ回路９のホストインタフェース回路１０２を介してＣＦＲ１１１から読み出したデータ量ＡＮに基づいて、ＤＳＰ５を制御し、ＣＤプレーヤ２によって再生される単位時間当たりのデジタル・オーディオ信号ＤＡのデータ量を制御する。
【００４２】
図４は、ホストコンピュータ６によるＣＤプレーヤ２の再生制御を示すフローチャートである。
ステップＳ１：ホストコンピュータ６は、図示しない操作手段をユーザが操作することで再生開始指示が行われると、ステップＳ２の処理を実行する。
【００４３】
ステップＳ２：ホストコンピュータ６は、ＤＳＰ５に制御信号Ｓ６を出力し、ＤＳＰ５によるＣＤ７の再生動作を開始させる。
これにより、リンク・レイヤ回路９において、メモリコントローラ１１４からの制御に基づいて、ＤＳＰ５によってＣＤ７から再生されたデジタル・オーディオ信号ＤＡが、クロック信号ＣＫ1 を基準としてＤＲＡＭ２２に書き込まれる。
【００４４】
ステップＳ３：ホストコンピュータ６は、ＤＲＡＭ２２に記憶されているデータ量を示すデータ量ＡＮをホストインタフェース回路１０２を介してＣＦＲ１１１から読み出し、当該データ量が所定量以上、例えばＤＲＡＭ２２の記憶容量の半分以上である（１６ブロックのうち８ブロック以上のブロックにデジタル・オーディオ信号ＤＡが記憶されている）と判断した場合にステップＳ４の処理を実行し、所定量以上でないと判断した場合にステップＳ３の処理を繰り返して実行する。
【００４５】
ステップＳ４：ホストコンピュータ６は、読み出し開始を指示する読み出し指示ＳＲを、リンク・レイヤ回路９に出力する。
読み出し指示ＳＲは、リンク・レイヤ回路９において、ホストインタフェース回路１０２およびＣＦＲ１１１を介して、メモリコントローラ１１４に出力される。
これにより、リンク・レイヤ回路９において、メモリコントローラ１１４からの制御に基づいて、デジタル・オーディオ信号ＤＡが、クロック信号ＣＫ2 を基準としてＤＲＡＭ２２から読み出されてセレクタ１１２に出力される。
【００４６】
ステップＳ５：ホストコンピュータ６は、ＤＲＡＭ２２に記憶されているデータ量を示すデータ量ＡＮをホストインタフェース回路１０２を介してＣＦＲ１１１から読み出し、当該データ量ＡＮに基づいて、ＤＲＡＭ２２がオーバーフロー直前であるか否かを判断する。
ここで、ＤＳＰ５に供給される水晶発振回路８からのクロック信号ＣＫ1に比べて、Ｄ／Ａコンバータ２３に供給される水晶発振回路２５からのクロック信号ＣＫ2の周波数が低い場合には、ＤＳＰ５からＤＲＡＭ２２に単位時間に書き込まれるデジタル・オーディオ信号ＤＡのデータ量に比べて、ＤＲＡＭ２２から単位時間に読み出されてＤ／Ａコンバータ２３に出力されるデジタル・オーディオ信号ＤＡのデータ量の方が少ないため、ＤＲＡＭ２２に記憶されているデジタル・オーディオ信号ＤＡのデータ量が増大する。
そのため、ホストコンピュータ６は、データ量ＡＮに基づいて、ＤＲＡＭ２２の空き容量が、ＤＳＰ５にＣＤ７の再生停止指示を出力してから、実際にＤＳＰ５による再生動作が停止するまでの遅延時間に対応するデータ量Δ１（例えば２ブロック分）以下になると（図５）、オーバーフロー直前と判断して図４に示すステップＳ８の処理を行う。
一方、ＤＲＡＭ２２の空き容量がデータ量Δ１より多い場合には、ステップＳ６の処理を行う。
【００４７】
ステップＳ６：ホストコンピュータ６は、ＤＲＡＭ２２に記憶されているデータ量を示すデータ量ＡＮをホストインタフェース回路１０２を介してＣＦＲ１１１から読み出し、当該データ量ＡＮに基づいて、ＤＲＡＭ２２に記憶されているデジタル・オーディオ信号ＤＡのデータ量が０直前であるか否かを判断する。
ここで、ＤＳＰ５に供給される水晶発振回路８からのクロック信号ＣＫ1 に比べて、Ｄ／Ａコンバータ２３に供給される水晶発振回路２５からのクロック信号ＣＫ2 の周波数が高い場合には、ＤＳＰ５からＤＲＡＭ２２に単位時間に書き込まれるデジタル・オーディオ信号ＤＡのデータ量に比べて、ＤＲＡＭ２２から単位時間に読み出されてＤ／Ａコンバータ２３に出力されるデジタル・オーディオ信号ＤＡのデータ量の方が多いため、ＤＲＡＭ２２に記憶されているデジタル・オーディオ信号ＤＡのデータ量が減少する。
そのため、ホストコンピュータ６は、ＤＲＡＭ２２に記憶されているデジタル・オーディオ信号ＤＡのデータ量が、ＤＳＰ５にＣＤ７の再生速度を速める指示を出力してから、実際にＤＳＰ５による再生動作の速度が速まるまでの遅延時間に対応するデータ量Δ２以下（例えば２ブロック分）になると（図５）、０（アンダーフロー）直前と判断して図４に示すステップＳ７の処理を行う。
一方、ＤＲＡＭ２２に記憶されているデジタル・オーディオ信号ＤＡのデータ量がデータ量Δ２より多い場合には、ステップＳ５の処理を繰り返す。
【００４８】
ステップＳ７：ホストコンピュータ６は、ＤＳＰ５に出力した制御信号Ｓ６に基づいて、ＤＳＰ５によるＣＤ７の再生速度を速める（増大させる）。
【００４９】
ステップＳ８：ホストコンピュータ６は、ＤＳＰ５に出力した制御信号Ｓ６に基づいて、ＤＳＰ５によるＣＤ７の再生を停止させる。
【００５０】
ステップＳ９：ホストコンピュータ６は、ＤＲＡＭ２２に記憶されているデータ量を示すデータ量ＡＮをホストインタフェース回路１０２を介してＣＦＲ１１１から読み出し、当該データ量ＡＮに基づいて、ＤＲＡＭ２２に記憶されているデジタル・オーディオ信号ＤＡのデータ量が、所定量以下であるかを判断し、所定量以下であると判断した場合にはステップＳ１０の処理を実行し、そうでない場合にはステップＳ９の処理を繰り返す。
【００５１】
ステップＳ１０：ホストコンピュータ６は、ＤＳＰ５に出力した制御信号Ｓ６に基づいて、ＤＳＰ５によるＣＤ７の再生を再開させる。その後、ホストコンピュータ６は、ステップＳ５の処理を繰り返す。
【００５２】
フィジカル・レイヤ回路１１
フィジカル・レイヤ回路１１は、ＩＥＥＥ１３９４シリアルバスＢＵＳを介してフィジカル・レイヤ回路１０と接続され、前述したフィジカル・レイヤ回路１０と同じ構成および機能を有する。
すなわち、フィジカル・レイヤ回路１１は、受信時に、ＩＥＥＥ１３９４シリアルバスＢＵＳから入力した受信パケットをデコードしてリンク・レイヤ回路１２に出力する。
このとき、フィジカル・レイヤ回路１１は、パケットの非受信時にＰＬＬ回路を駆動することにより、これから受信するパケットに重畳されるクロック信号ＣＫ1 を再生し、パケットの受信時に、当該クロック信号ＣＫ1 を用いてパケットのデコードを行う。
なお、クロック信号ＣＫ1 は、リンク・レイヤ回路１２に出力される。
【００５３】
リンク・レイヤ回路１２およびＤＲＡＭ１３
ＤＲＡＭ１３は、例えば、前述したＤＲＡＭ２２と同じである。
【００５４】
リンク・レイヤ回路１２は、図６に示すように、アプリケーションＩ／Ｆ回路１０３に接続されるアプリケーションを除いて、前述した図２に示すリンク・レイヤ回路９と同じ構成をしている。
すなわち、リンク・レイヤ回路１２では、アプリケーションＩ／Ｆ回路１０３に、アプリケーションとしてＭＤ装置３のＤＳＰ１４が接続されており、ＣＤプレーヤ２が出力したデジタル・オーディオ信号ＤＡをＩＥＥＥ１３９４シリアルバスＢＵＳを介して受信し、当該受信したデジタル・オーディオ信号ＤＡを例えば受信前処理回路１０８、ＦＩＦＯ１１０、受信後処理回路１０９、ＤＲＡＭ１３、セレクタ１１３およびアプリケーションＩ／Ｆ回路１０３を介してＤＳＰ１４に出力し、ＭＤ記録ブロック１８によってＭＤ１７に記録させる。
【００５５】
このとき、メモリコントローラ１１４は、受信後処理回路１０９から入力したデジタル・オーディオ信号ＤＡを、リンクコア１０１を介してフィジカル・レイヤ回路１１から入力したクロック信号ＣＫ1 を基準として、ＤＲＡＭ１３に書き込む。そして、メモリコントローラ１１４は、ＤＲＡＭ１３に当該書き込んだデジタル・オーディオ信号ＤＡを、水晶発振回路１９が出力したクロック信号ＣＫ3 を基準にして読み出して、セレクタ１１３およびアプリケーションＩ／Ｆ回路１０３を介してＤＳＰ１４に出力する。
【００５６】
ホストコンピュータ１５
ホストコンピュータ１５は、ＭＤ装置３のＤＳＰ１４を制御することに関する点を除いて、基本的に、前述したホストコンピュータ６と同じである。
【００５７】
ＭＤ装置３
ＭＤ装置３は、ＤＳＰ１４、ＭＤ記録ブロック１８および水晶発振回路１９を有し、ＤＳＰ１４によるＭＤ記録ブロック１８の制御に基づいて、水晶発振回路１９が出力したクロック信号ＣＫ3 を基準として、リンク・レイヤ回路１２から出力されたデジタル・オーディオ信号ＤＡをＭＤ１７に記録する。
ここで、水晶発振回路１９は、例えば，上述したクロック信号ＣＫ1 ，ＣＫ2 の周波数とは異なる周波数のクロック信号ＣＫ3 を生成する。
【００５８】
以下、図１に示すオーディオシステム１全体の動作形態について説明する。
第１の動作形態
本動作形態では、ＩＥＥＥ１３９４シリアルバスＢＵＳを介したデジタル・オーディオ信号ＤＡの送信は行わずに、ＣＤプレーヤ２で再生したデジタル・オーディオ信号ＤＡに応じた音響をスピーカ２０から出力する場合の動作を説明する。
先ず、図示しない操作手段をユーザが操作することで再生開始指示が行われると、ホストコンピュータ６からＤＳＰ５に制御信号Ｓ６が出力され、ＤＳＰ５においてクロック信号ＣＫ1 を基準としたＣＤ７の再生動作が開始し、ＣＤ７から再生されたデジタル・オーディオ信号ＤＡと、水晶発振回路８で生成されたクロック信号ＣＫ1 とがリンク・レイヤ回路９に出力される。
【００５９】
これにより、リンク・レイヤ回路９において、メモリコントローラ１１４からの制御に基づいて、ＤＳＰ５から入力したデジタル・オーディオ信号ＤＡが、クロック信号ＣＫ1 を基準としてＤＲＡＭ２２に書き込まれる。
【００６０】
そして、図４に示すステップＳ３，Ｓ４で前述したように、ＤＲＡＭ２２に記憶されているデータ量を示すデータ量ＡＮがホストインタフェース回路１０２を介してＣＦＲ１１１からホストコンピュータ１５に読み出され、当該データ量が、例えばＤＲＡＭ２２の記憶容量の半分以上であると判断された場合に、ホストコンピュータ１５からメモリコントローラ１１４に、ホストインタフェース回路１０２およびＣＦＲ１１１を介して、読み出し開始を指示する読み出し指示ＳＲが出力される。
これにより、リンク・レイヤ回路９において、メモリコントローラ１１４からの制御に基づいて、デジタル・オーディオ信号ＤＡが、クロック信号ＣＫ2 を基準としてＤＲＡＭ２２から読み出されてセレクタ１１４に出力される。
このとき、ホストコンピュータ６によって、前述した図４に示すように、ＣＦＲ１１１から読み出したデータ量ＡＮに基づいて、ＤＳＰ５が制御され、ＣＤプレーヤ２によって再生される単位時間当たりのデジタル・オーディオ信号ＤＡのデータ量が制御される。
【００６１】
ＤＲＡＭ２２から読み出されたデジタル・オーディオ信号ＤＡは、セレクタ１１３からアプリケーションＩ／Ｆ回路１０３を介してＤ／Ａコンバータ２３に出力され、Ｄ／Ａコンバータ２３において、水晶発振回路２５からの基準クロック信号ＣＫ ２ を基準としてデジタル・オーディオ信号ＤＡがアナログ・オーディオ信号ＡＡに変換された後に、スピーカ部２４に出力される。これにより、アナログ・オーディオ信号ＡＡに応じた音響がスピーカ部２４から出力される。
【００６２】
第２の動作形態
本動作形態では、ＣＤプレーヤ２で再生したデジタル・オーディオ信号ＤＡを、ＩＥＥＥ１３９４シリアルバスＢＵＳを介してフィジカル・レイヤ回路１１に送信しながら、当該デジタル・オーディオ信号ＤＡに応じた音響をスピーカ２０から出力する場合の動作を説明する。
この場合には、前述した第１の動作形態で説明した動作と並行して以下に示す動作が行われる。
すなわち、ＣＤプレーヤ２のＤＳＰ５からリンク・レイヤ回路９に出力されたデジタル・オーディオ信号ＤＡが、図２に示すアプリケーションＩ／Ｆ回路１０３を介して前述したようにメモリコントローラ１１４に出力されると共に、セレクタ１１２にも出力され、当該デジタル・オーディオ信号ＤＡがセレクタ１１２から送信前処理回路１０６に出力される。
【００６３】
そして、デジタル・オーディオ信号ＤＡが、セレクタ１１２を介して送信前処理回路１０６に出力され、送信前処理回路１０６において、アイソクロナス通信用としてクワドレット（４バイト）単位にデータ長が調整された後に、ＦＩＦＯ１１０に書き込まれる。
【００６４】
次に、ＦＩＦＯ１１０に格納されたソースパケットヘッダを含むデータが、送信後処理回路１０７に読み出され、これに図３に示す１３９４ヘッダ、ＣＩＰヘッダ(Header)１，２などが付加されてパケットが生成され、当該パケットがンクコア１０１に出力される。
【００６５】
次に、送信後処理回路１０７からリンクコア１０１に出力されたパケットが、１２５μｓ毎に、フィジカル・レイヤ回路１１に出力され、フィジカル・レイヤ回路１０においてエンコード等された後、ＩＥＥＥ１３９４シリアルバスＢＵＳを介してフィジカル・レイヤ回路１１に出力される。
【００６６】
次に、フィジカル・レイヤ回路１１において、受信パケットがデコードされると共に、当該受信パケットに重畳されていたクロック信号ＣＫ1 が再生され、当該クロック信号ＣＫ1 がリンクコア１０１を介してメモリコントローラ１１４に出力される。
【００６７】
次に、受信パケットがリンクコア１０１を介して受信前処理回路１０８に出力され、受信前処理回路１０８において、当該受信パケットに含まれる１３９４ヘッダ、ＣＩＰヘッダ１，２などの内容が解析された後に、当該受信パケットに含まれるデジタル・オーディオ信号が復元され、当該復元されたデジタル・オーディオ信号がＦＩＦＯ１１０に書き込まれる。
【００６８】
次に、ＦＩＦＯ１１０からデジタル・オーディオ信号ＤＡが読み出され、例えば、メモリコントローラ１１４によって、クロック信号ＣＫ1 を基準としてＤＲＡＭ１３に書き込まれる。
その後、メモリコントローラ１１４によって、ＤＳＰ１４からのクロック信号ＣＫ3 を基準として、ＤＲＡＭ１３からデジタル・オーディオ信号ＤＡが読み出され、セレクタ１１３およびアプリケーションＩ／Ｆ回路１０３を介して、ＤＳＰ１４に出力される。
【００６９】
次に、デジタル・オーディオ信号ＤＡが、ＤＳＰ１４の制御に基づいて、ＭＤ記録ブロック１８によってクロック信号ＣＫ3 を基準としてＭＤ１７に書き込まれる。
【００７０】
以上説明したように、オーディオシステム１によれば、動作時の基準クロック信号が相互に異なるＣＤプレーヤ２およびスピーカ２０をアプリケーションとして図１に示すリンク・レイヤ回路９に接続した場合でも、ＤＲＡＭ２２によって基準クロック信号相互間のずれ（ジッター）を吸収することができ、Ｄ／Ａコンバータ２３において、ＣＤプレーヤ２が再生したデジタル・オーディオ信号ＤＡをアナログ・オーディオ信号ＡＡに高精度に変換することができる。その結果、アナログ・オーディオ信号ＡＡに応じた高品質な音響をスピーカ部２４から出力できる。
また、オーディオシステム１によれば、サンプリング・レート・コンバータを用いる必要がなく、装置の小規模化および低価格化が図れる。
【００７１】
また、オーディオシステム１によれば、ホストコンピュータ６がＤＲＡＭ２２の記憶状態を監視してＤＳＰ５によるＣＤ７の再生を制御することで、ＤＲＡＭ２２がオーバーフローしたり、ＤＲＡＭ２２から読み出すデジタル・オーディオ信号ＤＡが無くなったり（アンダーフローしたり）することを回避でき、スピーカ２０において、デジタル・オーディオ信号ＤＡに応じた音響を途切れることなく連続して出力できる。
【００７２】
また、オーディオシステム１によれば、前述した第２の動作形態で説明したように、ＣＤプレーヤ２が再生したデジタル・オーディオ信号ＤＡをＩＥＥＥ１３９４シリアルバスＢＵＳを介してＭＤ装置３に記録する際に、デジタル・オーディオ信号ＤＡに応じた高品質な音響をスピーカ部２４でモニタできる。
【００７３】
また、オーディオシステム１によれば、前述した第２の動作形態で説明したように、リンク・レイヤ回路１２において、ＩＥＥＥ１３９４シリアルバスＢＵＳを介してＣＤプレーヤ２から受信したデジタル・オーディオ信号ＤＡのＤＲＡＭ１３への書き込みと、ＤＲＡＭ１３からＤＳＰ１４へのデジタル・オーディオ信号ＤＡの読み出しとを非同期で行うことで、ＤＳＰ１４によって、ジッターの影響の無い高品質なデジタル・オーディオ信号ＤＡをＭＤ１７に書き込むことができる。
【００７４】
第２実施形態：
上述した実施形態では、デジタル・オーディオ信号ＤＡの受信側に、ＤＲＡＭ１３を設けた場合を例示したが、例えば、図７に示すように、受信側がＤＲＡＭ１３を設けておらず、Ｄ／Ａコンバータ２３へのデジタル・オーディオ信号ＤＡの出力を行わない場合に、基準クロック信号ＣＫ1を基準としてＣＤプレーヤ２からＤＲＡＭ２２に書き込まれたデジタル・オーディオ信号ＤＡを、水晶発振回路１９から出力されたクロック信号ＣＫ3を基準として読み出してＩＥＥＥ１３９４シリアルバスＢＵＳを介してリンク・レイヤ回路１２に出力することで、ＣＤプレーヤ２のクロック信号ＣＫ1とＭＤ装置３のクロック信号ＣＫ3との間のジッターをＤＲＡＭ２２で吸収することが可能である。
このようにすることで、デジタル・オーディオ信号の受信側にジッター吸収用のＤＲＡＭが存在しない場合にも、送信側でジッター吸収することができる。
【００７５】
本発明は上述した実施形態には限定されない。
例えば、上述した実施形態では、リンク・レイヤ回路９に、アプリケーションとしてＣＤプレーヤ２およびスピーカ２０を接続した場合を例示したが、一のアプリケーションから出力されるデータを他のアプリケーションが入力して処理を行い、これらのアプリケーション相互間で動作周波数が異なるものであれば、リンク・レイヤ回路９のアプリケーションＩ／Ｆ回路１０３に接続されるアプリケーションの種類および数は任意である。
また、同様に、リンク・レイヤ回路１２に接続されるアプリケーションも、ＭＤ装置３には限定されない。
【００７６】
また、上述した実施形態では、アプリケーションとして、デジタル・オーディオ信号を再生、出力および記録するものを例示したが、本発明は、その他のビデオデータなどを再生、出力および記録するアプリケーションをリンク・レイヤ回路に接続した場合にも適用できる。
【００７７】
また、上述した第１の実施形態の第２の動作形態では、ＣＤプレーヤ２で再生したデジタル・オーディオ信号ＤＡを、ＩＥＥＥ１３９４シリアルバスＢＵＳを介してフィジカル・レイヤ回路１１に送信しながら、当該デジタル・オーディオ信号ＤＡに応じた音響をスピーカ２０から出力する場合を例示したが、スピーカ２０からの音響出力を行わずに、ＣＤプレーヤ２で再生したデジタル・オーディオ信号ＤＡを、ＩＥＥＥ１３９４シリアルバスＢＵＳを介してフィジカル・レイヤ回路１１に送信してもよい。この場合でも、受信側のＤＲＡＭ１３によって、ＣＤプレーヤ２とＭＤ装置３との間の動作周波数の違いによるジッターが吸収されるという効果が得られる。
【００７８】
また、ホストコンピュータ６によるＣＤプレーヤ２の再生制御は、ＤＲＡＭ２２がオーバーフローしたり、記憶されているデジタル・オーディオ信号ＤＡが無くならないようにするものであれば、特に図４に示すものには限定されない。
【００７９】
また、上述した実施形態では、ジッター吸収用の記憶回路として、ＤＲＡＭを例示したが、ＤＲＡＭ以外にも、ＳＲＡＭなどを用いてもよい。
【００８０】
【発明の効果】
以上説明したように、本発明のデータ処理回路によれば、小規模かつ安価な構成で、第１のアプリケーションと第２のアプリケーションとの間の動作周波数の違いによるジッターを吸収でき、第２のアプリケーションにおいて高精度な処理を行うことができる。
また、本発明のデータ処理回路によれば、アプリケーション制御回路を設けることで、記憶回路が、オーバーフローおよびアンダーフローすることを回避でき、前記第２のアプリケーションにおける処理の連続性を保証できる。
【００８１】
また、本発明のデータ処理回路によれば、送信側の他のデータ処理回路に接続された第２のアプリケーションと異なる周波数で動作する第１のアプリケーションを接続した場合でも、当該動作周波数の相違によるジッターを吸収でき、第１のアプリケーションにおいて高精度な処理が可能にある。
【００８２】
また、本発明のデータ処理回路によれば、受信側の他のデータ処理回路に接続された第２のアプリケーションと異なる周波数で動作する第１のアプリケーションを接続した場合でも、当該動作周波数の相違によるジッターを吸収でき、前記他のデータ処理回路に接続された前記第２のアプリケーションにおいて高精度な処理が可能にある。
【００８３】
また、本発明のデータ伝送システムによれば、第１のデータ処理回路に接続された第１のアプリケーションと第２のデータ処理回路に接続された第２のアプリケーションとの間の動作周波数の違いによるジッターを吸収でき、第２のアプリケーションにおいて高精度な処理が可能になる。
【図面の簡単な説明】
【図１】図１は、ＩＥＥＥ１３９４シリアルインタフェースに適用される本発明に係るオーディオシステムの一実施形態を示すブロック構成図である。
【図２】図２は、リンク・レイヤ回路の内部構成図である。
【図３】図３は、ＩＥＥＥ１３９４シリアルバスを介して伝送するパケットのフォーマットを説明するための図である。
【図４】図４は、図１に示すホストコンピュータによるＣＤプレーヤの再生制御を示すフローチャートである。
【図５】図５は、ＤＲＡＭの記憶領域とホストコンピュータの制御との関係を説明するための図である。
【図６】図６は、リンク・レイヤ回路とＭＤ装置のＤＳＰとの接続形態を説明するための図である。
【図７】図７は、本発明のその他の実施形態に係わるオーディオシステムの一実施形態を示すブロック構成図である。
【符号の説明】
１…オーディオシステム、２…ＣＤプレーヤ、３…ＭＤ装置、５，１４…ＤＳＰ、６，１５…ホストコンピュータ、７…ＣＤ、８，１９…水晶発振回路、９，１２…リンク・レイヤ回路、１０，１１…フィジカル・レイヤ回路、１３，２２…ＤＲＡＭ、１７…ＭＤ、２０…スピーカ、２３…Ｄ／Ａコンバータ、２４…スピーカ部、１０１…リンクコア、１０２…ホストインタフェース回路、１０３…アプリケーションＩ／Ｆ回路、１０４…アシンクロナス通信用ＦＩＦＯ、１０５…リゾルバ、１０６…アイソクロナス通信用送信前処理回路、１０７…アイソクロナス通信用送信後処理回路、１０８…アイソクロナス通信用受信前処理回路、１０９…アイソクロナス通信用受信後処理回路、１１１…ＣＦＲ、１１２，１１３…セレクタ、１１４…メモリコントローラ
Claims (14)
- 異なる周波数のクロック信号を基準として動作する第１のアプリケーションおよび第２のアプリケーションを含む複数のアプリケーションを接続可能で、データ伝送路を介して他のデータ処理回路と通信可能なデータ処理回路であって、
記憶回路と、
複数の異なる周波数のクロックが供給され、供給される異なる周波数のクロック信号のうち一の周波数のクロック信号を基準としてデータを上記記録回路に書き込んだ後、他の周波数のクロック信号を基準として書き込みデータを読み出し可能な記憶制御回路と、
第１の選択信号に応じて、前記第１のアプリケーションから入力したデータ、または、前記記憶制御回路において前記第１のアプリケーションから入力したデータを、前記第１のアプリケーションの動作周波数に応じた第１のクロック信号を基準として前記記憶回路に書き込んだ後に、前記第２のアプリケーションの動作周波数に応じた第２のクロック信号を基準として読み出されたデータのいずれかを選択して出力する第１のセレクタと、
前記第１のセレクタで選択されたデータを、前記データ伝送路に送出する送信回路と、
前記データ伝送路からデータを受信し、伝送されたデータに重畳されるクロックを再生して、当該再生クロックおよび受信データを前記記憶制御回路に供給する受信回路と、
第２の選択信号に応じて、前記受信回路の受信データ、または、前記記憶制御回路において前記第１のアプリケーションから入力したデータを、前記第１のアプリケーションの動作周波数に応じた第１のクロック信号を基準として、または、前記受信回路の受信データを前記再生クロックを基準として、前記記憶回路に書き込んだ後に、前記第２のアプリケーションの動作周波数に応じた第２のクロック信号を基準として読み出されたデータのいずれかを選択して出力する第２のセレクタと、
第１のクロック信号を基準として動作する第１のアプリケーションおよび第２のクロックを基準として動作する第２のアプリケーションを含む複数のアプリケーションを接続可能で、前記第１のアプリケーションから入力したデータを前記第１のセレクタおよび前記記憶制御回路に供給し、前記第１のクロック信号および前記第２のクロック信号を当該記憶制御回路に供給し、前記第２のセレクタから出力されたデータを受け、前記記憶制御回路により前記記憶回路から第２のクロック信号を基準として読み出されたデータを前記第２のアプリケーションに出力するアプリケーションインタフェースと
を有するデータ処理回路。 - 前記第１のセレクタのデータ選択処理と前記第２のセレクタのデータ選択処理はそれぞれ独立して行われるように前記第１の選択信号および前記第２の選択信号を設定するアプリケーション制御回路を有する
請求項１記載のデータ処理回路。 - 前記アプリケーション制御回路は、
前記第１のセレクタで前記アプリケーションインタフェースから前記記憶回路を介さずに前記第１のアプリケーションから入力したデータを前記送信回路に入力させてデータ伝送路に出力するように前記第１の選択信号を設定し、これと並行して、
前記第２のセレクタで前記第１のアプリケーションから入力したデータの前記記憶回路への前記書き込みおよび前記記憶回路からの前記第２のアプリケーションへの前記読み出しデータを選択するように前記第２の選択信号を設定する
請求項２に記載のデータ処理回路。 - 前記アプリケーション制御回路は、
前記記憶回路の記憶状態を監視し、当該監視結果に基づいて、前記第１のアプリケーションが単位時間当たりに出力する前記データのデータ量を制御し、
前記記憶回路がオーバーフローおよびアンダーフローしないように、前記第１のアプリケーションが出力する前記データのデータ量を制御する
請求項３に記載のデータ処理回路。 - 前記送信回路は、前記データをパケットに含めて予め決められた時間間隔で、前記データ伝送路に出力する
請求項１から４のいずれか一に記載のデータ処理回路。 - 異なる周波数のクロック信号を基準として動作する第１のアプリケーションおよび第２のアプリケーションを含む複数のアプリケーションを接続可能な第１のデータ処理回路と、第３のアプリケーションを接続可能な第２のデータ処理回路とが、データ伝送路を介して通信可能なデータ伝送システムであって、
前記第１のデータ処理回路は、
第１の記憶回路と、
複数の異なる周波数のクロックが供給され、供給される異なる周波数のクロック信号のうち一の周波数のクロック信号を基準としてデータを上記第１の記憶回路に書き込んだ後、他の周波数のクロック信号を基準として書き込みデータを読み出し可能な第１の記憶制御回路と、
第１の選択信号に応じて、前記第１のアプリケーションから入力したデータ、または、前記第１の記憶制御回路において前記第１のアプリケーションから入力したデータを、前記第１のアプリケーションの動作周波数に応じた第１のクロック信号を基準として前記第１の記憶回路に書き込んだ後に、前記第２のアプリケーションの動作周波数に応じた第２のクロック信号を基準として読み出されたデータのいずれかを選択して出力する第１のセレクタと、
前記第１のセレクタで選択されたデータを、前記データ伝送路に送出する第１の送信回路と、
前記第２のデータ処理回路から前記データ伝送路に送出されたデータを受信し、伝送されたデータに重畳されるクロックを再生して、当該再生クロックおよび受信データを前記記憶制御回路に供給する第１の受信回路と、
第２の選択信号に応じて、前記第１の受信回路の受信データ、または、前記第１の記憶制御回路において前記第１のアプリケーションから入力したデータを、前記第１のアプリケーションの動作周波数に応じた第１のクロック信号を基準として、または、前記第１の受信回路の受信データを前記再生クロックを基準として、前記第１の記憶回路に書き込んだ後に、前記第２のアプリケーションの動作周波数に応じた第２のクロック信号を基準として読み出されたデータのいずれかを選択して出力する第２のセレクタと、
第１のクロック信号を基準として動作する第１のアプリケーションおよび第２のクロックを基準として動作する第２のアプリケーションを含む複数のアプリケーションを接続可能で、前記第１のアプリケーションから入力したデータを前記第１のセレクタおよび前記第１の記憶制御回路に供給し、前記第１のクロック信号および前記第２のクロック信号を当該第１の記憶制御回路に供給し、前記第２のセレクタから出力されたデータを受け、前記第１の記憶制御回路により前記第１の記憶回路から第２のクロック信号を基準として読み出されたデータを前記第２のアプリケーションに出力するアプリケーションインタフェースと
を有し、
前記第２のデータ処理回路は、
前記データ伝送路からデータを受信し、当該受信したデータに重畳された前記第１のアプリケーションの動作周波数に応じた第１のクロック信号または前記第２のアプリケーションの動作周波数に応じた第２のロック信号を再生する第２の受信回路と、
第２の記憶回路と、
前記受信したデータを、前記再生したクロック信号を基準として前記第２の記憶回路に書き込んだ後に、前記第３のアプリケーションの動作周波数に応じた第３のクロック信号を基準として読み出して前記第３のアプリケーションに出力する第２の記憶制御回路と
を有するデータ処理回路。 - 前記第２のデータ処理回路は、
第３の選択信号に応じて、前記第３のアプリケーションから入力したデータ、または、前記第２の記憶制御回路において前記第３のアプリケーションまたは他のアプリケーションから入力したデータを、前記他のアプリケーションの動作周波数に応じた他のクロック信号または第３のアプリケーションの動作周波数に応じた第３のクロック信号を基準として前記第２の記憶回路に書き込んだ後に、前記他のアプリケーションの動作周波数に応じた他のクロック信号または前記第３のアプリケーションの動作周波数に応じた第３のクロック信号を基準として読み出されたデータのいずれかを選択して出力する第３のセレクタと、
前記第３のセレクタで選択されたデータを、前記データ伝送路に送出する第２の送信回路と、
前記第１のデータ処理回路から前記データ伝送路に送出されたデータを受信し、伝送されたデータに重畳されるクロックを再生して、当該再生クロックおよび受信データを前記第２の記憶制御回路に供給する第２の受信回路と、
第４の選択信号に応じて、前記第２の受信回路の受信データ、または、前記第２の記憶制御回路において前記第２の受信回路の受信データを前記再生クロックを基準として、前記第２の記憶回路に書き込んだ後に、前記第３のアプリケーションの動作周波数に応じた第３のクロック信号を基準として読み出されたデータのいずれかを選択して出力する第４のセレクタと、
第３のクロック信号を基準として動作する第３のアプリケーションを含む複数のアプリケーションを接続可能で、前記第３のアプリケーションまたはアプリケーションから入力したデータを前記第３のセレクタに供給し、前記第３のクロック信号および他のクロック信号を当該第２の記憶制御回路に供給し、前記第４のセレクタから出力されたデータを受け、前記第２の記憶制御回路により前記第２の記憶回路から第３のクロック信号を基準として読み出されたデータを前記第３のアプリケーションに出力するアプリケーションインタフェースと
を有する請求項６記載のデータ伝送システム。 - 前記第１のデータ処理回路は、
前記第１のセレクタのデータ選択処理と前記第２のセレクタのデータ選択処理はそれぞれ独立して行われるように前記第１の選択信号および前記第２の選択信号を設定するアプリケーション制御回路を有する
請求項６記載のデータ伝送システム。 - 前記アプリケーション制御回路は、
前記第１のセレクタで前記アプリケーションインタフェースから前記記憶回路を介さずに前記第１のアプリケーションから入力したデータを前記送信回路に入力させてデータ伝送路に出力するように前記第１の選択信号を設定し、これと並行して、
前記第２のセレクタで前記第１のアプリケーションから入力したデータの前記記憶回路への前記書き込みおよび前記記憶回路からの前記第２のアプリケーションへの前記読み出しデータを選択するように前記第２の選択信号を設定する
請求項８に記載のデータ伝送システム。 - 前記アプリケーション制御回路は、
前記記憶回路の記憶状態を監視し、当該監視結果に基づいて、前記第１のアプリケーションが単位時間当たりに出力する前記データのデータ量を制御し、
前記記憶回路がオーバーフローおよびアンダーフローしないように、前記第１のアプリケーションが出力する前記データのデータ量を制御する
請求項９に記載のデータ処理回路。 - 前記第１のデータ処理回路は、
前記第１のセレクタのデータ選択処理と前記第２のセレクタのデータ選択処理はそれぞれ独立して行われるように前記第１の選択信号および前記第２の選択信号を設定する第１のアプリケーション制御回路を有し、
前記第２のデータ処理回路は、
前記第３のセレクタのデータ選択処理と前記第４のセレクタのデータ選択処理はそれぞれ独立して行われるように前記第３の選択信号および前記第４の選択信号を設定する第２のアプリケーション制御回路を有する
請求項７記載のデータ伝送システム。 - 前記第１のアプリケーション制御回路は、
前記第１のセレクタで前記アプリケーションインタフェースから前記記憶回路を介さずに前記第１のアプリケーションから入力したデータを前記送信回路に入力させてデータ伝送路に出力するように前記第１の選択信号を設定し、これと並行して、
前記第２のセレクタで前記第１のアプリケーションから入力したデータの前記記憶回路への前記書き込みおよび前記記憶回路からの前記第２のアプリケーションへの前記読み出しデータを選択するように前記第２の選択信号を設定する
請求項１１に記載のデータ伝送システム。 - 前記第１のアプリケーション制御回路は、
前記記憶回路の記憶状態を監視し、当該監視結果に基づいて、前記第１のアプリケーションが単位時間当たりに出力する前記データのデータ量を制御し、
前記記憶回路がオーバーフローおよびアンダーフローしないように、前記第１のアプリケーションが出力する前記データのデータ量を制御する
請求項１２に記載のデータ処理回路。 - 前記送信回路は、前記データをパケットに含めて予め決められた時間間隔で、前記データ伝送路に出力する
請求項６から１３のいずれか一に記載のデータ処理回路。
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