JPS63144460A - デイジタル音声信号の記録再生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はビデオテープレコーダ（以下Ｖ　Ｔ　Ｒトいう
）に音声信号をディジタル信号で記録再生する装置に関
するものである。

従来の技術 一般にディジタル信号を取扱う装置においては基準とな
るクロック信号があり、この基準クロック信号から各種
クロック信号が生成される。この場合、基準クロック信
号の周波数は各種クロック信号が生成し易い様に、各種
クロック信号の周波数の最小公倍数が選択される。その
結果、各種クロック信号は基準クロック信号をカウンタ
回路で整数分の１に分周するだけで生成することができ
る。しかしながら、各種クロック信号の種類が多い場合
や、周波数が接近している場合等は最小公倍数が非常に
大きな値となυ１、現実的でなくなる場合がある。この
時は、第３図に示す位相ロックドループ（以下ＰＬＬと
いう）回路を用いて、基準クロック信号から各種クロッ
ク信号を生成する方法が用いられる。

以下第３図のＰＬＬ回路について簡単に説明する。入力
される基準クロック信号の周波数をｆＩｎｓ出力される
クロック信号の周波数をｆ。ｕｔとすると、それぞれカ
ウンタ回路３１と３２で、１／Ｎと１／ｎに分周され、
位相比較回路３３に入力される。位相比較回路３３の出
力は、ＶＣＯ（ボ゛ルテージコントロールドオシレータ
）３４に入力され、ｖＣＯ３４からは位相比較回路３３
からの入カレペルに応じた周波数のクロック信号が出力
される。そこで、位相比較回路３３が、入力される２つ
のクロック信号の周波数が同じになるようにＶＯＯ３４
を制御することにより、 ｆｉｎ／Ｎ　＝　ｆｏｕｔ／ｎ から、 ｆｏｎｔ　＝　Ｎ　’　Ｊ’ｉｎ となり、カウンタ回路の分周比、Ｎとｎを任意に設定す
ることにより、基準クロック信号より種々の周波数のク
ロック信号を生成することが可能となる。

一方、ＶＴＲに音声のディジタル信号を記録再生する場
合であるが、ＶＴＲと音声のディジタル信号処理回路と
の間では、使用する信号周波数の同期をとる必要がある
。ＶＴＲの基準となる信号としては、映像信号の水平同
期信号、垂直同期信号がある。音声信号をディジタル信
号に変換する場合の基準となる値としては、標本化周波
数と量子化ピット数があり、業務用としては標本化周波
数としては４８ｋＨｚ、量子化ビ、ント数としては１６
ビツトが使用される。

そこで、ＶＴＲからの信号を基準として音声のディジタ
ル信号処理回路で必要な信号を生成する場合を考える。

ＶＴＲからの基準信号としては、映像信号の水平同期信
号を用い、ＮＴＳＣ！（カラー）方式の場合は水平同期
信号の周波数１８は、ｆＨ＝　１５．７５７１．００１
　ｋＨｚ。

となる。

音声のディジタル信号処理回路で必要な基準りロック信
号としては、標本化周波数４８ｋＨ２゜量子化ビット数
１６ビツトとして、 ４８Ｘ１６＝７６８ｋＨｚ の周波数のクロ・ツク信号が最低必要となる。

このクロック信号と水平同期信号との関係は、となり、
水平同期信号を入力としてＰＬＬ回路でロック信号が生
成できる。また、ＶＴＲと音声のディジタル信号処理回
路との間の同期もとることができる。

次に、２つのディジタル音声信号の記録再生装置間で音
声信号をディジタルダビングする場合であるが、第４図
に一例を示す。４１の記録再生装置から４２の記録再生
装置に音声信号をダビングする。両方のＶＴＲ４３，４
４には同じ映像信号が入力されており、ＰＬＬ回路４５
．４６へ入力される水平同期信号の周波数ｆＨは同じで
ある。

ＰＬＬ回路４６．４６ではディジタル信号処理回路４７
．４８で必要な基準クロック信号を生成する。ディジタ
ル信号処理回路４７からは音声のディジタル信号が出力
され、バッファ回路４９に入力された後、ディジタル信
号処理回路４８に入力することによシダピングが行われ
る。この時、ディジタル信号処理回路４７．４８のそれ
ぞれの基準クロ・ツク信号の周波数は同じであるが、位
相。

ジッタ等に違いがあるため、間にパフ７７回路４９を設
け、ディジタル信号処理回路４７からのクロック信号で
−Ｈバ、ソファ回路４９にデータを書込んだ後、ディジ
タル信号処理回路４８からのクロック信号によりバッフ
ァ回路４９からデータを読出す必要がある。

発明が解決しようとする問題点 しかしながら、上記のような構成ではバッフ７回路が必
要となり回路規模が大きくなるという問題点を有してい
る。

本発明はかかる点に鑑み、回路規模を増大させることな
く、ディジタル音声信号のダビングを可能とするディジ
タル音声信号の記録再生装置を提供することを目的とす
る。

問題点を解決するだめの手段 本発明は、水平同期信号より第１のクロック信号を生成
する第１のＰＬＬ回路と、第１のクロック信号よシ第２
のクロック信号を生成する第２のＰＬＩ、回路と第３の
クロック信号を生成する第３のＰＬＬ回路と、第２のク
ロック信号とディジタルダビング信号からのクロック信
号とを切換える切換え回路を備えたディジタル音声信号
の記録再主装置である。

作用 本発明は前記した構成により、ディジタル信号処理回路
に必要なりロック信号を第２のクロック信号と第３のク
ロ、り信号の２系統に分離し、ディジタルダビング時に
は第２のクロ・ンク信号の変わりにディジタルダビング
信号からのクロック信号を用いることにより、ディジタ
ルダビングを可能とする。

実施例 第１図は本発明の一実施例におけるディジタル音声信号
の記録再生装置のブロック図を示すものである。

第１図において、１は音声信号をディジタル信号に変換
するムＤ変換回路、２は誤り訂正符号等を生成するエン
コーダ回路、３はデータの周波数変換を行うバッファ回
路、４はデータを磁気記録に適した信号に変換する変調
回路、５は再生信号からデータとクロック信号を生成す
る復調回路、６はデータの周波数変換を行うバッファ回
路、７はデータの誤り訂正等を行うデコーダ回路、８は
ディジタル信号を音声信号に変換するＤＡ変換回路、９
はディジタルダビング信号を出力するディジタル信号出
力回路、１０はディジタルダビング信号からデータを生
成するデータ復調回路、１１はディジタルダビング信号
からクロック信号を生成するクロック信号復調回路、１
２は水平同期信号から第１のクロック信号を生成するＰ
ＬＬ回路、１３は第１のクロック信号から第２のり９０
ツク信号を生成するＰＬＬ回路、１４は第１のクロック
信号から第３のクロ・ンク信号を生成するＰＬＬ回路、
１６は第２のクロック信号からムＤ変換回路１、エンコ
ーダ回路２、デコーダ回路７、ＤＡ変換回路８、ディジ
タル信号出力回路９に必要な各種のクロック信号を生成
するクロック信号生成回路、１６は第３のクロック信号
から変調回路４に必要な各種のクロック信号を生成する
クロック信号生成回路、１７は第２のクロック信号とク
ロック信号復調回路１１からのクロック信号を切換える
切換回路、１８はムＤ変換回路１からのデータとデータ
復調回路１０からのデータを切換える切換え回路である
。

以上のように構成された本実施例のディジタル音声信号
の記録再生装置について、以下その動作を説明する。

記録すべき音声信号はＡＤ変換回路１に入力されディジ
タル信号に変換される。そして、切換回路１８を通りエ
ンコーダ回路２に入力され、誤シ訂正が行えるようにイ
ンターリーブや誤り訂正符号の付加等が行われ、バッフ
ァ回路３に入力される。バッファ回路３からは第２図に
示すように、１フイ一ルド期間の音声信号を記録信号と
して、ムの期間に圧縮した信号として出力され、変調回
路４に入力される。変調回路４では磁気記録に適した信
号に変換（例えば８−１４変調）され、ＶＴＲへの記録
信号として出力される。

一方、ＶＴＲからの再生信号は復調回路６に入力され、
データとクロック信号が生成される。そして、バ・ノフ
ァ回路６によりＶＴＲのジッタの吸収、前記と反対にデ
ータの伸長が行われデコーダ回路７に入力される。デコ
ーダ回路７ではデータの誤り訂正および修正等が行われ
、Ｄ直変換回路８に入力されディジタル信号から元の音
声信号に変換されて出力される。また、デコーダ回路７
からのデータはディジタル信号出力回路９にも入力され
、ディジタルダビング信号として出力される。

以上の記録再生動作を行うために必要な各種のクロック
信号は、ＶＴＲからの水平同期信号を基準として生成さ
れる。水平同期信号はＰＬＬ回路１２に入力され、第１
のクロック信号が生成される。以下、例として実際に数
値を当てはめて説明する。

ＮＴＳＣ（カラー）方式の場合は、水平同期信号の周波
数ｆ、は１５．７５／１．００１　ｋＨｚ　であり、Ｐ
ＬＬ回路１２で４２９倍することにより、ｆＨＸ　４２
９　＝　６７５０　ｋＨｚの周波数の第１のクロック信
号が生成される。

この第１のクロック信号をＰＬＬ回路１３で２５６／３
７５　　倍することにより、＜１０ の周波数の第２のクロック信号が生成される。

この第２のクロック信号を基準としてクロック生成回路
１５では、ＡＤ変換回路１、エンコーダ回路２、デコー
ダ回路７、Ｄム変換回路８、ディジタル信号出力回路９
で必要な各種のクロック信号を生成する。即ち、第２の
クロック信号を％することにより ４６０８／６　＝　７６８　ｋＨｚ の周波数のクロック信号を生成することができ、従来例
で説明した音声のディジタル信号処理回路に必要な周波
数のクロック信号となるわけである。

また、ＶＴＲがＰＡＬ方式の場合は、水平同期信号の周
波数ｆＨは１５．６２５　ｋＨｚ　であるから、ＰＬＬ
回路１２で４３２倍することにより、ｆＨＸ　４３２　
＝　６７５０　ｋＨｚの周波数の第１のクロック信号が
生成でき、ＮＴＳＣ方式と同じ周波数となり、どちらの
方式のＶＴＲでも対応することが可能となる。

次に、第１のクロ・ツク信号をＰＬＬ回路１４で３倍す
ることＫより、 ６ア５０　Ｘ　３　＝　　２０２５０　ｋＨｚの周波数
の第３のクロック信号を生成する。

そして、クロ・ンク信号生成回路１６では、この第３の
クロック信号を基準として変調回路４に必要な各種クロ
ック信号を生成する。即ち、第３のクロック信号により
第２図で示した記録信号の期間Ａおよび記録信号の周波
数が決定されるわけである。

次にディジタルダビングを行う場合の動作について説明
する。ディジタルダビング信号を出力する側の装置にお
いてけ、ディジタル信号出力回路１９からディジタルダ
ビング信号を出力する。一方、入力する側の装置におい
ては、入力されたディジタルダビング信号から、データ
復調回路１０で音声信号のディジタルデータを、クロッ
ク信号復調回路１１でクロック信号を生成する。この時
、このクロック信号は、ＰＬＬ回路１３から出力される
第２のクロック信号と同じ周波数のクロ・ツク信号とし
て出力される。そして、切換回路１７において第２のク
ロック信号の代わりにこのクロック信号が、クロツク信
号生成回路１５０基準クロツク信号として出力される。

切換回路１８では、ＡＤ変換回路１からのデータの代わ
りに、データ復調回路１ｏからのデータがエンコーダ回
路２に出力される。その結果、エンコーダ回路２へ入力
されるデータとクロック信号は共にディジタルダビング
信号から生成された信号であり、完全に同期関係にある
ためパ・ソファ回路を必要とすることなく信号処理を行
うことができる。

一方、変調回路４から出力される記録信号の基準となる
クロック信号は、ディジタルダビング時でも水平同期信
号を基準に生成しており、ＶＴＲと記録信号との間の同
期関係は変化することがない。

また、クロワク信号生成回路１６の基準クロック信号、
即ちディジタルダビング信号から生成されたクロック信
号と、クロック信号生成回路１ｅの基準クロック信号で
ある第３のクロック信号との関係については、第４図で
説明したように両方共同じ映像信号を基準としているた
め、基本的には同期関係にあり位相、ジッタ等の違いは
あるものの、バッファ回路３を介するだめ問題とならな
いＯ 以上のように、本実施例によれば、ディジタル信号処理
回路に必要な基準クロック信号を２系統に分離し、それ
ぞれをＰＬＬ回路で生成し、ディジタルダビング時は一
方の基準クロック信号をディジタルダビング信号から生
成されたりａツク信号に切換えることによシ、回路を増
大させることがなくディジタルダビングが可能となる。

また、記録信号の基準となるクロック信号を専用のＰＬ
Ｌ回路によシ生成しているため、記録信号の周波数の選
択が自由に出来る効果もある。

発明の詳細 な説明したように、本発明によれば、回路規模を増大さ
せることなく、ディジタルダビングを可能にすることが
でき、その実用的効果は大きい。

【図面の簡単な説明】

第１図は本発明における一実施例のディジタル音声信号
の記録再生装置のブロック図、第２図は記録信号のタイ
ミングを示す説明図、第３図はＰＬＬ回路の動作説明図
、第４図は従来のディジタルダビングの一例を示すブロ
ック図である。 １２・・・・・・第１のＰＬＬ回路、１３・・・・・・
第２のＰＬＬ回路、１４・・・・・・第３のＰＬ、Ｉ、
回路、１７・・・・・・クロック信号の切換回路。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名ｗ＆
２図

Claims (1)

【特許請求の範囲】
1. 映像信号の水平同期信号より第１のクロック信号を生成
   する第１の位相ロックドループ回路と、前記第１のクロ
   ック信号より第２、第３のクロック信号を生成する第２
   の位相ロックドループ回路および第３の位相ロックドル
   ープ回路と、ディジタルダビング時にはディジタルダビ
   ング信号からのクロック信号と前記第２のクロック信号
   とを切換える切換え回路とを備えたことを特徴とするデ
   ィジタル音声信号の記録再生装置。