JPH0646480B2

JPH0646480B2 - デイジタル信号処理装置

Info

Publication number: JPH0646480B2
Application number: JP16083387A
Authority: JP
Inventors: 雅之石田; 和仁遠藤; 滋松井
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1987-06-30
Filing date: 1987-06-30
Publication date: 1994-06-15
Anticipated expiration: 2009-06-15
Also published as: JPS647370A

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、デイジタル信号処理装置、特にデイジタル
ダビングを行う時のデイジタル信号処理装置に関するも
のである。

〔従来の技術〕

この種の装置として以下に回転ヘツド式デイジタルオー
デイオテープレコーダ（以下DATという）を例に説明す
る。

第３図は、ドラム（501）と磁気テープ（504）が互いに
１８０゜の角度でドラムに取付けられた磁気ヘツドＡ
（502A）および磁気ヘッドＢ（502B）を示す図であり、
磁気テープ（504）は2000rpmで回転するドラム（501）
に９０゜の巻き付け角で巻き付けられ、アジマス角の異
なる２個の磁気ヘツド（502A），（502B）で第４図に示
すようにテープの長手方向に対して斜めに順次トラツク
を形成するように記録される。

第４図はDATで磁気テープ（504）上に信号を記録した時
の磁化パターンを示す図である。図において、（506）
は磁気テープ（504）の走行方向、（507）は磁気ヘツド
（502A），（502B）の走査方向、（505A）は磁気ヘツド
Ａ（502A）で記録された磁化パターン、（505B）は磁気
ヘツドＢ（502B）で記録された磁化パターンを示す。

第５図は、従来のDATの信号処理回路を示すブロツク図
である。

入力端子（601a），（601b）より入力される２チヤンネ
ルのアナログ信号はローパスフイルタ（602）およびＡ
／Ｄ変換器（603）を介してデイジタル信号に変換さ
れ、さらにＡ／Ｄインターフエース回路（603）を介し
てメモリ（604）へ蓄積される。メモリ（604）へ蓄積さ
れたドラム（501）の１回転期間に発生したオーデイオ
シンボルは、磁気ヘツドＡ（502A）および磁気ヘツドＢ
（502B）で記録されるデータ群に２分割され、１トラツ
クに記録されるオーデイオシンボルを単位としてエンコ
ーダ（606）で誤り訂正の符号化がなされて次段の変調
器（607）へ送られる。変調器（607）では、メモリ（60
4）からのデータとコントロール情報および付加情報生
成回路（621）からのデータをシンボル８ビツトを単位
に１０ビツトに変換する８−１０変調を行つた後、次段
の信号合成回路（608）へ出力する。信号合成回路（60
8）ではブロツク同期信号、マージン領域信号およびサ
ーボ用信号を付加して記録アンプ（609）を介して出力
端子（620）より出力して２個のヘツドで記録する。

アドレス制御回路（605）はメモリ（604）の書き込みお
よび読み出しアドレスを制御するもので、記録信号を得
るために時間軸圧縮して読み出している。

次に再生側について説明する。

磁気ヘツドＡ，Ｂ（502A），（502B）で再生された信号
は入力端子（610）から入力され、再生アンプ（611）で
増幅された後、復調器（612）で１０ビツト単位に８ビ
ツトに変換され、元のデイジタル信号に戻されてメモリ
（613）へ蓄積される。一方、付加情報およびコントロ
ール情報はサブ情報再生回路（622）で処理される。メ
モリ（613）へ蓄積されたＰＣＭ信号は、１トラツクを
単位として誤り訂正がデコーダ（615）でなされ、訂正
処理された２トラツク分のオーデイオシンボルを単位と
して元の発生順序に戻してＤ／Ａインターフエース回路
（640）を介して次段のＤ／Ａ変換器（616）へ送る。こ
こで、アナログ信号に変換され、ローパスフイルタ（61
7）を介して２チヤンネルの再生アナログ信号が出力端
子（619a），（619b）から出力される。

以上のシステムにおいて、Ａ／Ｄ変換器（603）から出
力されるデータをメモリ（604）に書き込む動作につい
てＬ，Ｒなる２チヤンネルのアナログ信号がそれぞれ１
６ビツトに変換されて記録する場合について説明する。

第６図はクロツク生成回路（618）内のＡ／Ｄ変換器（6
03）およびＡ／Ｄインターフエース回路（630）を制御
するためのクロツク発生回路を示す図である。図におい
て、（801）はサンプリング周波数（Ｆs という）の６
４倍の周波数を発振周波数とする水晶振動子、（803）
は発振回路、（803）は６ビツトカウンタ、（804）はカ
ウンタ（803）の出力のうち所望の番地を抜き出してタ
イミングを生成するタイミング生成回路、（805）はタ
イミング生成回路（804）の出力端子である。

カウンタ（803）は第７図に示すように64×Ｆsなる周波
数を有する発振回路（802）の出力信号（802a）をカウ
ントし０〜６３の値をタイミング生成回路（804）へ出
力する。カウンタ（803）の出力ＱＦの周波数はＦs で
０の期間にＡ／Ｄ変換器（603）でデイジタル信号に変
換された、Ｌチヤンネルのデータをシリアルで転送し、
１の期間にＲチヤンネルのデータを転送する。

第８図はＡ／Ｄインターフエース回路（630）の詳細回
路を示した図である。図において、（810）はＡ／Ｄ変
換器（603）から出力される１６ビツトデータの入力端
子、（811）は８ビツトシフトレジスタ、（812）は１６
ビツトの上位８ビツトをラツチするレジスタ、（813）
は下位の８ビツトをラツチするレジスタ、（814）およ
び（815）はそれぞれレジスタ（812），（813）のラツ
チクロツクを入力するラツチクロツク入力端子、（81
6）および（817）はそれぞれレジスタ（812），（813）
の出力制御をするクロツクのクロツク入力端子、（81
8）はアンドゲート、（819）はシフトレジスタ（811）
のシフトクロツク入力端子である。なお、端子（81
4），（815），（816），（817），（818）へ入力する
クロツクはタイミング生成回路（804）から供給され
る。

次に、第５図，第６図および第８図の動作について第９
図を用いて説明する。

クロツク生成回路（618）からＡ／Ｄ変換器(603)へ供給
するクロツクは発振回路（802）の出力信号（802ａ）と
カウンタ（803）のＱF出力信号(803a)である。

Ａ／Ｄ変換器（603）では２チヤンネルのアナログ信号
を１６ビツトに変換し、第９図(T)に示すように、カウ
ンタ（803）のＱＦ出力信号（803a）の立下がりから順
次、クロツク（802a）の立上がりに同期してＬチヤンネ
ルの１６ビツトデータを最上位ビツト（MSB）を先頭に
転送し、同様にＲチヤンネルのデータはカウンタ（80
3）のＱＦ出力信号（803a）の立上がりから順次出力す
る。時分割でシリアルに転送されるＬ，Ｒチヤンネルの
データは入力端子（810）から入力される。

シフトレジスタ（811）はシフトクロツク（811a）の立
上がりエツジでこのデータを取り込み、上位８ビツトの
データがたまるとラツチクロツク(812a)の立上りエツジ
でレジスタ（812）へラツチする。同様にシフトレジス
タ（811）に取り込まれた下位の８ビツトはラツチクロ
ツク（813a）の立上りエツジでレジスタ（813）へラツ
チされる。次に、レジスタ（812）へラツチされた上位
８ビツトは端子（817）から入力される制御信号（812
b）の０の期間にレジスタ（812）から出力され、メモリ
（604）に書き込まれる。同様に入力端子（816）から入
力される制御信号（813b）より下位８ビツトがメモリ
（604）へ書き込まれる。制御信号（812b），（813b）
はアンドゲート（818）に入力されており、メモリ（60
4）の書き込み信号としてアンドゲート（818）からメモ
リの書き込み制御端子へ出力されている。

以上のような動作でＡ／Ｄインターフエース回路（63
0）からメモリ（604）へ出力される２チヤンネルのデー
タがアドレス制御回路（605）で制御されて所定の番地
へ書き込まれる。

〔発明が解決しようとする問題点〕

以上のような従来のデイジタル信号処理装置では、装置
内で生成したクロツクを用いて、Ａ／Ｄ変換器で出力さ
れるデータをメモリへ取り込んでいたので、同期を乱す
ことなく処理が行え、このようなシステムを用いて別の
デイジタル磁気記録再生装置から出力されるデータをＡ
／Ｄ変換器出力の代りに入力し、デイジタルダビングを
実現させる場合、２つの装置はそれぞれ水晶発振器を持
つており、互いに同期関係にないのでクロツクの同期を
とるために送信側のサンプリングクロツクを入力とする
ＰＬＬ回路によりクロツクを生成し同期化をはかつてい
るので回路のコストアツプとなるという問題点があつ
た。

この発明は、かかる問題点を解決するためになされたも
ので、２本のクロツク信号線で２つの装置間の同期を得
るデイジタル信号処理装置を目的とする。

〔問題点を解決するための手段〕

この発明に係るデイジタル信号処理装置は、送信側の装
置からサンプリング周期を有する第１のクロツク（CLK
1）とサンプリング周期の整数倍の第２のクロツク（CLK
2）を受信側の装置へ供給し、受信側で前記第２のクロ
ツク（CLK2）と前記第１のクロツク（CLK1）より前記第
１のクロツク(CLK1)のエツジを検出し、この検出信号で
受信側の前記第１のクロツクに相当する信号を生成する
カウンタに所定値をセツトすることにより装置間の同期
をとつてデータの受信を行うようにしたものである。

〔作用〕

この発明においては、装置間の同期は２本のクロツク信
号線を接続することにより実現できるので、従来のよう
なＰＬＬ回路を不要とする。

〔実施例〕

以下この発明の一実施例について説明する。

第１図はこの発明の一実施例によるデイジタル信号処理
装置のクロツク回路を示すブロツク図である。図におい
て、(１)は他の装置から入力される周波数Ｆs なる第１
のクロツク（以下、CLK1という）の入力端子、(２)およ
び(４)は第１および第２のＤ−フリツプフロツプ、(３)
はＡ／Ｄ変換器出力を入力とするか他装置からの出力を
入力とするかを示すダビングモード信号の入力端子で、
“１”が入力された時ダビングモードを示す。(5)はア
ンドゲート、(６)は他装置から入力される64×Fsなる周
波数を有する第２のクロツク（以下、CLK2という）の入
力端子、(７)はインバータ、(８)はセレクタ、(９)はナ
ンドゲート、(10)は同期プリセツトが可能なカウンタを
示す。

次に、第１図および第２図を用いて動作説明を行う。

ダビングモード信号（3a）が“０”の場合は従来と同様
の動作を行う。ダビングモード信号(3a)が“１”になる
とセレクタ(８)はＢ入力を選択する。すなわち他装置か
らの発振回路出力がカウンタ（10）へ入力されるので
Ｌ，Ｒを決定するカウンタ（10）のＱＦ出力（10a）とC
LK1入力端子(1)から入力されるCLK1との同期がとれる
が、第２ｂ図に示すごとく位相が一致せず、送信側では
CLK1の変化点から１６ビツトのデータが転送されている
にもかかわらず、第８図のシフトレジスタ（811）には
全ビツトのデータ取込みが行なえない。

次に位相の一致を行う動作説明を第２ａ図を用いて行
う。Ｄ−フリツプフロツプは以下、Ｄ-FFと呼ぶ。第１
のＤ-FF(２)へ入力されるCLK1はCLK2の立下がりでトリ
ガされ、第１のＤ-FF(2)の非反転出力（2a）はCLK2の立
下がりでトリガされ、第１のＤ-FF(２)の反転出力及び
第２のＤ−ＦＦ(４)の非反転出力（4a）はアンドゲート
(5)へ入力されてCLK2が１クロツク分のクロツク（5a）
が出力される。このクロツクはナンドゲート(９)で反転
されてカウンタ（10）のロードクロツク（9a）として入
力される。この時カウンタ（10）はロードクロツク（9
a）が０の期間内でCLK2が立上がつた時刻（t₄₉）でカウ
ンタ（10）の入力端子(A)〜(F)へ入力される値をロード
する。すなわち“１”がセツトされる。時刻（t₅₁）で
も再び“１”がロードされるが、すでにカウンタ（10）
は時刻（t₄₉）で位相修正がなされており、カウンタの
値は連続した値となる。時刻（t₅₀）ではカウンタ（1
0）のＱＦ出力（10a）とCLK1の位相が一致しているの
で、第５図のＡ／Ｄ変換器（603）からのデータをシフ
トレジスタ（811）に取り込むのと同一のタイミングで
他装置からの送信データをシフトレジスタ（811）へ取
り込むことができ、さらにメモリ（604）へ書き込むこ
とができる。

なお、上記実施例では他装置からクロツクを供給する例
について示したが、他装置からクロツク生成が可能なよ
うにデータが変調されて１本の信号線でデータが伝送さ
れる信号を受信して、復調すると共にクロツクを生成す
る回路ブロツクを受信装置に内蔵し、この回路ブロツク
から出力されるデータを記録する場合も同様な手段で行
なえる。

〔発明の効果〕

この発明は以上説明したとおり、第２のクロックを分周
するためのカウンタと、第２のクロックを用いて第１の
クロックの所定の位置を検出してパルスを出力する位置
検出手段と、カウンタの出力に基づいてメモリに書き込
むためのクロックを生成するクロック生成手段とを備
え、位置検出手段からのパルスによりカウンタに所定値
をセットするようにしたので、他装置との同期をとるた
めのクロツク信号線はわずか２本ですみ複雑な配線を必
要としないので、装置が安価になると共に、断線等によ
る故障確率が低下し装置の信頼性が向上すると共に、Ｐ
ＬＬ回路が不要なのでコスト安となる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例によるデイジタル信号処理
装置のクロツク回路を示すブロツク図、第２ａ図及び第
２ｂ図は第１図の動作説明をするためのタイムチヤート
図、第３図はＤＡＴのドラム、磁気ヘツド及び磁気テー
プの配置を示す図、第４図はＤＡＴで磁気テープ上に信
号を記録した時の磁化パターン図、第５図はＤＡＴの回
路構成を示すブロツク図、第６図はＤＡＴのクロツク回
路の一部回路を示すブロツク図、第７図は第６図の動作
を示すタイムチヤート図、第８図はＡ／Ｄインターフエ
ース回路（603）の詳細回路図、第９図は第８図の動作
を示すタイムチヤート図である。図において、(２)……第１のＤＦＦ、(４)……第２のＤ
ＦＦ、(５)……アンドゲート、(７)……インバータ、
(８)……セレクタ、(９)……ナンドゲート、(10)……カ
ウンタ、（804）……タイミング生成回路である。なお、図中、同一符号は同一又は相当部分を示す。

Claims

【特許請求の範囲】

【請求項１】データと、該データと同期関係にある第１
のクロックと、該第１のクロックのｎ倍の周波数を有す
る第２のクロックとを入力し、前記データを一旦メモリ
に書き込んで誤り訂正のための符号化処理を行った後、
前記メモリから読み出して記録媒体に記録するためのデ
イジタル信号処理装置において、前記第２のクロックを分周するためのカウンタと、前記第２のクロックを用いて前記第１のクロックの所定
の位置を検出してパルスを出力する位置検出手段と、前記カウンタの出力に基づいて前記メモリに書き込むた
めのクロックを生成するクロック生成手段とを備え、前記位置検出手段からのパルスにより前記カウ
ンタに所定値をセットするようにしたことを特徴とする
デイジタル信号処理装置。
【請求項２】所定の位置は第１のクロックのエッジであ
ることを特徴とする特許請求の範囲第１項記載のデイジ
タル信号処理装置。