CN102193034A

CN102193034A - 时间宽度测定装置

Info

Publication number: CN102193034A
Application number: CN2010102679377A
Authority: CN
Inventors: 石钵宗男
Original assignee: TESEK CO Ltd
Current assignee: TESEK CO Ltd; Tesec Corp
Priority date: 2010-03-15
Filing date: 2010-08-31
Publication date: 2011-09-21
Anticipated expiration: 2030-08-31
Also published as: JP5666813B2; JP2011191178A; CN102193034B

Abstract

本发明提高时间宽度测定中的分解能力。本发明的时间宽度测定装置包括：基准时钟产生源(2)，以已知的时钟频率产生时钟信号；串并转换器(3)，基于时钟信号对被测定信号进行采样，对所获得的数字信号进行串行/并行转换，输出规定的比特位的并行信号；存储器(4)，存储从串并转换器(3)输出的并行信号；运算电路(5)，基于存储器(4)中所存储的并行信号，计算被测定信号中所含的时间宽度。

Description

时间宽度测定装置

技术领域

本发明涉及一种时间宽度测定装置，特别涉及一种对被测定信号的脉冲时间宽度进行测定的时间宽度测定装置。

背景技术

在对数字电路进行检查的过程中，较为理想的是以尽可能高的精度，测定例如被测定信号中所含的脉冲的宽度或延迟时间等的时间宽度。

作为现有技术，已有文献1(佐野、片野、岩坪、新免、“时间间隔分析器TA320”、横河技报Vol.41No.1(1997))所公开的技术。

对于该现有技术而言，例如为了测定具有时间宽度T的被测定信号的脉宽，如图7A～图7D所示，使用具有规定时钟频率的基准时钟来计数被测定信号的上升缘与下降缘之间的时间。

另外，由于被测定信号和基准时钟不同步，所以在测定开始及结束的边缘处会产生比基准时钟的周期更短的“片段时间”。该片段时间，通过在进行T/V(时间/电压)转换之后进行A/D转换来测定。

因此，若将被测定信号的脉宽设为T，将基准时钟的时钟频率设为t₀，将计数得出的基准时钟的个数设为n，将在测定开始及结束的边缘处产生的片段时间和一个周期的时钟相加所得的时间(片段脉冲时间)分别设为T_a、T_b，则可以通过以下的式子求出T。

T＝n·t₀+(T_a-T_b)

发明内容

近年来，随着数字电路的高速化，在半导体装置的检查方面需要纳秒(nsec)至数十皮秒(psec)的分解能力。为了提高分解能力，只要提高上述现有技术中的基准时钟的时钟频率即可。

但是，目前用在时间宽度测定中的高速处理用IC的时钟频率至高不过数百兆赫兹(MHz)，因此，若通过提高基准时钟的时钟频率来提高分解能力，则其自身存在极限。

因此，本发明的目的在于提高时间宽度测定中的分解能力。

一种时间宽度测定装置，包括：

基准时钟产生单元(2)，以已知的时钟频率产生时钟信号；和

采样单元(31)，基于所述时钟信号对被测定信号进行采样，并输出数字信号；和

转换单元(32)，对所述采样单元(31)采样所得的所述数字信号进行串行/并行转换，输出规定比特位的并行信号；和

存储单元(4)，存储从所述转换单元(32)输出的所述并行信号；和

计算单元(5)，基于所述存储单元(4)中所存储的所述并行信号，计算所述被测定信号中所含的时间宽度。

附图说明

图1是表示本发明的实施例所涉及的时间宽度测定装置的结构的图。

图2A～图2D是对可以作为测定对象的时间宽度的例子进行说明的图。

图3是表示本发明的实施例所涉及的时间宽度测定装置中的串并转换器的结构的图。

图4A～图4D是对本发明的实施例所涉及的时间宽度测定装置内的信号处理进行说明的图。

图5是对本发明的实施例所涉及的时间宽度测定装置中的存储器的数据结构的一例进行说明的图。

图6是对用在本发明的实施例所涉及的时间宽度测定装置中的附加有超高速通信功能的FPGA的一例进行说明的图。

图7A～图7D是对现有技术进行说明的图。

具体实施方式

以下，参照附图说明本发明的实施例。

本发明的实施例所涉及的时间宽度测定装置是测定脉宽(脉冲的时间宽度)的装置，图1表示该时间宽度测定装置的一个结构例。

<时间宽度测定装置的结构>

本实施例所涉及的时间宽度测定装置包括：输入电路1、基准时钟产生源(基准时钟产生单元)2、串并转换器3、存储器(存储单元)4、运算电路(MPU、计算单元)5、控制电路(控制单元)6以及计数器(计数单元)7。

输入电路1，是将被测定信号(脉冲信号)a输入至串并转换器3的串行输入端子的电路。基准时钟产生源2，是以已知的时钟频率(f_clock)产生时钟信号，并将该时钟信号输入至串并转换器3的时钟输入端的电路。串并转换器3，是基于来自基准时钟产生源2的时钟信号对被测定信号a进行采样，同时对采样所得的数字信号进行串行/并行转换，输出规定比特位(以下设为“n比特”(其中，n为2以上的整数))的并行信号c的电路。存储器4，是存储由串并转换器3输出的并行信号c的电路。运算电路(MPU)5，是基于存储在存储器4中的并行信号来计算被测定信号a的脉宽(时间宽度)的电路。控制电路6，是控制存储器4，使存储器4不存储从串并转换器3输出的并行信号c中的以下并行信号的电路，该并行信号的全部的值均相同，且该值(例如，本次输出的并行信号的前头c₀₁)与上一次输出的并行信号的最后的值c₁₀相同。计数器7，是对时钟CL进行计数的电路，该时钟CL是对来自基准时钟产生源2的时钟信号进行1/n分频所得的时钟。

此处，作为时间宽度测定的一例，对测定2个脉冲信号之间的延迟时间的例子进行说明。本实施例中的输入电路1是输出具有相当于2个脉冲信号(INPUT1、INPUT2)之间的延迟时间(t_delay)(参照图2A)的脉宽的信号作为被测定信号的电路。具体而言，如图1所示，输入电路1包括2个比较器11a、11b；边缘选择器12，分别检测所述比较器11a、11b的输出边缘；触发电路13，输出具有与检测出的边缘间隔相当的时间宽度的脉冲信号。

此外，在本实施例中，虽然示例了用以测定延迟时间的输入电路1，但是通过适当地选择恰当的输入电路，如图2B～图2D所示，除了可以测定延迟时间以外，还可以测定上升时间(t_r)及下降时间(t_f)(图2B)、ON时间(t_on)、OFF时间(t_off)、占空比(占空比＝t_on/(t_on+t_off)×100(％))(图2C)、周期(T_period)、频率(F＝1/T_period)(图2D)。

基准时钟产生源2具有超高速的时钟频率(f_clock)。时间宽度测定的分解能力为该时钟频率(f_clock)的倒数。

此外，基准时钟产生源2的时钟频率(f_clock)可根据所需的分解能力来任意地决定。因此，例如为了获得1ns的分解能力，需要将基准时钟的时钟频率(f_clock)设为1GHz以上。例如在用于检查半导体元件的情况下，优选设为3GHz以上的时钟频率。

如图3所示，串并转换器3包括：采样部(采样单元)31，基于来自基准时钟产生源2的时钟信号对被测定信号进行采样，并输出数字信号；转换部(转换单元)32，对采样部31采样所得的数字信号进行串行/并行转换，输出n比特的并行信号。

图4A～图4D是对作为一例的n＝10的时间宽度测定装置内的信号处理进行说明的图，更具体而言是对串并转换器3中的信号处理进行说明的图。该图表示了以下情况，与来自基准时钟产生源2的时钟信号同步，对被测定信号a进行采样，对所获得的串行数字信号b进行串行/并行转换，将其转换成10比特的并行信号。

首先，由串并转换器3基于来自基准时钟产生源2的时钟信号对被测定信号a(图4A)进行采样。其结果，对应被测定信号a的状态(“H”或“L”)获得“1”(或者“H”，以下表示为“H”)或“0”(或者“L”，以下表示为“L”)的数字信号(参照图4B)。通过对该数字信号进行串行/并行转换，获得n比特(n＝10)的并行信号c(图4C)。

这些并行信号c被依次输入至存储器4以及控制电路6中。

另外，串并转换器3对来自基准时钟产生源2的时钟信号进行1/n分频，将与并行信号同步的时钟频率为f_clock/n的时钟信号CL供应至后段的电路，即，供应至存储器4、运算电路(MPU)5、控制电路6以及计数器7等。因此，串并转换器3后段的电路以比基准时钟产生源2所提供的时钟信号的时钟频率更慢的f_clock/n的时钟频率工作。

在本实施例中，计数器7通过对来自基准时钟源2的时钟信号进行1/n分频所得的时钟CL进行计数，实现对从串并转换器3输出的并行信号的个数d(参照图4D)进行计数。以此方式计数得出的并行信号的个数与并行信号相关联地存储在存储器4中。

控制电路6是使存储器4不存储从串并转换器3输出的并行信号中的以下并行信号的控制单元，该并行信号的全部的值均相同，且该值(例如，本次输出的并行信号的前头c₀₁)与上一次输出的并行信号的最后的值c₁₀相同。即，该控制电路6使存储器4存储具有从“H”变成“L”或从“L”变成“H”的转换点的并行信号，而使存储器4不存储出现在具有转换点的2个并行信号之间且全部的值均相同(即，仅包含“H”或“L”)的并行信号。

此处，关于“具有转换点的并行信号”，构成该并行信号的n比特中的一部分为1(“H”)其余部分为0(“L”)的情况毋庸置疑，即使当构成该并行信号的n比特全部为相同值时，该并行信号与该并行信号之前的并行信号之间存在转换点的情况仍符合“具有转换点的并行信号”。

在本实施例中，如图1所示，在以下四种情况下使存储器4存储本次的并行信号，该四种情况是：时间上相连续的2个并行信号中，前一次最末尾的比特为“H”且本次前头的比特为“L”的情况(STATE A)；前一次最末尾的比特为“L”且本次前头的比特为“H”的情况(STATE B)；本次的并行信号全部为非“H”的情况(STATE C)；本次的并行信号全部为非“L”的情况(STATE D)。

总之，仅在并行信号的变化处具有转换点的情况(上述STATE A以及STATE B)和在并行信号的中途具有转换点的情况下(上述STATE C以及STATE D)，使存储器4存储并行信号和至今为止的并行信号的个数，而使存储器4不存储出现在具有转换点的两个并行信号之间且全部的值均相同、即仅包含“H”或“L”的并行信号。

在本实施例中，如图1所示，控制电路6包括n比特的锁存电路61、检测电路62、63、OR电路64以及AND电路65。

锁存电路61根据经1/n分频所得的时钟CL来锁存从串并转换器3输入的并行信号c，将锁存后的并行信号c的最后的比特c₁₀输出至检测电路(第2检测单元)62。锁存电路61所锁存的并行信号c是同时从串并转换器3输出的并行信号c的前1个时钟(紧前)的并行信号。将前者即锁存电路61所锁存的并行信号c称为“上一次的并行信号c”，将后者即同时从串并转换器3输出的并行信号c称为“本次的并行信号c”。

检测电路(第2检测单元)62检测出从串并转换器3输入的本次的并行信号c前头的比特的值c₀₁、和从锁存电路61输入的上一次的并行信号c最后的比特的值c₁₀并不相同，将检测信号输出至OR电路64。即，该检测电路62检测STATE A以及STATE B。

检测STATE A的电路由NOT电路62a和AND电路62b所构成。AND电路62b将上一次的并行信号c最后的比特，和经NOT电路62a反转的本次的并行信号c前头的比特作为输入，在这2个输入均为“H”时输出“H”。从AND电路62b输出的“H”信号成为STATE A的检测信号。

检测STATE B的电路由NOT电路62c和AND电路62d所构成。AND电路62d将经NOT电路62c反转的上一次的并行信号c最后的比特，和本次的并行信号c前头的比特作为输入，在这两个输入均为“H”时输出“H”。从AND电路62d输出的“H”信号成为STATE B的检测信号。

检测电路(第一检测单元)63检测出从串并转换器3输入的本次的并行信号c全部的比特并非是相同值，将检测信号输出至OR电路64。即，该检测电路63检测STATE C以及STATE D。

检测STATE C的电路由AND电路63a和NOT电路63b所构成。AND电路63a将本次的并行信号c作为输入，在全部比特均为“H”时输出“H”，只要有1个“L”的比特，则输出“L”。NOT电路63b将从AND电路63a输入的信号予以反转并输出该信号。从该NOT电路63b输出的“H”信号成为STATE C的检测信号。

检测STATE D的电路由输入反转型AND电路63c和NOT电路63d所构成。输入反转型AND电路63c将本次的并行信号c作为输入，在全部比特均为“L”时输出“H”，只要有1个“H”的比特，则输出“L”。NOT电路63d将从输入反转型AND电路63c输入的信号进行反转并输出。从该NOT电路63d输出的“H”信号成为STATE D的检测信号。

OR电路(写入控制信号输出单元)64连接在检测电路62、63的后段，由检测电路62、63检测STATE A～D，从检测电路62、63中的至少一个电路输入检测信号(“H”)之后，将“H”的写入控制信号(使能信号)输出至AND电路65。在未从检测电路62、63输入检测信号的情况下，即，在全部的输入为“L”的情况下，输出“L”的写入控制信号。

AND电路65将OR电路64的输出和START端子的输出作为输入，在START端子被设为“H”电平而开始测定之后，将来自OR电路64的写入控制信号输出至存储器4的“WRITE ENABLE”端子。此外，该AND电路65由于与控制电路6的本质功能无关，所以其并非是本发明所必须的要素。

此外，此处所说明的控制电路6的结构仅为一例，也可由其他结构实现同样的功能。例如，将检测电路(第二检测单元)62设为检测出本次的并行信号c前头的比特的值c01、和上一次的并行信号c最后的比特的值c10相同的电路。另外，将检测电路(第一检测单元)63设为检测出本次的并行信号c全部的比特均为相同值的电路。而且，将OR电路(写入控制信号输出单元)64替换成AND电路，将NOT电路连接在该AND电路的后段，将AND电路的输出进行反转并输出至AND电路65。根据此种结构，可以实现与上述控制电路6相同的功能。另外，通过软件使MPU工作，由此也可以实现控制电路6的功能。

存储器4存储具有转换点的并行信号的同时，关联地存储至此为止由计数器7计数所得的并行信号的个数。该存储器4能够在向“WRITEENABLE”端子的写入控制信号“H”时，存储(写入)所输入的并行信号和并行信号的个数。

图5表示此种存储器4的数据结构的一例。在图5中，“c”栏表示并行信号，“d”栏表示测定开始(START)之后由串并转换器3输出的并行信号的个数。因此，该并行信号的个数，可以理解成表示测定开始之后的该并行信号的生成顺序。

例如，在通过串并转换器3输出图4C所示的并行信号c的情况下，如图5所示，并行信号c中，包含H/L的转换点的d＝第0个、第1个以及第3个并行信号与其个数d相关联地存储在存储器4中。另一方面，d＝第2个的并行信号全部的比特均为“L”，且其前后的d＝1的并行信号和d＝3的并行信号均包含转换点，因此，不存储在存储器4中。

针对具有如此转换点的并行信号，通过与测定开始(START)之后输出的并行信号的个数相关联地存储，可以计算出在具有转换点的2个并行信号之间出现的，且全部的值仅包含1或0的并行信号的个数。

例如，在图5所述的例子中，在d＝第1个并行信号之后，接着存储d＝第3个并行信号，d的值不连续。因此可知：在d＝第1个并行信号和d＝第3个并行信号之间，存在一个全部的值仅为0(“L”)的并行信号。

运算电路(MPU)5对存储在存储器4中的具有转换点的并行信号中所含的“H”的个数(x)进行计数。另外，基于与存储在存储器4中的并行信号的个数相关的信息d，对在具有转换点的2个并行信号之间出现的，且全部的值仅包含1或0的并行信号的个数(y)进行计数。

而且，运算电路(MPU)5根据已知的时钟频率(f_clock)和并行信号的长度(n比特)，通过以下的运算式计算并输出被测定信号中所含的脉冲的时间宽度T。

T＝(x+n·y)·(1/f_clock) … …式(1)

在本实施例中，对存在于从“L”变成“H”的转换点到接下来的从“H”变成“L”的转换点的“H”的个数(x)进行计数。当具有某转换点的并行信号和具有接下来的转换点的并行信号不一样时，即，当从转换点到下一个转换点出现多个并行信号时，对出现在具有转换点的2个并行信号之间的并行信号的个数(y)进行计数。

在图5的例子中，在d＝0的并行信号中有从“L”变成“H”的转换点，在d＝1的并行信号中有从“H”变成“L”的转换点。在此情况下，对2个并行信号的“H”的个数(x)进行计数，得到x＝8。另外，对出现在两个并行信号之间的并行信号的个数(y)进行计数，得到y＝0。

另外，在d＝3的并行信号中有从“L”变成“H”的转换点、和接下来的从“H”变成“L”的转换点。在此情况下，对d＝3的并行信号的“H”的个数(x)进行计数，得到x＝4，y为0。

此外，在本实施例中，运算电路(MPU)5对“H”进行计数的个数作为“x”，但根据条件的不同，还有对“L”进行计数的个数作为“x”的情况。

<将通信用FPGA使用在时间宽度测定装置中>

为了实现上述时间宽度测定装置，也可制成专用的集成电路(IC)用以测定时间宽度，基准时钟产生源2以及串并转换器3也可利用市售的用于通信的现场可编程门阵列(FPGA)。目前，3GHz的基准时钟产生源2的时钟频率已得到实用。今后，只要进一步实现包括串行接口的FPGA的高速化，则能够进一步提高时间宽度测定的分解能力。

以下，说明将通信用FPGA用在时间宽度测定中的情况。

所谓FPGA，是指集成有多个通用逻辑元件并可以由外部对该元件之间的布线信息进行设定的高集成逻辑电路。近年来，附加有超高速串行通信功能的FPGA也已有售。此种FPGA具有对串行数据进行串行/并行转换而将其转换成例如10比特左右的并行信号的功能，此种FPGA的结构如下：由串行通信功能部发送或接收作为串行数据的通信数据，而由FPGA的通用逻辑电路部对该并行信号进行处理。因此，例如即使在像光通信那样利用GHz频带的超高速通信中，也只要使用串行通信功能部就可以超高速地工作，由于FPGA的通用逻辑电路部进行并行信号处理，因此，只需串行通信功能部的十分之一以下的工作速度即可。

图6表示方框图表示包括超高速串行接口的通信用FPGA的一个结构例。在图6中，通信用FPGA包括相当于接收(Rx)总线的通信用FPGA接收信道100和FPGA构架200。

其中，通信用FPGA接收信道100包括级联的接收PMA(Rx physicalmedium attachment。以下称为“RxPMA”)110、接收PCS(Rx physical codingsublayer。以下称为“RxPCS”)120以及并行接口130。

此种包括超高速串行接口的通信用FPGA中，RxPMA110可用作本实施例所涉及的时间宽度测定装置中的串并转换器3。其余结构仅使信号通过，且在时间宽度测定中不具有特殊的作用，因此省略其说明。

此外，关于包括超高速串行接口的通信用FPGA本身，例如在“‘Cyclone IV Device Handbook，Volume2’，Altera Corp.，November 2009”等中有详细说明。

RxPMA110包括CDR(Clock Data Recovery)部111和串并转换部112。所述CDR部111和串并转换部112分别作为本实施例所涉及的基准时钟产生源2和串并转换器3而发挥功能。

对于所谓的超高速串行通信而言，在数据发送侧将时钟重叠至数据上后发送数据，在接受侧将数据和时钟予以分离。CDR部111是用以在接收侧确立时钟的电路。该CDR部111可以选择将串行通信的数据读入时钟源作为FPGA的内部时钟，或作为由接收信号重新形成的外部时钟。在用作时间宽度测定装置的情况下，选择内部时钟。

串并转换部112具有以下功能，即按照一定的比特位(例如10比特或18比特)将串行数据转换成并行信号，并传输至后段的通用逻辑电路部。由于转换成了并行信号，因此可以减小传输数据速度达并行化比特位的量，后段电路的工作速度减慢该量即可。

例如，即使串行数据的传输速度为3GHz，在该串并转换部112中将所述串行数据转换成18比特的并行信号之后，后段电路的工作速度为166MHz。该速度对于目前的FPGA的通用逻辑电路而言是十分宽裕的速度。

<本实施例所涉及的时间宽度测量装置的工作>

具有图1所示的结构的本实施例所涉及的时间宽度测定装置的工作如下所述。

首先，当如图2A所示的2个脉冲信号分别输入至输入电路1的2个输入端子(INPUT1、INPUT2)后，得到具有与该输入脉冲信号之间的延迟时间相对应的脉宽的被测定信号a(参照图4A)。该被测定信号a输入至串并转换器3的串行输入端子(SERIAL INPUT)。

在串并转换器3的采样部31中，基于来自基准时钟产生源2的时钟信号对被测定信号a进行采样。此时的采样频率与基准时钟产生源2的时钟频率(fclock)相等。其结果，对应于被测定信号a的状态(“H”或“L”。图4A)得到“1”(或“H”)或者“0”(或“L”)的数字信号。该数字信号是与来自基准时钟产生源2的时钟信号同步的串行信号(参照图4B)。由串并转换器3的转换部32对该串行数字信号进行串行/并行转换，输出n比特的并行信号(图4C)。

该并行信号c输入至存储器4的“DATA IN”端子，但直至START端子达到“H”电平才将该并行信号c写入至存储器4。

在START端子达到“H”电平并开始测定之后，对应于控制电路6的输出，将写入控制信号施加至存储器4的“WRITE ENABLE”端子，仅将具有转换点的并行信号存储至存储器4中。此时，从测定开始到该并行信号为止所生成的并行信号的个数(该并行信号的生成顺序)与该并行信号相关联地被存储(参照图5)。

运算电路(MPU)5对存储器4中所存储的并行信号进行分析，若存在1对(2个)具有转换点的并行信号，则如上所述，对具有转换点的并行信号中所含的1(“H”)的个数(x)，和出现在所述具有转换点的2个并行信号之间的并行信号的个数(y)进行计数，根据已知的时钟频率(f_clock)和并行信号的长度(n比特)，通过式(1)计算并输出被测定信号中所含的脉冲的时间宽度T。

这样，可以测定被测定信号的脉宽。

在本实施例中，基于具有已知的时钟频率的时钟信号，将对被测定信号进行采样所得的数字信号进行串行/并行转换，转换成并行信号，基于该并行信号计算出被测定信号中所含的时间宽度。因此，可以提高用于采样的时钟频率，另一方面，可以使基于并行信号计算出时间宽度的存储器4及运算电路(MPU)5的时钟频率低于采样的时钟频率。即，与采样和串行/并行转换相关的基准时钟产生源2及串并转换器3与其后段的关于时间宽度计算的运算电路(MPU)5相比，可以实现超高速化，因此，通过提高用于采样的时钟频率，可以提高时间宽度测定中的分解能力。而且，由于对被测定信号进行采样所得的数字信号进行串行/并行转换得到并行信号，因此能够以基准时钟产生源2的时钟频率的1/n的时钟CL来进行计数等处理。

另外，在本实施例中，设置控制电路6，使存储器4存储具有从1变成0或从0变成1的转换点的并行信号，另一方面，使存储器4不存储出现在具有转换点的2个并行信号之间且全部的值均相同(即，仅包含1(“H”)或0(“L”))的并行信号。进一步地，相关联地存储从串并转换器3输出的并行信号的个数和具有1与0的转换点的并行信号。通过具备这种结构，与将全部的并行信号存储至存储器4中来进行处理的情况相比，可以使数据处理的速度更快。

此外，现有技术还存在以下问题：用于测定片段时间的时间/电压转换电路等昂贵，而且需要安装这些电路部件的安装空间，但对于本实施例而言，因为无需时间/电压转换电路，所以可以降低时间宽度测定装置的成本，可以节省空间，并可以实现小型化。

此外，在本实施例中，虽然示例了控制电路6使存储器4不存储不具有1与0的转换点的并行信号的例子，但是也可以使存储器4存储包含此种并行信号的全部的并行信号。在此情况下，首先，使控制电路6作为判别单元而发挥功能，该判别单元判别从串并转换器3输出的并行信号c中，除了“全部的比特的值均相同，且该值与在并行信号c₂之前刚从串并转换器3输出的并行信号c₁最后的比特的值相同的并行信号c₂”之外的“具有1与0的转换点的并行信号c₃”。接着，使存储器4存储此种并行信号c₃，由计数器7对如上所述的并行信号c₃时的并行信号的个数进行计数，以及表示并行信号c₃的曲线图。运算电路(MPU)5通过参照曲线图，可以从存储器4中发现具有1与0的转换点的并行信号c₃，因此，针对该并行信号c₃，可以通过使用了式(1)的上述方法来计算被测定信号中所含的时间宽度。

本发明可以用在伴随有时间宽度测量的检查或评估等中。

Claims

1.一种时间宽度测定装置，其特征在于，包括：

基准时钟产生单元(2)，以已知的时钟频率产生时钟信号；和

2.根据权利要求1所述的时间宽度测定装置，其特征在于，还包括：

计数单元(7)，从所述转换单元(32)输出的所述并行信号的个数进行计数；和

控制单元(6)，使所述存储单元(4)不存储从所述转换单元(32)输出的并行信号中的以下并行信号，该并行信号的全部的比特的值均相同，且该值与在所述并行信号之前刚从所述转换单元(32)输出的并行信号最后的比特的值相同；其中，

所述存储单元(4)存储从所述转换单元(32)输出的所述并行信号的个数、和具有1与0的转换点的并行信号；

所述计算单元(5)根据从所述转换单元(32)输出的所述并行信号的个数、从具有所述转换点的所述并行信号中计数得出的1或0的个数、所述时钟频率以及所述并行信号的长度，算出所述被测定信号中所含的时间宽度。

3.根据权利要求2所述的时间宽度测定装置，其特征在于，

所述控制单元包括：

第一检测单元(63)，检测出所述并行信号的全部比特不为同一值的信号，并输出该检测信号；和

第二检测单元(62)，检测出所述并行信号前头的比特的值与在所述并行信号之前刚从所述转换单元(32)输出的并行信号最后的比特的值不为同一值的信号，并输出该检测信号；和

写入控制信号输出单元(64)，当从所述第一检测单元(63)及所述第二检测单元(62)中的至少一方输出所述检测信号时，输出可写入到所述存储单元(4)的写入控制信号。

4.根据权利要求1所述的时间宽度测定装置，其特征在于，还包括：

计数单元(7)，对从所述转换单元(32)输出的所述并行信号的个数进行计数；和

判别单元(6)，判别从所述转换单元(32)输出的并行信号中，除了以下并行信号之外的具有1与0的转换点的并行信号，所述并行信号为全部的比特的值均相同，且该值与在所述并行信号之前刚从所述转换单元(32)输出的并行信号最后的比特的值相同；其中，

所述计算单元(5)根据所述计数单元对具有所述转换点的所述并行信号进行计数时的所述并行信号的个数、从具有所述转换点的所述并行信号中计数得出的1或0的个数、所述时钟频率以及所述并行信号的长度，算出所述被测定信号中所含的时间宽度。