CN113811779A - 用于测定信号中边沿的时间点的方法和评估单元 - Google Patents

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Abstract

本发明涉及一种用于测定信号(132)中的边沿(200)的时间点的方法(700)，其中所述方法(700)具有读取所述信号(132)和基本时钟(210)的步骤(710)，所述基本时钟用于运行用以评估所述边沿(200)的时间点的数字评估单元(125)。另外，所述方法(700)还包括生成步骤(720)，用于使用SERDES单元(300)的解串器(310)生成代表所述信号(132)的数据字(220)，其中所述数据字(220)具有多个比特，并且其中所述SERDES单元(300)还被加载用于所述信号(132)的采样的采样时钟(205)，所述采样时钟高于所述基本时钟(210)，其中所述采样时钟(205)的一个边沿或两个边沿用于对所述信号(132)进行采样。最后，所述方法(700)包括测定步骤(730)，用于使用所述评估单元(125)中的所述数据字(220)和所述基本时钟(210)对所述信号(132)中的所述边沿(200)的时间点进行测定。

Description

用于测定信号中边沿的时间点的方法和评估单元
本那明涉及一种方法和一种评估单元，用于测定信号中边沿的时间点。特别地，此处提出的方案可用于测量传输时间，例如在交通监控系统的激光脉冲传输时间的检测方面。
在传统的传输时间测量系统中，对输入信号通常使用既有的(慢速)系统时钟进行采样。此外可以设想使用一个单独的计时电路进行计时。计时电路例如可以作为一个附加电路(IC)来实现，该电路可以非常精确地确定输入信号电平变化的时间点。
使用系统时钟进行采样导致时间分辨率低。可以设想大幅增强系统时钟，但这在可编程数字电路中会带来相当大的缺点，如显著延长的布局和布线时间、使用具有更高功耗和更高电流消耗的IC，或者可能无法实现。
计时电路的缺点在于其通道数量少，会造成额外的成本并且电路中需要额外的电流和空间。计时电路在限定的时间内只能评估少量边沿，而且还需要定期进行校准。在可编程电路中，有使用内部传输时间元件来计时的实现方式。通过内部传输时间元件的实现方式由于输入信号多而需要大量资源。这种实现方式导致实现结果差别巨大以及显著的微分和积分非线性。将该实施方式移植到其他数字电路上耗费巨大。需要在最底层技术上进行设计描述，具有众多的综合和实施规定，即所谓的约束。所描述的方法非常复杂并且维护工作量大。
US 8 098 787B1和US 2013/0341518 A1公开了一种用于测定信号中边沿的时间点的方法。在此，该方法具有读取信号和基本时钟的步骤，该基本时钟用于运行用以评估边沿时间点的数字评估单元。此外，该方法还具有使用SERDES单元的解串器生成代表信号的数据字的步骤，其中该数据字具有多个比特，并且其中SERDES单元还被加载用于信号采样的采样时钟，该采样时钟高于基本时钟，其中采样时钟的一个或两个边沿用于对信号进行采样。最后，使用数字评估单元中的数据字和基本时钟对信号中边沿的时间点进行测定。
在这种背景下，本发明通过所提出的方案创造了改进对信号中边沿的时间点的测定的可能性。
因此，本发明提出了一种用于测量信号中边沿的时间点的方法，其中该方法具有以下步骤：
-读取信号和基本时钟，该基本时钟用于运行用以评估边沿时间点的数字评估单元；
-使用SERDES单元的解串器生成代表信号的数据字，其中该数据字具有多个比特，并且其中SERDES单元还被加载用于信号采样的采样时钟，该采样时钟高于基本时钟，其中采样时钟的一个或两个边沿用于采样信号；以及
-使用评估单元中的数据字和基本时钟对信号中边沿的时间点进行测定。
信号中边沿的时间点例如可以理解为信号中的电平变化或信号跳变的时间点。这样的边沿例如可以表示预期信号的到来，从而该边沿的时间点可用于评估信号的传输时间。解串器例如可以理解为一个组件，借助该组件对单一信号线上的信号进行时间采样，并将所获得的采样值各自保存或存储在并行输出的数据字的一个块中。SERDES单元可以理解为一个组件，该组件设计用于在单一数据线上传输数据字，其中数据字的各个组成部分被并行读取、并行-串行转换并通过数据线串行传输，然后再次串行-并行转换，以便提供作为接收的数据字。在这种情况下，这样的SERDES单元按照采样时钟工作，该采样时钟大于用于运行电子电路的系统时钟/基本时钟，以便能够将信号的采样值存储在待提供的数据字的比特中，并从中测定要通过数据线串行传输的值。测定步骤此外也可以例如使用采样时钟执行。
此处提出的方案基于这样的认知，即通常现有可用的SERDES单元或这些单元的组件正巧可以用来非常精确地测定信号中边沿的时间点。在这种情况下利用了这样一个事实，即此类SERDES单元使用高采样率，该采样率通常高于用于运行电子电路或评估单元的系统时钟或基本时钟，从而信号边沿的到达时间点的时间分辨率可以明显超过使用基本时钟时的最大时间分辨率。具体而言，在这种情况下数据或信号线上携带的信号被送入解串器的输入端，解串器现在从该信号中生成对应的n比特数据字。在这种情况下，该信号可以作为数字信号存在。在出现电平变化或信号跳变作为该信号中的边沿时，其中例如由于边沿的到来，信号的状态从逻辑值0(“低”)变为逻辑值1(“高”)，在采样时钟和数据字已知的情况下，可以通过确定在数据字的哪个位置上识别到状态或信号电平的变化或跳变，测定信号中这种变化、跳变或边沿的时间点，其中该数据字中的每个位置对应于采样时钟的一个周期或循环。另外还可以设想使用两个边沿，此处为采样时钟的两个边沿，即开始和结束边沿。由此，通过确定基本时钟的周期或循环，以及在信号中出现边沿、跳变或电平变化时还通过确定采样时钟的周期或循环，可以对信号中出现边沿的时间点进行非常精确的测量。同时，这样的可能性在技术上可以通过使用已知的SERDES单元的组件非常容易地实现，特别是例如在FPGA或ASIC等数字电路中也是如此。
根据本发明，在生成代表信号的第二数据字的步骤中，使用第二SERDES单元的解串器生成该第二数据字，其中该第二数据字具有多个比特，特别是其中采样时钟的两个边沿均用于信号采样，其中第二SERDES单元被加载相对于采样时钟移位一个预定相位角的第二采样时钟用于信号采样，特别是其中第二采样时钟相对于采样时钟移位一个90度的相位角，并且其中在测定时间点的步骤中，另外使用第二数据字进行测定。例如，在这种情况下，可以将相同的信号并行送入SERDES单元的解串器和第二SERDES单元的解串器。这种实施方式的优点是使得再次提高信号中边沿的到达时间点的确定精度成为可能，因为通过使用(第一)SERDES单元中的采样时钟和使用第二SERDES单元中的相移位的第二采样时钟，可以测定信号中边沿的出现时间点，该时间点位于采样时钟的周期时间内，因为这样的边沿出现时间点可以由第二SERDES单元的解串器非常精确地检测出。
根据本发明，在测定步骤中，数据字和第二数据字的值特别地以交替形式结合成总字的值，其中还使用该总字测定时间点。此处提出的方案的这种实施方式的优点在于，通过使用相移位采样时钟采样的信号值可以在总字的不同位置上以非常高的精度确定信号中所测定或所测得的边沿时间点。
另外，此处提出的方案的一种实施方式是有利的，其中在SERDES单元被加载采样时钟之前，采样时钟与基本时钟在生成步骤中进行同步，特别是其中采样时钟和基本时钟来源于由时钟发生器提供的信号。此处提出的方案的这种实施方式的优点在于时间点的测定特别简单，因为采样时钟的周期开始与基本时钟的周期开始相吻合，从而信号中边沿到达的时间点可以通过基本时钟的周期时间的简单相加来测定，并取决于采样时钟的一个或多个周期时间内的数据字中的信息。
根据此处提出的方案的另一种实施方式，在生成步骤中还可以使用另一SERDES单元的解串器生成代表信号的另一数据字，其中该另一数据字具有多个比特，并且其中另一SERDES单元还被加载另一个采样时钟用于信号采样，该采样时钟高于基本时钟并且其中SERDES单元和另一SERDES单元各自对信号中电平变化的不同符号敏感。在这种情况下，在测定步骤中可以使用评估单元中的另一数据字和基本时钟来测定信号中边沿的时间点，以便测量信号中边沿的时间点。该采样时钟例如可以用作另一个采样时钟。例如，SERDES单元可以对信号中的上升沿或上升电平变化敏感，而另一SERDES单元则对信号中的下降沿或下降电平变化敏感。信号例如可以并行地被送入SERDES单元和另一SERDES单元。此处提出的方案的这种实施方式的优点在于，进一步提高了信号中边沿的时间点的确定精度，因为现在可以检测信号中多个可能出现的电平变化。
另外，还可设想此处提出的方案的一种实施方式，其中在生成步骤中，另一SERDES单元被设计成输出另一数据字，该数据字具有与第一SERDES单元的数据字的比特数不同的比特数。此处提出的方案的这种实施方式提供了在信号中边沿的时间点的确定精度方面的灵活性，其中根据评估要求而定，信号中的上升沿或上升电平变化例如可以采用不同于下降沿或下降电平变化的精度进行检测。
此外，根据另一种实施方式，在生成步骤中可以使用具有多个比特的附加SERDES单元生成代表信号的附加数据字，其中该附加SERDES单元被加载相对于采样时钟移位一个预定相位角的附加采样时钟，用于信号采样，特别是其中该附加采样时钟相对于采样时钟移位了一个90度的相位角，并且其中在测定步骤中还使用附加数据字对时间点进行测定。例如第二采样时钟可以用作附加采样时钟。信号例如可以并行地被送入另一SERDES单元和附加SERDES单元。通过这种实施方式，也能够以非常高的精度测定边沿到达的时间点或电平变化的时间点，特别是在测定下降沿的时间点时。
此处提出的方案的一种实施方式特别有利，其中在读取步骤中，信号在被送入至少一个SERDES单元之前被延迟，特别是被可调节地延迟。这种实施方式的优点在于，可以根据SERDES单元所使用的技术和/或环境影响来延迟信号，从而使对信号中的边沿或电平变化的时间点的确定能够达到尽可能高的精度。
在一种特别有利的实施方式中，可以实现一种用于确定测试信号的传输时间和/或脉冲宽度的方法，其中待发出的测试信号的上升沿和/或下降沿的一个时间点和/或多个时间点和/或被接收的测试信号的上升沿和/或下降沿的一个时间点和/或多个时间点使用此处提出的用于测定信号中边沿的时间点的方法的一种变体的步骤进行测量，其中另外在确定步骤中使用上升沿和/或下降沿的时间点确定传输时间。这种实施方式的优点在于对信号传输时间的确定非常精确，特别是当传输时间的评估需要用作行政罚款或刑事诉讼程序中的测量基础，或用作电磁信号在各种介质，如空气或液体中的计时时。
在这种情况下，可特别关注此处提出的方案的一种实施方式，其中交通监控设备的激光脉冲的传输时间被确定作为测试信号。这种实施方式的优点在于，使用此处提出的方案可以足够精确地识别以光速飞行的激光脉冲的非常短暂的传输时间，以便以此为基础在交通监控领域实现合法的测量。
此处提出的方案另外还提供一种评估单元，该评估单元被设计成用于在对应的装置中执行、控制或实施此处所提出的方法的变体的步骤。通过本发明的这种评估单元形式的实施变体，也可以快速且高效地完成本发明的基本任务。
为此，评估单元可以具有至少一个用于处理信号或数据的计算单元、至少一个用于存储信号或数据的存储单元、至少一个用于传感器或执行器的接口，用于从传感器读取传感器信号或用于向至少一个通信接口输出数据或控制信号，以读取或输出嵌入通信协议中的数据。该计算单元例如可以是信号处理器、微控制器等，其中该存储单元可以是闪存、EEPROM或磁性存储单元。通信接口可以构造成用于无线地和/或有线地读取或输出数据，其中能够读取或输出有线数据的通信接口可以将这些数据例如电地或光学地从对应的数据传输线读取或输出到对应的数据传输线中。
评估单元在此可以理解为一种电气设备，该电气设备处理传感器信号并且根据该传感器信号输出控制信号和/或数据信号。评估单元可以具有接口，该接口可以按照硬件和/或按照软件来设计。在按照硬件的设计方案中，接口例如可以是所谓的FPGA或系统ASIC的一部分，其包含评估单元的各项功能。然而也可行的是，接口是自身的集成电路或者至少部分地由分立的元件构成。在按照软件的设计方案中，接口可以是软件模块，这些软件模块例如与其他软件模块一起存在于微控制器上。
根据此处提出的方案的一种有利的实施方式，评估单元可以被设计成数字集成电路，特别是设计成可配置的数字集成电路。这种实施方式的优点在于，能够使用广泛可用的组件来实现此处提出的方案，并以技术上简单的手段对应地集中这些组件。同时，这种实施方式通常运转起来非常快速，因此可以很好地用作硬件基础，以实施此处提出的方案。
另外，还可以设想此处提出的方案的一种实施方式，其中设置至少一个时钟输入接口，以便从评估单元外部向评估单元送入基本时钟和/或采样时钟。这种实施方式的优点在于，为了使用一个或多个不同的时钟，可以使用外部时钟源，该外部时钟源例如在抖动或提供高时钟频率方面具有很高的精度，这是例如在集成在对应电路中的时钟发生器中可能无法充分提供的。
具有程序代码的计算机程序产品或计算机程序也是有利的，该程序代码可以存储在机器可读的载体或存储介质如半导体存储器、硬盘存储器或光学存储器上并且用于执行、实现和/或控制根据上述实施方式中的一项所述的方法的步骤，特别是当该程序产品或程序在计算机或评估单元上执行时。
下面参照附图示例性地说明此处提出的方案的有利的实施例。其中：
图1示出正利用根据一种实施例的评估单元测量车辆速度的交通监控设备的示意图；
图2示出具有多条信号曲线的线图，以解释此处提出的方案的基本工作原理；
图3示出根据一种实施例的用于计时的、极简形式的评估单元的基本结构框图；
图4示出根据一种实施例使用两个SERDES单元的评估单元的变体的框图；
图5示出具有多条信号曲线的线图，以解释根据图4的评估单元的基本工作原理；
图6示出根据一种实施例的用于计时的、扩展形式的评估单元的基本结构框图；以及
图7示出此处提出的方案作为用于测量信号中边沿的时间点的方法的一种实施例的流程图。
图1示出正在测量车辆105的速度的交通监控设备100的示意图。交通监控设备100例如被构造成激光枪，该激光枪可以由警察用于监控违反某路段最大允许速度的情况。现在，为了测定车辆105超过了最大允许速度，交通监控设备100中的触发单元110可以向激光单元120和评估单元125输出启动信号115，以控制激光单元120输出激光脉冲130，并向评估单元提供关于激光脉冲130发射的信息。激光单元120例如包括未在图1中展示的激光二极管，该激光二极管产生激光脉冲130并向车辆105方向发射。同时，在评估单元125内可以识别到启动信号的接收时间点并启动计时。在车辆105的表面，激光脉冲130被反射，在交通监控设备100的激光单元130中作为反射的激光脉冲130'再次被接收，并且使用未在图1中明确展示的激光传感器转换成接收信号132，该接收信号现在同样被送入评估单元125。根据启动信号115和接收信号132，现在可以在评估单元125中测定激光脉冲130从由激光单元120发射出到反射的激光脉冲130’被接收的传输时间，在光速已知时，该传输时间可以用来测定车辆105与交通监控设备100之间的距离。为了这样的传输时间测量，测量信号130'的到达时间，其中首先在读取接口135中读取代表反射的激光脉冲的接收信号132(为了简单起见，在以下实施方式中将其简称为信号)，以及从时钟发生器140读取用于运行用以评估边沿时间点的数字评估单元的基本时钟。从信号132读取的信息然后生成单元145利用，用于使用SERDES单元的解串器生成代表信号132的数据字，其中该数据字具有多个比特，并且其中SERDES单元还被加载用于信号采样的、高于基本时钟的采样时钟。最后，在生成单元145中生成的值或数据字被送入测定单元150，用于使用评估单元中的数据字和基本时钟来测定信号132中的边沿的时间点，以便测量信号132中的边沿的时间点。为了测量车辆105的当前速度，连续重复上述步骤多次，从而通过相应地测定车辆105与交通监控设备100之间的距离，在已知测量之间的间隔时间的情况下，可以倒推计算出车辆105的速度。
现在，为了能够通过交通监控设备100非常精确地测量车辆105的速度，需要精确测定交通监控设备100与车辆105之间的距离。这一点特别是因为交通监控设备100的测量通常用于在发现超速违规行为时处以罚款或启动刑事诉讼程序，由此对其法律有效性提出了很高的要求。因此，应特别关注对接收信号132的到达时间点的测量，在以光速行进的传输时间很长的情况下，由于交通监控设备100与车辆105之间的距离通常很短，该时间点非常重要。如开头所述，一些方案在实施的简单性或较高的实现成本方面存在问题，这些问题通过此处提出的方法得以减少或解决。
因此，为了对信号中出现的边沿或信号跳变进行时间评估，可以使用至少一个SERDES单元，或者更准确地说这种SERDES单元的解串器，就像例如FPGA为了在一个组件上的两个电路之间进行快速数据传输所具有的SERDES单元或解串器。这些单元将输出的数据流由并行数据转换为串行数据(SERrialiser，串行器)，并将输入的数据流由串行数据转换为并行数据(DESserialiser，解串器)，单元的名称，即SER(串行器)/DES(解串器)单元也由此而来。
作为输入端的SERDES单元是利用快速时钟(采样时钟)对串行输入信号进行采样的移位寄存器。移位寄存器的内容以较慢的时钟(基本时钟)并行输出。作为输出端的SERDES单元是以慢速时钟并行加载，并且其数据之后与快速时钟同步的移位寄存器。转换可以在普通的FPGA技术中以1:4至1:14比特的比例进行。1:4意味着四个并行比特被转换为一个串行线，或者反过来。转换成串行数据时，并行数据的频率根据转换比例进行倍乘。为了使串行和并行数据之间的时钟比率再次翻倍，可以使用快速时钟的两个边沿对串行数据流进行输出或采样。使用所谓的双倍数据速率触发器(DoubleDataRate-FlipFlop，DDR-FF)。
在评估单元，如图1中的评估单元125中，可以在一个电路或FPGA中测量两个脉冲之间的时间和信号上的脉冲宽度。对于此处描述的前一种情况，脉冲为正。在这种情况下，脉冲信号或对应于接收信号132的信号首先被数字化(例如在FPGA中)。为此，SERDES单元被用作解串器。它将串行输入信号转换成多比特数值并且从而为输入移位寄存器链的内容提供并行数据的慢时钟。
图2示出具有多条信号曲线的线图，以解释此处提出的方案的基本工作原理。在此背景下，图2示出解串比例为1:4时的信号变化。图2中展示了一条信号曲线，其中当接收信号132到达时出现了信号跳变或边沿200，其中该信号跳变或边沿200在值为“低”或逻辑值0时对应于尚未到达的反射的激光脉冲130'，而当反射的激光脉冲130'到达激光单元120时，该信号的值跳变为“高”或逻辑值1。为简单起见，下面用附图标号132标记对应于反射的激光脉冲130'的信号本身。在图2中的信号曲线下部展示的局部图中绘出了(快速)采样时钟205，而在其下方的另一个局部图中示出了电子电路的基本时钟210。在图2最下方的局部图中展示了当SERDES单元或SERDES单元的解串器被加载信号132、采样时钟205和基本时钟后所得到的数据字序列。在这种情况下，从数据字220中可以看出，当逻辑值0被加载到解串器的(串行)输入端时，该逻辑值0被采样时钟采样，并且对于信号132的每个采样值，都有对应的逻辑值0被存储在数据字220中的相应位置。由于采样时钟对应于基本时钟的4倍，解串器的设计是按照输出4比特宽的数据字来选择的，其中数据字的长度在此只是示例性地选择的，SERDES单元或SERDES单元的解串器也可以输出其他长度的数据字220，其中然后也可选择采样时钟205与基本时钟210之间的对应比例。从最下方的局部图的图示中还可以看出，在基本时钟210的前两个周期中，没有检测到信号132的信号跳变，从而数据字220各自具有值“0000”和“0000”。
在基本时钟210的第三周期中，从图1的最上方的局部图中可以看出信号132的电平变化，该电平变化被SERDES单元的解串器识别到。在这种情况下，在以采样时钟205对信号132采样时，在基本时钟210的第三周期中，采样时钟205的第二和第三周期之间从逻辑值0到逻辑值1的信号跳变或边沿200被SERDES单元的解串器探测到，从而在基本时钟210的第三周期中，在SERDES单元的解串器进行串行-并行转换成4比特数据字220时，输出字“0011”。在随后的基本时钟210中，相反地当以采样时钟205对信号132进行采样时，不再识别到信号跳变，从而代表信号132在采样时钟205的每个循环的值的值被各自写入数据字220的相应位置，从而在这些时间点输出数据字“1111”。在评估信号132中的信号跳变的时间点时，由此可以使用采样时钟205或采样时钟205的周期、基本时钟210或基本时钟210的周期以及相应的数据字220，以便能够非常精确地检测信号132中的信号跳变的时间点；至少比单独使用基本时钟210所能达到的要精确得多。
由此对并行输出数据或数据字220就电平变化进行检查，以便识别信号132中的边沿。并行数据中的电平变化的位置包含时间信息。可以对该时间信息进行评估。借助一个粗计数器，该粗计数器按照并行数据的基本时钟210的慢速时钟工作并且在基本时钟210的周期时间已知的情况下对基本时钟210的周期进行计数，可以确定电平变化到达的时间点。同时，然而采样时钟205的周期时间也应该是已知的，因为该周期时间应被用于通过数据字220中信号值改变的位置来测定在基本时钟210的一个周期时间内的边沿200的时间点。
图3示出用于计时的、极简形式的评估单元125的基本结构框图。在这种情况下，信号132、采样时钟205以及基本时钟210被送入SERDES单元300，特别是SERDES单元300的解串器310，该解串器然后测定数据字220并将其送入边沿评估单元320，基本时钟210同样被送入该单元。在边沿评估单元320中，现在识别到信号132中包含如图2所示的信号跳变或边沿200，从而数据字220可以被传输至时间测定单元330，在该单元中，在考虑到粗计数器340中所测定的基本时钟流逝的周期数的情况下以及根据数据字220中的值改变的位置，可以测定信号132中的边沿200到达的或信号跳变的时间信息或时间点350。在这种情况下，评估单元125的时间分辨率对应于采样时钟205的周期时间。
对于每一个边沿200，借助SERDES单元300或SERDES单元300的解串器310、边沿评估单元320(共同形成一个通道360)以及粗计数器340对信号132中的边沿200的到达时间点350进行测定。边沿评估单元320的输出端与粗计数器340共同生成输入数据，用于测定具有快速时钟或采样时钟205的时间分辨率的时间信息，该时间信息例如与慢速时钟或基本时钟210同步。
为了提高时间分辨率，在另一种实施例中SERDES单元300或SERDES单元300的解串器310可以按照采样时钟205的两个边沿工作，从而评估单元125的时间分辨率翻倍。数据字220的位宽也因此而翻倍。
为了提高分辨率，在另一种实施例中，每个输入信号132可以使用两个SERDES单元或其解串器。第二SERDES单元或其解串器按照移位90°的快速时钟，即采样时钟205运行。第二SERDES单元的慢时钟(即基本时钟210)例如根据解串比例(1:n→90°/n)移位。通过这种结构，当SERDES单元按照相应采样时钟的两个边沿工作时，评估单元125可能达到的时间分辨率再次翻倍。
图4示出了在使用两个SERDES单元，即SERDES单元300和第二SERDES单元400的情况下评估单元125的这种变体的框图，其中每个单元各自被加载信号132(在一个并行的信号馈送中)。更准确地说，第二SERDES单元400的第二解串器410被加载了信号132。在这种情况下，第二SERDES单元410的结构和电路可以对应于SERDES单元300的结构和电路。第二SERDES单元400或第二SERDES单元400的解串器410然后提供第二数据字420，该第二数据字(与解串器310提供的数据字220一起)被送入组合单元430，该组合单元实现边沿评估单元320以及时间测定单元330的功能，从而输出与所测定的时间点350相对应的信息。为了提高信号132中的边沿200的时间点检测的时间分辨率，第二SERDES单元400或第二SERDES单元400的第二解串器410被加载相对于采样时钟205相位偏移的第二采样时钟440。以此使得能够以这样的时间分辨率来检测信号跳变或边沿200，即该时间分辨率高于仅通过采样时钟205在只使用采样时钟205中的上升和下降时钟边沿的情况下所能达到的时间分辨率。例如，第二采样时钟440可相对于采样时钟205相移位90°。第二SERDES单元400或第二解串器410也可以加载相对于基本时钟210相移位的第二基本时钟450，以便输出第二数据字420。与之相反，组合单元430中的时间评估结果例如按无移位的慢速时钟，即基本时钟210同步。通过如此将(测量)通道360更改为扩展(测量)通道460，由此可以实现信号132中出现的信号跳变或边沿200的时间点的分辨率的显著提高(翻倍)。
另外，根据一种可选的实施例，数据字220和/或第二数据字420在被送入组合单元430之前，也可(各)借助与基本时钟210同步的D触发器(DFF)进行缓存。由此可以确保数据字220和420同时到达组合单元430，从而可以避免在组合单元上或在组合单元中在数据线上出现未定义的状态。
此外，可以借助延迟元件370、470，如Xilinx的IDELAY2单元，在相关SERDES单元300、400的解串器310、410被加载之前，为每个输入信号或信号132单独设置皮秒范围的时间延迟。信号132'和132”产生，其与信号132的不同之处在于，它们在时间上被单独延迟。通过信号132的单独延迟，评估单元125上的信号132的输入与解串器310、410的采样点之间基于技术原因和/或环境原因的不同延迟得到补偿。在所使用的所有解串器310、410上对信号132进行最大程度的等时采样成为可能，这使得评估单元125和测定的时间点350的微分和积分非线性最小化。系统在信号132的上升沿或下降沿的不同行为可以通过单独可调的延迟元件370、470来修正，这些延迟元件针对信号132的上升、下降或两个边沿进行了优化。与优化信号132的切换边沿相比，对信号的两个边沿的优化修正可能会造成评估单元125的更高的不准确性(微分或积分非线性)。在对信号132的切换边沿进行修正优化时，评估单元125的信号132的另一个边沿的测量精度(微分或积分非线性)可能会显著降低。
根据图4中所示的系统结构，由此产生的并行输出数据或数据字220或420被DFF延迟一个慢速0°时钟，因为移位的SERDES单元400的并行输出数据420与未移位的时钟(基本时钟210)同步。这个结构可以不断翻倍，以实现评估单元125的更高的时间分辨率。但是在(FPGA)技术上有限制参数。例如应注意的是，所使用的所有时钟尽可能都在一个时钟发生器中产生，从而使所有时钟内的抖动一致。另外，时钟发生器应使得不同的输出时钟上对应细粒度的相移位成为可能。常见的FPGA技术例如可提供具有最多八个时钟输出端的时钟发生器。也存在通过一个外部时钟发生器产生时钟的可能性。这时应该非常密切地注意电路板上和FPGA中时钟的分布和传输时间。
例如，为此不仅采样时钟205而且基本时钟210都可由未在图4示出的、评估单元125外部的时钟发生器(例如，图1中的时钟发生器140)产生，并且基本时钟210源于采样时钟。也可以在时钟发生器中进行例如相移位，以获得第二采样时钟440或第二基本时钟450。替代性地，这种相移位的时钟的提供也可以通过相应地设计的相移位元件在评估单元125内部进行。
每增加一个SERDES单元，在FPGA上例如就需要增加一个输入引脚。每个输入引脚的开关阈值是独立的，即每个输入引脚在不同的输入电压电平上，因此也是在不同的时间点针对上升沿或下降沿进行开关。由此系统的微分非线性变得更不准确。不再有时间信息的均匀分布。这个问题可以，如之前已简短描述过的那样，通过使用延迟元件370、470进行补偿，在这些元件中，可以实现在转发对应地连接的信号时单独的延迟设置。
在电路板设计时应注意的是，以尽可能陡峭的开关边沿驱动所有输入引脚。可能有意义的是，通过FPGA上的输入引脚捕获待评估的信号，并经由1:n多路复用器将其异步输出到n个输出引脚(每个SERDES单元一个引脚)上。这些n个输出信号在电路板上直接反馈到测量等级的输入引脚上。FPGA的输出引脚可以产生非常陡峭的开关边沿，并且由此使上述行为最小化。
对于每种结构都应注意的是，以2n的倍数实现解串比例，以便尽可能简单地构造粗计数器的扩展。
图5示出具有多条信号曲线的线图，用以解释根据图4的评估单元125的基本工作原理。在最上方的局部图中展示了被送入SERDES单元300和400的信号132的信号曲线。下方展示的三个局部图对应于采样时钟205、基本时钟210和数据字220的信号曲线，如之前已经参照图2针对根据图3(或图4)中的图示的(第一)SERDES单元300所解释的那样。在接下来的另外三个局部图中，现在展示了第二(相移位90°的)采样时钟440、第二(相移位的)基本时钟210和数据字420的信号曲线，如已经参照图4针对第二SERDES单元400所解释的那样。在这种情况下可以看出，在第二基本时钟450，即相移位的基本时钟450的第三个周期中，第二数据字420现在不再具有值“0011”，而是具有值“0111”。这是由于通过使用第二(即90°相移位的)采样时钟440进行采样，与通过使用采样时钟205相比，现在信号跳变或边沿200被识别到稍微提前出现。如果现在根据组合单元430中的数据字220和第二数据字420测定所出现的信号跳变或边沿200的时间点，为此可以进行例如数据字220和第二数据字420的单个值的交替连接，以形成总字500，从而该总字500的每个位置代表一个预定义的流逝的时间段。通过这种方式，可以实现对信号132中的边沿200的出现时间点350的非常精确的测定。
现在，为了能够进一步改善评估单元125的识别精度，图4所示的结构也可以再次扩展，如参照图6所详细描述的那样。
图6示出根据一种实施例的用于计时的、扩展形式的评估单元125的基本结构的框图。与图4中的评估单元125不同，可以设置例如另一个通道460，其中SERDES单元现在对下降的信号跳变或边沿200敏感，即例如信号132从逻辑1电平改变为逻辑0电平。为此，该另一个通道460可以另一SERDES单元600，它除了边沿灵敏度之外与SERDES单元300相对应，并且也类似地与信号132、采样时钟205和基本时钟210连接，以便输出其他数据字605。同时，该另一个通道460可以一个附加的SERDES单元610，它除了边沿灵敏度外与第二SERDES单元400相对应，并且也类似地与信号132、第二(相移位的)采样时钟440和第二(相移位的)基本时钟450连接，以便获得附加的数据字620。根据另一数据字605和附加的数据字620，可以在对应于组合单元430的另一组合单元630中对于下降沿的出现进行边沿评估，并且可将对应的时间信息640发送到总体边沿评估单元650，该总体边沿评估单元然后可以检测信号跳变或具有上升信号边沿或具有下降信号边沿的边沿200的测定情况。在随后的时间点测定单元660中，然后可以得出关于所出现的边沿200的时间点的相关信息，其中再次来自提供基本时钟210的周期数或周期时间的粗计数器340的信息，以便能够以此并在使用来自数据字220、420、605和/或620的信息的情况下非常精确地确定信号132中的边沿200出现的时间点。为了调整信号在硬件电路中的传输时间，另外在该实施例中，如图6所示，也可以使用延迟元件，如已经参考图4中的实施例所详细描述的那样。通道360(参照图6)中的延迟元件370、470例如针对信号132的上升沿，而通道460中的延迟元件680、690例如针对信号132的下降沿进行优化设定。由此实现对信号132的两个边沿的最高精确度采样。
因此，可以总结说，根据此处提出的方案，利用数字电路的解串器进行计时。在现代化的数字电路中，在IO单元中存在串行器/解串器(SERDES)，它们可以很好地用于此处提出的目的。借助这些单元，通过很少的线路即可实现快速的数据传输。为此，并行数据在串行器中进行串行转换，并以高比特率输出。解串器接收比特数据流并将数据转换回具有较低速度的并行字。解串器按照非常高的时钟脉冲对输入信号进行采样。这个特性被用于计时。待评估的输入信号被加载到一个或多个解串器的输入端。该信号以高解串时钟频率被采样，并在解串器的输出端与系统时钟并行输出。通过使用解串器中采样时钟的两个边沿并以相移位的采样时钟控制解串器，实现倍数于采样时钟的时间分辨率。解串器的数据流可以被适当地进一步处理。与解串器并行，有一个按照系统时钟工作的粗计数器。该时钟由一个或数个解串器根据其串行-并行转换和互连进一步解析，其中也可以对边沿的输入信号的输入等级进行优化。结果是，各自使用一个或多个输入等级对信号进行采样。在边沿评估中，应正确考虑到上升沿或下降沿的正确时间值。
开关的行为取决于技术和环境影响。为了补偿技术上的依赖性，应校准电路。例如，延迟元件的延迟可以动态地改变。由此，可以在每个使用的IC或电路中单独调整校准。环境因素的影响也可以通过动态改变延迟元件的延迟进行补偿。这可根据技术条件在适当情况下在电路运行期间进行。
上述图6示出了单一信号132的可能的采样结构。每个各具有一个SERDES单元或解串器的单个通道均可以根据技术条件任意多次地被实例化。由此进一步提高时间分辨率的粒度，直至达到技术极限。对于信号132的上升沿和下降沿的检测，实例化的数量可以不同。两个边沿因此可以使用不同的分辨率进行检测。两个输入等级用于确定信号的时间信息。
根据技术条件，可以任意多次地使用单一信号采样，以便对多个信号进行采样。在单一信号采样的每个输入等级，所实现的各具有一个SERDES单元或解串器的单个通道的数量是不受约束的。可以针对每个检测到的单一信号单独设定该数量。不同信号的边沿时间点在时间评估中被相互关联或输出。每个单个通道针对各自待检测的边沿进行最优校准。不同的延迟元件针对每个模块单独进行校准和配置，因此具有最大的灵活性。可以根据技术条件在运行时进行配置，并根据环境影响进行追踪。
此处提出的方案的优点可从以下事实看出：借助数字电路(例如可编程逻辑-FPGA)，多个输入信号可用一个IC进行采样并相互测量。相对于独立的计时电路，优点在于，可以在短时间内评估输入信号中的许多电平变化，甚至是不同输入信号之间的电平变化。可以进行校准，以补偿环境影响。由于在数字信号处理的系统中经常使用可编程的数字电路，所以无需额外的集成电路(IC)即可进行计时。
因此，此处提出的方案可以如下被设计成数字电路，借助该数字电路，数字输入信号可以在时间上以非常高的粒度被解析。时间分辨率应明显高于系统时钟(即基本时钟)和数字电路采样时钟的最大可能时间分辨率。使用该电路时，可以测定输入信号两个边沿之间的距离或边沿的时间点。将两个或更多的电路用于不同的输入信号时，可以测定输入信号的边沿之间时间上的距离或者输入信号边沿的时间点。电路的输入端可以明确地针对上升沿和下降沿进行优化，从而上升沿和下降沿的不同的技术上的检测得以补偿。为了检测信号的上升和下降沿，每个输入信号要使用两个电路。
所测定的测量值可以例如用于光，如激光脉冲130在发射器(考虑到在车辆上的反射)和接收器之间的传输时间。以此可以测定距离。该电路可以有利地在可编程逻辑和/或用户特定电路中实现。对于各种传感器应用，测量数字电子电路和集成电路(IC)中数字输入信号的边沿之间的时间是有利的。在此可以测定一个输入信号中或还有多个输入信号之间边沿的时间关系。数字电路的系统时钟/基本时钟的分辨率往往太低，或者数字电路的系统时钟不能或不应增加到适当程度，以致于无法实现对应的时间分辨率。因此，应设计一个数字电路，与系统时钟/基本时钟相比，该数字电路能实现非常高的时间分辨率。该电路例如可以在可一次和多次编程的数字集成电路(如FPGA)和用户特定集成电路(如ASIC)中实现。
图7示出此处提出的方案作为用于测量信号中边沿的时间点的方法700的一种实施例的流程图。方法700包括读取信号和基本时钟的步骤710，该基本时钟用于运行用以评估边沿时间点的数字评估单元。另外，方法700包括使用SERDES单元的解串器生成代表信号的数据字的步骤720，其中该数据字具有多个比特，并且其中SERDES单元还被加载用于信号采样的、高于基本时钟的采样时钟。最后，方法700还包括使用数据字和评估单元中的基本时钟来测定信号中的边沿的时间点的步骤730，以便测量信号中的边沿的时间点。
在另一变体中，提出了用于确定测试信号的传输时间的方法750的流程图，其中使用在此提出的一种用于测量信号中边沿的时间点的方法的变体的步骤，来测量待发出的测试信号的开始时间点和/或接收的测试信号的接收时间点，其中还在确定步骤760中使用开始时间点和接收时间点来确定传输时间。
总而言之可以确定，通过此处提出的方案，可在FPGA中实现简单的高分辨率的计时。为了以类似的质量测量输入信号的上升沿和下降沿，可以各实现一个针对相应边沿的测量进行了优化的测量通道。
延迟元件的使用已经以可调整的方式设置在数字设计中。因此，必要时也可以动态设置延迟。由此，可以在运行中校准测量通道。这样一来，可以对测量通道的组件或环境特定的参数进行补偿。在此处提出的方案中，仅实现了两个通道。然而同样可以设想，实现明显更多的测量通道。
如果实施例在第一特征和第二特征之间包括连词“和/或”，则这应理解为，该实施例根据一种实施方式不仅具有第一特征而且具有第二特征，并且根据另一实施方式要么仅具有第一特征，要么仅具有第二特征。

Claims (13)

1.一种用于测定信号(132)中的边沿(200)的时间点的方法(700)，其中所述方法(700)具有以下步骤：
-读取(710)所述信号(132)和基本时钟(210)，所述基本时钟用于运行用以评估所述边沿(200)的时间点的数字评估单元(125)；
-使用SERDES单元(300)的解串器(310)生成(720)代表所述信号(132)的数据字(220)，其中所述数据字(220)具有多个比特，并且其中所述SERDES单元(300)还被加载用于采样所述信号(132)的采样时钟(205)，所述采样时钟高于所述基本时钟(210)，其中所述采样时钟(205)的一个或两个边沿被用于采样所述信号(132)；以及
-使用所述数字评估单元(125)中的所述数据字(220)和所述基本时钟(210)测定(730)所述信号(132)中的所述边沿(200)的时间点，其特征在于，在生成代表所述信号(132)的第二数据字(420)的步骤(720)中，使用第二SERDES单元(400)的第二解串器(410)生成所述第二数据字(420)，所述第二数据字具有多个比特，其中所述第二SERDES单元(400)被加载相对于所述采样时钟(205)移位一个预定的相位角的、高于所述基本时钟(450)的第二采样时钟(440)，用于对所述信号(132)进行采样，其中所述第二SERDES单元(400)被加载相对于所述基本时钟(210)移位一个预定的相位角的第二基本时钟(450)，并且其中在测定步骤(730)中，还使用所述第二数据字(420)测定所述时间点，并且在所述测定步骤(730)中，所述数据字(220)和所述第二数据字(420)的值被交替组合成总字(500)的值，其中还使用所述总字(500)来测定所述时间点。
2.根据权利要求1所述的方法(700)，其特征在于，在所述生成步骤(720)中，在所述SERDES单元(300)被加载所述采样时钟(205)之前，进行所述采样时钟(205)与所述基本时钟(210)的同步，其中所述采样时钟(205)和所述基本时钟(210)均源于由时钟发生器提供的信号。
3.根据前述权利要求中的一项所述的方法(700)，其特征在于，在所述生成步骤(720)中，还使用另一SERDES单元(600)的解串器生成代表所述信号(132)的另一数据字(605)，其中所述另一数据字(605)具有多个比特，并且其中所述另一SERDES单元(600)还被加载用于对所述信号(132)采样的、高于所述基本时钟(210)的采样时钟(205)，并且其中所述SERDES单元(300)和所述另一SERDES单元(600)各自对所述信号(132)中边沿陡峭度的不同符号敏感，并且其中在所述测定步骤(730)中使用所述评估单元(125)中的所述另一数据字(605)和所述基本时钟(210)测定所述信号(132)中的所述边沿(200)的时间点，以便测量所述信号(132)中的所述边沿(200)的时间点。
4.根据权利要求3所述的方法(700)，其特征在于，在所述生成步骤(720)中，所述另一SERDES单元(600)被设计成输出另一数据字(605)，其具有不同于所述数据字(220)的比特数。
5.根据权利要求3或4中的一项所述的方法(700)，其特征在于，在所述生成步骤(720)中，使用额外的SERDES单元(610)的解串器生成代表所述信号(132)的额外的数据字(620)，其具有多个比特，其中所述额外的SERDES单元(610)被加载相对于所述采样时钟(205)移位一个预设的相位角的额外的采样时钟，用于对所述信号(132)进行采样，并且其中在所述测定步骤(730)中，还使用所述额外的数据字(620)测定所述时间点。
6.根据前述权利要求中的一项所述的方法(700)，其特征在于，所述读取步骤(710)中的所述信号在被送入至少一个SERDES单元(300,400,600,610)之前被延迟。
7.一种用于确定测试信号(130,130')的传输时间和/或脉冲宽度的方法(750)，其中使用根据权利要求1至6中的一项所述的方法(700)的步骤(710,720,730)测定待发出的测试信号(130)的上升沿和/或下降沿的一个和/或多个时间点和/或接收到的测试信号(130’)的上升沿和/或下降沿的一个和/或多个时间点，其中还在确定步骤(760)中使用上升沿和/或下降沿的时间点来确定所述传输时间。
8.根据权利要求7所述的方法(800)，其中测量交通监控设备(100)的激光脉冲(130,130')的所述传输时间作为测试信号(130,130')。
9.一种用于测量信号(130)中的边沿(200)的时间点的评估单元(125)，其中所述评估单元(125)具有装置(135,140,150,300,320,330)，所述装置被设计成执行和/或控制根据权利要求1至6所述的方法(700)的步骤(710,720,730)。
10.根据权利要求9所述的评估单元(125)，其特征在于，所述评估单元被设计为数字集成电路。
11.根据权利要求9或10中的一项所述的评估单元(125)，其特征在于，设置至少一个时钟输入接口，以便从所述评估单元(125)外部向所述评估单元(125)送入所述基本时钟(210)和/或所述采样时钟(205)。
12.一种计算机程序，所述计算机程序被适配成执行和/或控制根据权利要求1至6中的一项所述的方法(700)的步骤(710,720,730)。
13.一种机器可读的存储介质，在所述存储介质上存储有根据权利要求12所述的计算机程序。
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