JP2022524235A - 信号のエッジの時点を検出するための方法及び評価ユニット - Google Patents

Abstract

本発明は、信号（１３２）のエッジ（２００）の時点を検出するための方法（７００）に関し、この方法（７００）は、信号（１３２）と、エッジ（２００）の時点を評価するためのディジタル評価ユニット（１２５）を動作させるためのベースクロック（２１０）と、を読み込むステップ（７１０）を有する。更に、この方法（７００）は、ＳｅｒＤｅｓセル（３００）の直並列変換回路（３１０）を使用して、信号（１３２）を表すデータワード（２２０）を形成するステップ（７２０）を有し、データワード（２２０）は、複数のビットを有し、更にＳｅｒＤｅｓセル（３００）に、信号（１３２）をサンプリングするための、ベースクロック（２１０）よりも高いサンプリングクロック（２０５）が印加され、信号（１３２）をサンプリングするために、サンプリングクロック（２０５）の１つのエッジ又は２つのエッジが使用される。最後に、この方法（７００）は、信号（１３２）のエッジ（２００）の時点を、評価ユニット（１２５）において、データワード（２２０）及びベースクロック（２１０）を使用して検出するステップ（７３０）を有する。

Description

本明細書において紹介するアプローチは、信号のエッジの時点を検出するための方法及び評価ユニットに関する。特に、本明細書において紹介するアプローチは、例えば交通監視システムのためのレーザパルス伝播時間検出の分野における、伝播時間の測定に使用することができる。

伝播時間測定のための従来のシステムでは、既存の（遅い）システムクロックを用いて、入力信号のサンプリングが行われることが多い。更に、時間測定のために、別個の時間測定回路を使用することも考えられる。時間測定回路は、例えば、入力信号のレベル遷移の時点を非常に正確に特定することができる付加的な回路（ＩＣ）として実装することができる。

システムクロックを用いるサンプリングでは、時間分解能が低くなる。システムクロックを大幅に上昇させることも考えられるが、これは、プログラミング可能なディジタル回路では、大幅に長くなる配置配線（Ｐｌａｃｅ＆Ｒｏｕｔｅ）時間、電力消費量の高いＩＣの使用、及びより大きい電流消費量等の著しい欠点をもたらすか、又は場合によっては実現できない場合もある。

時間測定回路の欠点は、チャンネル数が少ないことであり、これは付加的なコストをもたらし、また回路において付加的な電流及びスペースを必要とする。時間測定回路は、既定の時間内で少数のエッジしか評価できず、更には、定期的に較正されなければならない。プログラミング可能な回路では、内部の遅延素子を用いて時間測定が実施される。内部の遅延素子を介して実施する場合、多数の入力信号のために多数のリソースが必要になる。この実現形態では、実施時に、大きく異なる複数の結果がもたらされ、微分非線形性及び積分非線形性が顕著になる。この実施は、かなりの労力を伴うことでしか、他のディジタル回路に移植できない。多数のシンセシス設定及び実装設定、いわゆる制約を含む、最低限の技術水準での設計仕様が必要になる。上述の方法は、非常に複雑であり、また多くのメンテナンスが必要になる。

ＵＳ８０９８７８７（Ｂ１）及びＵＳ２０１３／０３４１５１８（Ａ１）には、信号のエッジの時点を検出するための方法が開示されている。この方法は、信号と、エッジの時点を評価するためのディジタル評価ユニットを動作させるためのベースクロックと、を読み込むステップを含む。更に、この方法は、ＳｅｒＤｅｓセルの直並列変換回路を使用して、信号を表すデータワードを形成するステップを含み、データワードは、複数のビットを有し、更にＳｅｒＤｅｓセルには、信号をサンプリングするための、ベースクロックよりも高いサンプリングクロックが印加され、信号をサンプリングするために、サンプリングクロックの１つのエッジ又は２つのエッジが使用される。最後に、信号のエッジの時点が、ディジタル評価ユニットにおいて、データワード及びベースクロックを使用して検出される。

この背景から、本明細書において紹介するアプローチを用いることで、信号のエッジの時点の検出が改善される。

従って、信号のエッジの時点を測定するための方法が提案され、この方法は以下のステップを含む：
－ 信号と、エッジの時点を評価するためのディジタル評価ユニットを動作させるためのベースクロックと、を読み込むステップ；
－ ＳｅｒＤｅｓセルの直並列変換回路を使用して、信号を表すデータワードを形成するステップであって、データワードは、複数のビットを有し、更にＳｅｒＤｅｓセルに、信号をサンプリングするための、ベースクロックよりも高いサンプリングクロックが印加され、信号をサンプリングするために、サンプリングクロックの１つのエッジ又は２つのエッジが使用される、ステップ；
－ 信号のエッジの時点を、評価ユニットにおいて、データワード及びベースクロックを使用して検出するステップ。

信号のエッジの時点とは、例えば、信号のレベル遷移の時点又は信号が跳躍的に変化する時点と解される。そのようなエッジは、例えば、期待される信号の到来を表すことができ、このエッジの時点を、信号の伝播時間の評価に使用することができる。直並列変換回路（Ｄｅｓｅｒｉａｌｉｚｅｒ）とは、例えば、単一の信号線において信号を時間的にサンプリングし、取得された各サンプリング値を、１つのブロックでパラレルに出力されるべきデータワードとして記憶又は格納するコンポーネントであると解することができる。ＳｅｒＤｅｓセルとは、単一のデータ線においてデータワードを伝送するように設計されているコンポーネントであると解することができ、データワードの個々の成分は、パラレルに読み込まれ、パラレル・シリアル変換され、データ線を介してシリアルに伝送され、続いて再度シリアル・パラレル変換され、受信したデータワードとして提供される。ここで、そのようなＳｅｒＤｅｓセルは、電子回路を動作させるために使用されるシステムクロック／ベースクロックよりも高いサンプリングクロックを用いて動作し、これによって、提供されるべきデータワードのビットに信号のサンプリング値を格納することができ、そこから、データ線を介してシリアルに送信されるべき値を求めることができる。例えば、検出ステップを、更にサンプリングクロックを使用して実施することができる。

本明細書において紹介するアプローチは、既に市販されているＳｅｒＤｅｓセル又はそれらのセルのコンポーネントを使用して、信号のエッジの時点を非常に正確に検出できることが多いという認識に基づく。この場合、そのようなＳｅｒＤｅｓセルでは、通常は、電子回路又は評価ユニットの動作に使用されるシステムクロック又はベースクロックよりも高いサンプリングレートが使用されるということが利用され、それによって、ベースクロックを使用した場合の最大の時間分解能を大幅に上回る、信号のエッジの到来時点の時間分解能が実現される。具体的には、ここでは、データ線又は信号線を伝播する信号が直並列変換回路の入力端に供給され、続いて、直並列変換回路がこの信号から、対応するｎビットのデータワードを生成する。ここで、信号は、ディジタル信号として存在してもよい。例えばエッジの発生によって、信号の状態が論理０（「Ｌｏｗ」）の値から論理１（「Ｈｉｇｈ」）の値に変化する信号のエッジとしてのレベル遷移又は信号の跳躍的変化では、信号のこの遷移、跳躍的変化又はエッジの時点を、サンプリングクロック並びにデータワードの知識のもとで、データワードのどの位置において、状態又は信号レベルの遷移又は跳躍的変化が識別されたかが確認されることによって検出することができ、この場合、このデータワードにおける各位置又は場所は、サンプリングクロックの期間又は周期に対応する。更に、２つのエッジが、ここではサンプリングクロックの両方のエッジとして、即ち開始エッジ及び終了エッジとして使用されることも考えられる。従って、ベースクロックの期間又は周期を特定することによって、並びに、信号のエッジ、跳躍的変化又はレベル遷移の発生時に、サンプリングクロックの期間又は周期を特定することによっても、信号のエッジの発生の時点の非常に正確な測定を行うことができる。同時に、そのような可能性を、公知のＳｅｒＤｅｓセルのコンポーネントを使用することによって、特に例えばＦＰＧＡ又はＡＳＩＣのようなディジタル回路においても、技術的に非常に容易に実施することができる。

本発明によれば、信号を表す第２のデータワードの形成ステップにおいて、この第２のデータワードが、第２のＳｅｒＤｅｓセルの直並列変換回路を使用して形成され、第２のデータワードが、複数のビットを有し、特に、信号をサンプリングするために、サンプリングクロックの両方のエッジが使用され、第２のＳｅｒＤｅｓセルに、サンプリングクロックに対して所定の位相角だけシフトされた第２のサンプリングクロックが、信号をサンプリングするために印加され、特に、第２のサンプリングクロックが、サンプリングクロックに対して９０度の位相角だけシフトされており、検出ステップにおいて、時点が更に第２のデータワードを使用して検出される。例えば、ここでは、同一の信号を、ＳｅｒＤｅｓセルの直並列変換回路と、第２のＳｅｒＤｅｓセルの直並列変換回路とに並列に供給することができる。そのような実施形態は、（第１の）ＳｅｒＤｅｓセルにおいてサンプリングクロックを使用することによって、また第２のＳｅｒＤｅｓセルにおいて位相シフトされた第２のサンプリングクロックを使用することによって、第２のＳｅｒＤｅｓセルの直並列変換回路を用いたエッジの発生時点の非常に正確な検出も行うことができることから、サンプリングクロックの周期持続時間内に位置する信号のエッジの発生の時点を検出することができるので、信号のエッジの発生の時点の特定を更に高い精度で実現できるという利点を提供する。

本発明によれば、検出ステップにおいて、データワードの値と第２のデータワードの値と、を特に交番的に組み合わせて１つの統合ワードの値が形成され、時点は、この統合ワードを更に使用して検出される。本明細書において紹介するアプローチのそのような実施形態は、位相シフトされたサンプリングクロックを用いてサンプリングされた信号の値によって、統合ワードの異なる位置において、非常に高い精度で検出又は測定された信号のエッジの時点を特定することができるという利点を提供する。

本明細書において紹介するアプローチの実施形態では、形成ステップにおいて、ＳｅｒＤｅｓセルにサンプリングクロックが印加される前に、サンプリングクロックがベースクロックに同期され、特にサンプリングクロック及びベースクロックが、クロック発生器から供給される信号から導出されることから更に好適である。本明細書において提案するアプローチのそのような実施形態は、サンプリングクロックの周期の開始が、ベースクロックの周期の開始と一致することから、信号のエッジの発生の時点を、ベースクロックの周期持続時間の単純な加算によって、またサンプリングクロックの１つ又は複数の周期持続時間のデータワードにおける情報に依存して検出することができるので、時点の特に簡単な検出の利点を提供する。

本明細書において提案するアプローチの別の実施形態によれば、形成ステップにおいて、更に、信号を表す別のデータワードを、別のＳｅｒＤｅｓセルの直並列変換回路を使用して形成することができ、別のデータワードが、複数のビットを有し、更に、別のＳｅｒＤｅｓセルには、信号をサンプリングするための、ベースクロックよりも高い別のサンプリングクロックが印加され、ＳｅｒＤｅｓセル及び別のＳｅｒＤｅｓセルは、それぞれ、信号のレベル遷移の異なる符号に反応する。ここで、検出ステップにおいては、信号のエッジの時点を測定するために、信号のエッジの時点を、別のデータワード及びベースクロックを使用して評価ユニットにおいて検出することができる。別のサンプリングクロックとして、例えば、前述のサンプリングクロックを使用することができる。例えば、ＳｅｒＤｅｓセルは、信号の立ち上がりエッジ又は上昇方向のレベル遷移に反応することができ、それに対し、別のＳｅｒＤｅｓセルは、信号の立ち下がりエッジ又はや下降方向のレベル遷移に反応することができる。信号は、例えば、ＳｅｒＤｅｓセル及び別のＳｅｒＤｅｓセルに並列に供給することができる。本明細書において提案するアプローチのそのような実施形態は、信号において場合によっては何度も発生する複数のレベル遷移を検出することができるので、信号のエッジの時点の特定の精度を更に高めることができるという利点を提供する。

更に、本明細書において提案するアプローチの実施形態においては、形成ステップにおいて、別のＳｅｒＤｅｓセルが、第１のＳｅｒＤｅｓセルのデータワードのビット数とは異なるビット数を有する別のデータワードを出力するように構成されていることも考えられる。本明細書において提案するアプローチのそのような実施形態は、信号のエッジの時点の特定の精度に関するフレキシビリティを提供する。例えば、評価の要求に応じて、信号の立ち上がりエッジ又は上昇方向のレベル遷移を、立ち下がりエッジ又は下降方向のレベルの遷移とは異なる精度により検出することができる。

また、別の実施形態によれば、形成ステップにおいて、信号を表す付加的なデータワードが、付加的なＳｅｒＤｅｓセルを使用して形成され、付加的なデータワードが、複数のビットを有し、付加的なＳｅｒＤｅｓセルに、信号をサンプリングするための、サンプリングクロックに対して所定の位相角だけシフトされた付加的なサンプリングクロックが供給され、特に、付加的なサンプリングクロックが、サンプリングクロックに対して９０度の位相角だけシフトされており、また検出ステップにおいて、時点が更に付加的なデータワードを使用して検出される。例えば、付加的なサンプリングクロックとして、第２のサンプリングクロックを使用することができる。信号は、例えば、別のＳｅｒＤｅｓセル及び付加的なＳｅｒＤｅｓセルに並列に供給することができる。また、そのような実施形態によって、エッジ又はレベル遷移の発生の時点を、特に立ち下がりエッジの時点を検出する際に、非常に高い精度をもって検出することができる。

特に有利には、本明細書において提案するアプローチの実施形態では、信号が、読み込むステップにおいて、ＳｅｒＤｅｓセルの内の少なくとも１つに供給される前に遅延され、特に調整可能に遅延される。そのような実施形態は、ＳｅｒＤｅｓセルに使用される技術及び／又は環境要因に依存して、信号を遅延させることができるので、信号のエッジ又はレベル遷移の時点の特定の可能な限り高い精度が実現される。

特に有利な実施形態においては、テスト信号の伝播時間及び／又はパルス幅を特定するための方法を実現することができ、この方法においては、送信されるテスト信号の立ち上がりエッジ及び／若しくは立ち下がりエッジの１つの時点及び／若しくは複数の時点、並びに／又は受信されるテスト信号の立ち上がりエッジ及び／若しくは立ち下がりエッジの１つの時点及び／若しくは複数の時点が、信号のエッジの時点を検出するための、本明細書において紹介する方法の変形形態のステップを使用して測定され、更に、特定ステップにおいて、伝播時間が、立ち上がりエッジ及び／又は立ち下がりエッジの時点を使用して特定される。そのような実施形態は、特に、罰金を科す手続き又は刑事訴訟手続きにおける測定の基礎として、若しくは、空気又は液体のような種々の媒体における電磁信号の時間測定として使用されるべき場合には、信号の伝播時間が非常に正確に特定されるという利点を提供する。

ここでは、交通監視装置からのレーザパルスの伝播時間がテスト信号として特定される、本明細書において紹介するアプローチの実施形態に特に注意を向けることができる。そのような実施形態は、光速で伝播するレーザパルスの非常に短い伝播時間を、本明細書において提案するアプローチを使用して十分に識別でき、これに基づいて、交通監視の分野において法的に耐え得る十分な測定が達成されるという利点を提供する。

本明細書において紹介するアプローチは、更に、本明細書において紹介する方法の変形形態のステップを相応の装置において実行、制御、又は実施するために形成されている評価ユニットを提供する。評価ユニットの形態の本発明のこの実施形態の変形形態によっても、本発明が基礎とする課題を迅速且つ効率的に解決することができる。

このために、評価ユニットは、信号若しくはデータを処理するための少なくとも１つの計算ユニット、信号若しくはデータを記憶するための少なくとも１つのメモリユニット、又は、センサからセンサ信号を読み込むための、若しくは、通信プロトコルに準拠するデータの読み込み又は出力用の少なくとも１つの通信インタフェースにデータ信号又は制御信号を出力するための、センサ又はアクチュエータとのを少なくとも１つのインタフェースを有することができる。計算ユニットは、例えば、シグナルプロセッサ、マイクロコントローラ等であってよく、メモリユニットは、フラッシュメモリ、ＥＥＰＲＯＭ、磁気メモリユニットであってよい。通信インタフェースは、無線及び／又は有線によるデータの読み込み又は出力を行うように構成することができ、この場合、有線によるデータの読み込み又は出力を行うことができる通信インタフェースは、それらのデータを、例えば、相応のデータ伝送線路から電気的又は光学的に読み込むことができるか、又は相応のデータ伝送線路に出力することができる。

ここで評価ユニットとは、センサ信号を処理し、それに応じて制御信号及び／又はデータ信号を出力する電気機器と解することができる。評価ユニットは、ハードウェア及び／又はソフトウェアにより形成することができるインタフェースを有することができる。ハードウェアにより形成される場合、インタフェースは、例えば、評価ユニットの非常に多くの機能を含む、いわゆるＦＰＧＡ又はシステムＡＳＩＣの一部であってよい。しかしながら、インタフェースは、固有の集積回路であってもよいし、少なくとも部分的に離散的な構成要素から構成されていてもよい。ソフトウェアにより形成される場合、インタフェースは、例えば、他のソフトウェアモジュールと共にマイクロコントローラに存在するソフトウェアモジュールであってよい。

本明細書において紹介するアプローチの有利な実施形態によれば、評価ユニットは、ディジタル集積回路として、特にコンフィギュラブルなディジタル集積回路として形成することができる。そのような実施形態は、本明細書において提案するアプローチを実施するために、広く市販されているコンポーネントを使用でき、またそれらのコンポーネントを技術的に簡単な手段により、相応に集中させることができるという利点を提供する。それと同時に、そのような実施形態は、多くの場合に非常に高速に動作し、従って、本明細書において紹介するアプローチを実行するためのハードウェアベースとして良好に使用することができる。

更に、評価ユニットのベースクロック及び／又はサンプリングクロックを、評価ユニットの外部から供給するために、少なくとも１つのクロック入力端子が設けられている、本明細書において紹介するアプローチの実施形態も考えられる。そのような実施形態は、複数の異なるクロックの内の１つ又は複数を使用するために、外部のクロック源を使用できるという利点を提供する。外部のクロック源は、例えば、ジッタに関して高い精度を有し、また、例えば、相応の回路に集積されたクロック発生器においては、十分に提供できない可能性のある高いクロック周波数を提供する。

また、半導体メモリ、ハードディスクメモリ、光学メモリのような機械可読の担体又は記憶媒体に記憶することができ、また特にプログラム製品又はプログラムがコンピュータ又は評価ユニットにおいて実行される場合に、前述の実施形態の内の１つによる方法のステップを実行、実施、及び／又は制御するために使用されるプログラムコードを備えたコンピュータプログラム製品又はコンピュータプログラムも有利である。

以下では、本明細書において紹介するアプローチの好適な実施例を、添付の図面に基づいて例示的に説明する。

一実施例による評価ユニットを用いて車両の速度を測定する際の交通監視装置の概略図である。 本明細書において紹介するアプローチの基本機能を説明するための複数の信号経過を含むグラフを示す。 非常に簡略化された形態の、時間測定のための一実施例による評価ユニットの基本構造をブロック回路図で示す。 ２つのＳｅｒＤｅｓセルを使用する、一実施例による評価ユニットの変形形態のブロック回路図を示す。 図４による評価ユニットの基本機能を説明するための複数の信号経過を含むグラフを示す。 拡張された形態の、時間測定のための一実施例による評価ユニットの基本構造をブロック回路図で示す。 信号のエッジの時点を測定するための方法としての、本明細書において紹介するアプローチの一実施例のフローチャートを示す。

図１は、車両１０５の速度を測定する際の、交通監視装置１００の概略図を示す。交通監視装置１００は、例えば、レーザ銃として構成されており、警察官は、所定の道路区間における最大許容速度の違反を監視するためにこのレーザ銃を使用することができる。ここで、車両１０５による最大許容速度のこの違反を突き止めるために、交通監視装置１００のトリガユニット１１０は、始動信号１１５をレーザユニット１２０及び評価ユニット１２５に出力し、それによって、レーザユニット１２０が制御されて、レーザパルス１３０を出力し、また評価ユニットは、レーザパルス１３０の送出に関する情報を提供する。レーザユニット１２０は、例えば、図１には図示していないレーザダイオードを含み、このレーザダイオードは、レーザパルス１３０を生成して、車両１０５の方向へと送出する。同時に、評価ユニット１２５においては、始動信号の受信の時点を識別し、時間測定を開始することができる。車両１０５の表面において、レーザパルス１３０が反射され、交通監視装置１００におけるレーザユニット１３０において、反射レーザパルス１３０’として再び受信され、図１には明示的に図示していないレーザセンサを使用して、受信信号１３２に変換され、受信信号１３２は、同様に、評価ユニット１２５に供給される。始動信号１１５及び受信信号１３２に基づいて、評価部１２５においては、レーザユニット１２０による送出から、反射レーザパルス１３０’の受信までの、レーザパルス１３０の伝播時間を検出することができ、この伝播時間は、光速が分かれば、車両１０５と交通監視装置１００との距離を検出するために利用することができる。そのような伝播時間測定のために、信号１３０’の到達の時点が測定され、その際に先ず、読み込みインタフェース１３５において、反射レーザパルスを表す受信信号１３２（以下の説明では、簡略化のために単に信号と記す）が読み込まれ、またクロック発生器１４０からは、ディジタル評価ユニットを動作させるためのベースクロックが、エッジの時点を評価するために読み込まれる。続いて、読み込まれた信号１３２に由来する情報は、形成ユニット１４５によって、ＳｅｒＤｅｓセルの直並列変換回路を使用した信号１３２を表すデータワードの形成のために使用され、この場合、データワードは、複数のビットを有し、また更に、ＳｅｒＤｅｓセルには、信号をサンプリングするための、ベースクロックよりも高いサンプリングクロックが印加される。最後に、形成ユニット１４５において形成された値乃至データワードは、評価ユニットにおいてデータワード及びベースクロックを使用して信号１３２におけるエッジの時点を検出するための検出ユニット１５０に供給され、これによって、信号１３２におけるエッジの時点が測定される。車両１０５の瞬時速度を測定するために、前述の方式が何度も続けて繰り返され、その結果、測定間に経過した時間の知識のもとで、交通監視装置１００までの車両１０５の距離がその都度検出されることによって、車両１０５の速度を逆算することができる。

ここで、交通監視装置１００による車両１０５の速度の非常に正確な測定を実現するために、交通監視装置１００と車両１０５との距離を正確に検出することが必要になる。このことは、特に、交通監視装置１００の測定が、多くの場合、速度規制の違反が確認されて、罰金を科すために、又は刑事訴訟手続きを開始するために用いられ、従って、裁判において使用できるようにするために高い要求が課されることに起因する。従って、到達した受信信号１３２の時点の測定が、特に注視され、この時点は、交通監視装置１００と車両１０５との距離が多くの場合は短いことから、光速の早い伝播時間では、重要な意味を持つ。冒頭で既に説明したように、幾つかのアプローチでは、実現の容易さに関する問題、又は実装コストに関する問題が発生するが、それらの問題は、本明細書において紹介するアプローチによって回避又は解消される。

従って、信号に発生するエッジ又は信号の跳躍的な変化の時間評価のために、例えば、モジュールにおける２つの回路間の高速なデータ伝送のためにＦＰＧＡが有しているような、少なくとも１つのＳｅｒＤｅｓセル、より正確にはＳｅｒＤｅｓセルの少なくとも１つの直並列変換回路を使用することができる。これらのセルは、出力されるデータストリームを、パラレルデータからシリアルデータに変換し（並直列変換回路）、また入力されるデータストリームを、シリアルデータからパラレルデータに変換し（直並列変換回路）、これが、Ｓｅｒ（並直列変換回路：Serrialisierer）Ｄｅｒ（直並列変換回路：Desserialisierer）という名称の由来となっている。

入力端としてのＳｅｒＤｅｓセルは、シリアル入力信号が、高速なクロック（サンプリングクロック）でサンプリングされるシフトレジスタである。シフトレジスタの内容は、それよりも遅いクロック（ベースクロック）により並列に出力される。出力端としてのＳｅｒＤｅｓセルは、遅いクロックにより並列にロードされ、またそのデータが高速なクロックでサンプリングされるシフトレジスタである。変換は、現行のＦＰＧＡ技術において、１：４～１：１４ビットまでの比率で行うことができる。１：４は、４つのパラレルビットが、１つのシリアルラインに変換されることを意味し、その逆も同様のことを意味する。パラレルデータの周波数は、シリアルデータのために、変換比率に応じて数倍にされる。シリアルデータとパラレルデータのクロック比をもう一度２倍にするためには、シリアルデータストリームを、高速なクロックの両方のエッジにより出力乃至サンプリングすることも考えられる。いわゆるＤＤＲ－ＦＦ（ダブルデータレート・フリップフロップ）が使用される。

例えば図１における評価ユニット１２５のような評価ユニットでは、回路又はＦＰＧＡにおいて、２つのパルス間の時間及び所定の信号におけるパルス幅を測定することができる。先ずここで説明したケースでは、パルスは正のパルスである。パルス信号乃至受信信号１３２に相当する信号は、先ず（例えばＦＰＧＡにおいて）ディジタル化される。このために、ＳｅｒＤｅｓセルが、直並列変換回路として使用される。直並列変換回路は、シリアル入力信号をマルチビット値に変換して、入力シフトレジスタチェーンの内容をパラレルデータの遅いクロックで供給する。

図２は、本明細書において紹介するアプローチの基本的な機能を説明するための、複数の信号経過を含むグラフを示す。図２は、この関係において、１：４の直並列変換比に関する信号再生を示す。図２においては、受信信号１３２の到達時に、信号の跳躍的変化又はエッジ２００が生じる信号経過が示されており、この信号の跳躍的変化又はエッジ２００は、「Ｌｏｗ」又は論理０の値では、まだ到達していない反射レーザパルス１３０’に対応し、反射レーザパルス１３０’がレーザユニット１２０に到達した際に、この信号の値は、「Ｈｉｇｈ」又は論理１の値に跳躍的に変化する。簡略化のために、以下では、反射レーザパルス１３０’に対応する信号自体を参照符号１３２で表すものとする。図２において、信号経過の下に図示した部分グラフには、（高速な）サンプリングクロック２０５が表されており、またその下の別の部分グラフには、電子回路のベースクロック２１０が表されている。図２の一番下の部分グラフには、ＳｅｒＤｅｓセル又はＳｅｒＤｅｓセルの直並列変換回路に信号１３２、サンプリングクロック２０５及びベースクロックが印加された際に得られるような一連のデータワードが表されている。ここでは、直並列変換回路の（シリアル）入力端に論理０の値が印加されると、この論理０の値がサンプリングクロックでサンプリングされ、信号１３２の各サンプリング値に応じて、データワード２２０における該当する位置に、論理０の対応する値が格納されることがデータワード２２０から見て取れる。サンプリングクロックは、ベースクロックの４倍に相当するので、直並列変換回路の設計は、４ビット幅のデータワードが出力されるように選択される。ここで、データワードの長さは、例示的に選択されているが、他の長さのデータワード２２０も、ＳｅｒＤｅｓセル又はＳｅｒＤｅｓセルの直並列変換回路から出力することができ、その場合、サンプリングクロック２０５とベースクロック２１０との相応の比率も選択することができる。更に、一番下の部分グラフからは、ベースクロック２１０の最初の２サイクルの間に、信号１３２の跳躍的変化は検出されず、その結果、データワード２２０が、それぞれ「００００」及び「００００」の値を有することが見て取れる。

ベースクロック２１０の３番目のサイクルの間に、図１の一番上の部分グラフでは、信号１３２におけるレベル遷移を見て取れ、このレベル遷移がＳｅｒＤｅｓセルの直並列変換回路によって識別される。ここで、ＳｅｒＤｅｓセルの直並列変換回路によって、サンプリングクロック２０５を用いて信号１３２をサンプリングする際に、論理０の値から論理１の値への信号の跳躍的変化又はエッジ２００が、ベースクロック２１０のサンプリングクロック２０５の２番目のサイクルと３番目のサイクルとの間に検出されるので、ベースクロック２１０の３番目のサイクルにおける４ビットのデータワード２２０への、ＳｅｒＤｅｓセルの直並列変換回路の直並列変換時に、「００１１」のワードが出力される。後続のベースクロック２１０においては、サンプリングクロック２０５により信号１３２をサンプリングしても、もはや信号の跳躍的変化は識別されないので、サンプリングクロック２０５の各周期での信号１３２の値を表す各値が、データワード２２０の該当する位置に書き込まれるので、それらの時点においては、「１１１１」のデータワードが出力される。従って、信号１３２における信号の跳躍的変化の時点を評価する際、サンプリングクロック２０５又はサンプリングクロック２０５の周期、ベースクロック２１０又はベースクロック２１０の周期、並びに、各データワード２２０を使用することができ、それによって、信号１３２における信号の跳躍的変化の時点を非常に正確に検出することができ、少なくとも、ベースクロック２１０のみを使用する場合よりも遥かに正確に検出することができる。

従って、パラレル出力データ又はデータワード２２０は、信号１３２におけるエッジを識別するために、レベル遷移について検査される。パラレルデータのレベル遷移の位置は、時間情報を含む。この時間情報を評価することができる。並列データのベースクロック２１０の遅いクロックで動作し、またベースクロック２１０のサイクルを、そのベースクロック２１０の既知の周期持続時間においてカウントする粗いカウンタを用いることで、レベル遷移が発生した時点を特定することができる。しかしながら、それと同時に、サンプリングクロック２０５の周期持続時間も既知であることが望ましい。何故ならば、これは、データワード２２０における信号値変化の位置によってベースクロック２１０の周期持続時間内のエッジ２００の時点を検出するために使用されるべきだからである。

図３は、非常に簡略化された形態の、時間測定のための評価ユニット１２５の基本構造のブロック図を示す。ここで、信号１３２、サンプリングクロック２０５並びにベースクロック２１０は、ＳｅｒＤｅｓセル３００、特にＳｅｒＤｅｓセル３００の直並列変換回路３１０に供給され、この直並列変換回路３１０が続いてデータワード２２０を検出して、エッジ評価ユニット３２０に供給し、このエッジ評価ユニット３２０にも、同様にベースクロック２１０が供給される。ここで、エッジ評価ユニット３２０では、図２のグラフに示した信号の跳躍的変化又はエッジ２００が信号１３２に含まれていたことが識別されるので、その結果、データワード２２０を時間検出ユニット３３０に転送することができ、この時間検出ユニットでは、粗いカウンタ３４０において求められた、ベースクロックの経過したサイクル数と、データワード２２０における値の変化の位置とを考慮して、信号１３２におけるエッジ２００又は信号の跳躍的変化の発生の時間情報又は時点３５０を検出することができる。この場合、評価ユニット１２５の時間分解能は、サンプリングクロック２０５の周期持続時間に対応する。

エッジ２００毎に、ＳｅｒＤｅｓセル３００又はＳｅｒＤｅｓセル３００の直並列変換回路３１０、エッジ評価ユニット３２０（これらが一緒になってチャネル３６０を形成する）及び粗いカウンタ３４０を用いて、信号１３２のエッジ２００の発生の時点３５０が検出される。エッジ評価ユニット３２０の出力端は、粗いカウンタ３４０と共に、例えば、遅いクロック又はベースクロック２１０と同期している高速なクロック又はサンプリングクロック２０５の時間分解能で時間情報を検出するための入力データを提供する。

時間分解能を高めるために、別の実施例では、ＳｅｒＤｅｓセル３００又はＳｅｒＤｅｓセル３００の直並列変換回路３１０が、サンプリングクロック２０５の両方のエッジを用いるように動作することができ、それによって、評価ユニット１２５の時間分解能が２倍になる。これによって、データワード２２０のビット幅も同様に２倍になる。

分解能を高めるために、別の実施例では、入力信号１３２毎に２つのＳｅｒＤｅｓセル又はその直並列変換回路を使用することができる。第２のＳｅｒＤｅｓセル又はその直並列変換回路は、９０°シフトされた高速なクロック、つまりサンプリングクロック２０５により動作する。第２のＳｅｒＤｅｓセルの遅いクロック（即ち、ベースクロック２１０）は、例えば、直並列変換比（１：ｎ→９０°／ｎ）に応じてシフトされる。この構造により、ＳｅｒＤｅｓセルが各サンプリングクロックの両方のエッジを用いるように動作する場合には、評価ユニット１２５の可能な時間分解能がやはり２倍になる。

図４は、２つのＳｅｒＤｅｓセル、即ちＳｅｒＤｅｓセル３００及び第２のＳｅｒＤｅｓセル４００を使用する、評価ユニット１２５のそのような変形形態のブロック回路図を示し、各ＳｅｒＤｅｓセルには、信号１３２が（パラレル信号供給で）印加される。より正確には、第２のＳｅｒＤｅｓセル４００の第２の直並列変換回路４１０には、信号１３２が印加される。この場合、第２のＳｅｒＤｅｓセル４１０の構造及び結線は、ＳｅｒＤｅｓセル３００の構造及び結線に対応することができる。続いて、第２のＳｅｒＤｅｓセル４００又は第２のＳｅｒＤｅｓセル４００の直並列変換回路４１０は、第２のデータワード４２０を供給し、この第２のデータワード４２０は、（直並列変換回路３１０から供給されるデータワード２２０と共に）結合ユニット４３０に供給され、この結合ユニット４３０は、エッジ評価ユニット３２０の機能並びに時間検出ユニット３３０の機能を実現するので、検出された時点３５０に対応する情報が出力される。信号１３２におけるエッジ２００の時点検出の時間分解能を高めるために、第２のＳｅｒＤｅｓセル４００又は第２のＳｅｒＤｅｓセル４００の第２の直並列変換回路４１０には、サンプリングクロック２０５と比較して位相シフトされた第２のサンプリングクロック４４０が印加される。これによって、サンプリングクロック２０５のみを用いて、サンプリングクロック２０５の立ち上がりクロックエッジ及び立ち下がりクロックエッジだけを使用して達成することができる時間分解能よりも高い時間分解能により、信号の跳躍的変化又はエッジ２００を検出することが実現される。例えば、第２のサンプリングクロック４４０は、サンプリングクロック２０５に対して９０°位相シフトさせることができる。また、第２のＳｅｒＤｅｓセル４００又は第２の直並列変換回路４１０は、ベースクロック２１０に対して位相シフトされた第２のベースクロック４５０によってクロック制御され、それによって、第２のデータワード４２０が出力される。これに対して、結合ユニット４３０における時間評価の結果は、例えば、シフトされていない遅いクロック、即ちベースクロック２１０に同期される。（測定）チャネル３６０を、拡張された（測定）チャネル４６０にこのように変更することによって、信号１３２における、発生した信号の跳躍的変化又はエッジ２００の時点の時間分解能の顕著な上昇（倍化）を達成することができる。

更に、最適な実施例によれば、ベースクロック２１０によってクロック制御されているＤフリップフロップ（ＤＦＦ）を（それぞれ）用いて、データワード２２０及び／又は第２のデータワード４２０を、結合ユニット４３０に供給される前に一時記憶することもできる。これによって、データワード２２０及び４２０が結合ユニット４３０に同時に到達することを保証することができるので、結合ユニットへのデータ線における、又は結合ユニットにおける未定義の状態を回避することができる。

更に、例えばＸｉｌｉｎｘ社のＩＤＥＬＡＹ２のような、遅延素子３７０、４７０を用いて、該当するＳｅｒＤｅｓセル３００、４００の直並列変換回路３１０、４１０に印加される前のｐｓ範囲の時間遅延を、各入力信号乃至信号１３２に対して個別に設定することができる。時間的に個別に遅延されている点で、信号１３２とは異なる信号１３２’又は１３２’’が生じる。信号１３２の個別の遅延により、評価ユニット１２５における信号１３２の入力と、直並列変換回路３１０、４１０のサンプリングポイントとの間の、技術に起因する及び／又は環境に起因する不均等な遅延が補償される。使用される全ての直並列変換回路３１０、４１０にわたり信号１３２の最大の等時的なサンプリングが実現され、これによって、評価ユニット１２５及び検出された時点３５０の微分非線形性及び積分非線形性が最小になる。個別に調整可能な遅延要素３７０、４７０によって、信号１３２の立ち上がりエッジ又は立ち下がりエッジにおけるシステムの異なる特性を、信号１３２の立ち上がりエッジ、立ち下がりエッジ、又は両方のエッジに対して最適化されるように補正することができる。信号の両方のエッジに対して最適化された補正は、場合によっては、信号１３２の１つのスイッチングエッジに対する最適化よりも大きい、評価ユニット１２５の非正確性（微分非線形性又は積分非線形性）を生じさせる。信号１３２の一方のスイッチングエッジへの補正を最適化すると、場合によっては、評価ユニット１２５の信号１３２の他方のエッジの測定精度（微分非線形性又は積分非線形性）が著しく低下する。

結果として生じるパラレルな出力データ又はデータワード２２０又は４２０は、図４に図示したシステム構造によれば、ＤＦＴによって、遅い０°のクロックだけ遅延されている。何故ならば、シフトされたＳｅｒＤｅｓセル４００のパラレル出力データ４２０が、シフトされていないクロック（ベースクロック２１０）に同期されるからである。この構造は、評価ユニット１２５のさらに高い時間分解能を達成するために、更に二重化することができる。しかしながら、この構造は、（ＦＰＧＡ）技術では、制限的なパラメータを有する。例えば、使用される可能な限り全てのクロックが１つのクロック発生器において生成されるので、全てのクロックにおけるジッタが同一であることに留意しなければならない。更に、クロック発生器は、異なる出力クロック上で、相応の細粒度の位相シフトを実現することが望まれる。例えば、一般的なＦＰＧＡ技術は、最大８つのクロック出力を備えたクロック発生器を提供する。また、外部のクロック発生器を介してクロックを生成することも可能である。この場合、回路基板及びＦＰＧＡにおけるクロックの分配及び伝播時間には細心の注意を払わなければならない。

例えば、これに関して、サンプリングクロック２０５もベースクロック２１０も、図４には図示していない、評価ユニット１２５外部のクロック発生器（例えば、図１のクロック発生器１４０）によって生成することができ、またベースクロック２１０を、サンプリングクロックから導出することができる。また、例えば、位相シフトをクロック発生器において行うことができ、それによって、第２のサンプリングクロック４４０又は第２のベースクロック４５０が取得される。代替的に、そのような位相シフトされたクロックの提供は、相応に形成された位相シフト素子によって、評価ユニット１２５内においても行うことができる。

例えば、別の各ＳｅｒＤｅｓセルによって、ＦＰＧＡにおいては、別の入力ピンが必要になる。各入力ピンのスイッチング閾値は、入力電圧レベル、ひいては時点が異なると、立ち上がりエッジ又は立ち下がりエッジに対して個別に、即ち入力ピン毎に切り替わる。これによって、システムの微分非線形性が不正確になる。時間情報の均等分布がもはや生じない。この問題は、既に上記において簡潔に説明したように、相応に接続された信号の転送時に遅延の個別の調整を実現できる遅延素子３７０、４７０の使用によって補償することができる。

回路基板の企画時には、全ての入力ピンが可能な限り急峻なスイッチングエッジにより動作されることが考慮されなければならない。場合によっては、ＦＰＧＡにおける入力ピンによって、評価すべき信号を捕捉し、１：ｎマルチプレクサを介して、ｎ個の出力ピン（ＳｅｒＤｅｓセル毎に１ピン）に非同期で出力することが有効である。これらのｎ個の出力信号は、回路基板において、測定段の入力ピンに直接フィードバックされる。ＦＰＧＡの出力ピンは、非常に急峻なスイッチングエッジを生成することができ、それによって、上記の挙動を最小限に抑えることができる。

各構造では、直並列変換の比率が２^ｎ倍で実現され、それによって、粗いカウンタの拡張が可能な限り簡潔に行われることに注意しなければならない。

図５は、図４による評価ユニット１２５の基本機能を説明するための複数の信号経過を含むグラフを示す。一番上の部分グラフには、２つのＳｅｒＤｅｓセル３００及び４００に供給される信号１３２の信号経過が示されている。その下に図示された３つの部分グラフは、図３（又は図４）に示した（第１の）ＳｅｒＤｅｓセル３００に関して図２を参照して既に説明したような、サンプリングクロック２０５、ベースクロック２１０、及びデータワード２２０の信号経過に対応する。続く３つの別の部分グラフには、第２のＳｅｒＤｅｓセル４００に関して図４を参照して既に説明したような、第２の（９０°位相シフトされた）サンプリングクロック４４０、第２の（位相シフトされた）ベースクロック２１０、及びデータワード４２０の信号経過が示されている。ここで、第２のベースクロック４５０の３番目のサイクル、即ち位相シフトされたベースクロック４５０の３番目のサイクルにおいては、第２のデータワード４２０は、もはや値「００１１」ではなく、値「０１１１」を有することが見て取れる。このことは、信号の跳躍的変化又はエッジ２００が、サンプリングクロック２０５を使用するサンプリングよりも、第２の（即ち、９０°位相シフトされた）サンプリングクロック４４０を用いたサンプリングによって、若干早期に発生したことが識別されたことに起因する。結合ユニット４３０において、データワード２２０及び第２のデータワード４２０から、発生した信号の跳躍的変化又はエッジ２００の時点が検出される場合、これに加えて、例えば、データワード２２０及び第２のデータワード４２０の個々の値を交番的に結合して、１つの統合ワード５００を形成することができ、その結果、この統合ワード５００の各位置は、事前に定義された過去の期間を表す。このようにして、信号１３２のエッジ２００の発生の時点３５０の非常に正確な検出を達成できる。

評価ユニット１２５の識別精度の更なる改善を達成するために、図４に図示した構造も更に拡張することができ、この拡張については、図６を参照しながら更に説明する。

図６は、拡張された形態の、時間測定のための一実施例による評価ユニット１２５の基本構造をブロック回路図で示す。図４の評価ユニット１２５とは異なり、例えば、別のチャネル４６０を設けることができ、この別のチャネル４６０においては、ＳｅｒＤｅｓセルが、信号又はエッジ２００の下降方向の跳躍的変化、即ち、例えば、信号１３２のレベル論理１からレベル論理０への移行に反応する。更に、別のチャネル４６０は、別のＳｅｒＤｅｓセル６００を含むことができ、この別のＳｅｒＤｅｓセル６００は、エッジ感度以外はＳｅｒＤｅｓセル３００に対応し、別のデータワード６０５を出力するために、信号１３２、サンプリングクロック２０５及びベースクロック２１０が同様に供給される。別のチャネル４６０は、並列な付加的なＳｅｒＤｅｓセル６１０を含むことができ、この付加的なＳｅｒＤｅｓセル６１０は、エッジ感度以外は第２のＳｅｒＤｅｓセル４００に対応し、付加的なデータワード６２０を出力するために、信号１３２、第２の（位相シフトされた）サンプリングクロック４４０及び第２の（位相シフトされた）ベースクロック４５０が同様に供給される。続いて、別のデータワード６０５及び付加的なデータワード６２０から、結合ユニット４３０に対応する別の結合ユニット６３０において、立ち下がりエッジの発生に関するエッジ評価を行うことができ、また対応する時間情報６４０を全エッジ評価ユニット６５０に送信することができ、続いて、全エッジ評価ユニット６５０は、立ち上がり信号エッジ又は立ち下がり信号エッジのいずれかを有するエッジ２００又は信号の跳躍的変化を検出することができる。続いて、後続の時点検出ユニット６６０においては、発生したエッジ２００の時点に関する該当情報を取得することができ、この際、やはり情報は、ベースクロック２１０の周期数又は周期持続時間を提供する粗いカウンタ３４０からの情報を使用して、それによって、またデータワード２２０、４２０、６０５及び／又は６２０からの情報を使用して、信号１３２のエッジ２００の発生の時点を非常に正確に特定することができる。ハードウェア回路内の信号の伝搬時間を適合させるために、図６に図示したようなこの実施例においても、図４の実施例に関連させて既に詳細に説明したような遅延素子を更に使用することができる。チャンネル３６０（図６を参照されたい）における遅延素子３７０、４７０は、例えば、信号１３２の立ち上がりエッジについて最適化されるように調整され、またチャンネル４６０における遅延素子６８０、６９０は、例えば、信号１３２の立ち下がりエッジについて最適化されるように調整される。これによって、信号１３２の両方のエッジの最大限に正確なサンプリングが達成される。

従って、要約すると、本明細書において紹介するアプローチによれば、ディジタル回路の直並列変換回路を使用して時間測定が行われる。現行のディジタル回路では、ＩＯセル内に、本明細書において紹介する目的のために非常に良好に使用することができる並直列変換回路／直並列変換回路（ＳｅｒＤｅｓ）が設けられている。これらのセルを用いて、少数の線路による高速なデータ伝送が実現される。このために、並直列変換回路においては、パラレルデータがシリアル変換され、高ビットレートで出力される。直並列変換回路は、ビットデータストリームを受信し、データをより低い速度により再びパラレルワードに変換する。直並列変換回路は、入力信号を非常に高いクロックでサンプリングする。この特性が、時間測定に利用される。評価される入力信号は、１つ又は複数の直並列変換回路の入力に印加される。この信号は、直並列変換回路の高いサンプリングレートクロックレートでサンプリングされ、直並列変換回路の出力端において、システムクロックでパラレルに出力される。直並列変換回路においてサンプリングクロックの両方のエッジを使用し、また位相シフトされたサンプリングクロックを用いて直並列変換回路を駆動制御することによって、サンプリングクロックの数倍の時間分解能が達成される。直並列変換回路のデータストリームを、更に適切に処理することができる。直並列変換回路に並列に、システムクロックで動作する粗いカウンタが存在する。このクロックは、１つ又は複数の直並列変換回路によって、そのシリアル・パラレル変換及び結線に応じて分解能が更に高められ、この際、エッジに関する入力信号の複数の入力ステージの最適化も行うことができる。その結果、１つの信号をサンプリングするために、その都度、１つ又は複数の入力ステージが使用される。エッジ評価においては、立ち上がりエッジ又は立ち下がりエッジのための正確な時間値が正確に考慮されなければならない。

回路の特性は、技術及び環境に依存する。技術の依存性を補償するために、回路を較正する必要がある。例えば、遅延素子の遅延を動的に変更することができる。これによって、使用される各ＩＣ又は回路における較正を個別に適合させることができる。環境要因の影響も同様に、遅延素子の遅延を動的に変化させることによって補償することができる。これを技術に依存して、必要に応じて回路の動作中に行うことができる。

上述の図６は、単一の信号１３２のサンプリングの可能な構造を示している。それぞれ１つのＳｅｒＤｅｓセル又は１つの直並列変換回路を備えた各チャネルは、技術に依存して任意の頻度でインスタンス化することができる。これによって、技術的限界に到達するまで、時間分解能の粒度を更に高めることができる。インスタンスの数は、信号１３２の立ち上がりエッジの検出と立ち下がりエッジの検出とで異なっていてもよい。これによって、両方のエッジを異なる分解能により検出することができる。２つの入力ステージは、信号の時間情報を特定するために使用される。

単一の信号のサンプリングは、技術に依存して、任意の頻度で利用することができ、それによって、複数の信号がサンプリングされる。単一の信号のサンプリングの各入力ステージにおいて、それぞれ１つのＳｅｒＤｅｓセル又は直並列変換回路を備えた、実現される個々のチャネルの数は自由である。この数は、検出された単一の信号毎に個別に設定することができる。異なる信号のエッジの時点は、時間評価において相互に関連付けられるか又は出力される。個々のチャネルは、それぞれ検出すべきエッジ毎に最適に較正される。異なる遅延要素の較正及び構成は、モジュール毎に個別に行われ、これによって最大限のフレキシビリティを有する。構成は、伝播時間についての技術に依存して行うことができ、環境要因に基づいてシミュレーションすることができる。

本明細書において紹介するアプローチの利点は、ディジタル回路（例えばプログラミング可能なロジックＦＰＧＡ）を用いて、多数の入力信号を１つのＩＣによってサンプリングすることができ、また相互に測定できるということである。別個の時間測定回路とは異なり、複数の入力信号において、多数のレベル移行を短時間で異なる入力信号間でも評価できるという利点が提供される。較正は、環境要因を調整するために行うことができる。ディジタル信号処理のためのシステムにおいては、プログラミング可能なディジタル回路が使用されることが多いので、別の集積回路（ＩＣ）を用いることなく時間測定が実現される。

ここで紹介したアプローチは、ディジタル入力信号を時間的に非常に高い粒度で分解することができるディジタル回路として設計することができる。時間分解能は、ディジタル回路のサンプリングクロック及びシステムクロック（即ち、ベースクロック）の最大限可能な時間分解能を大幅に上回る必要がある。この回路の使用時には、入力信号の２つのエッジ間の距離又はエッジの時点を検出することができる。異なる入力信号に対して２つ以上の回路を使用する場合、入力信号のエッジ間の時間的な距離又は入力信号のエッジの時点を検出することができる。回路の入力端を立ち上がりエッジ及び立ち下がりエッジに対して明示的に最適化することができるので、立ち上がりエッジ及び立ち下がりエッジの異なる技術による検出を補償することができる。入力信号の立ち上がりエッジ及び立ち下がりエッジの検出のために、入力信号毎に２つの回路を使用することができる。

求められた測定値は、例えば、（車両における反射を考慮した）送信機と受信機との間のレーザパルス１３０のような光の伝播時間のために使用することができる。これによって、距離を求めることができる。回路は、有利には、プログラミング可能なロジック及び／又は用途固有の回路として実装することができる。種々のセンサ用途のために、ディジタル電子回路及び集積回路（ＩＣ）におけるディジタル入力信号のエッジ間の時間を測定することが好適である。１つの入力信号におけるエッジ又は複数の入力信号間のエッジの時間的な関係を求めることができる。ディジタル回路のシステムクロック／ベースクロックによる分解能は、過度に低いことが多いか、又はディジタル回路のシステムクロックは、相応の時間的な分解能が達成されるように高めることはできない、又は高められるべきではない。従って、システムクロック／ベースクロックに比べて非常に高い時間的な分解能を実現するディジタル回路を設計する必要がある。回路は、例えば、１回プログラミング可能なディジタル回路及び複数回プログラミング可能なディジタルＩＣ（例えばＦＰＧＡ）、並びに用途固有のＩＣ（例えばＡＳＩＣ）として実装することができる。

図７は、信号のエッジの時点を測定するための方法７００としての、本明細書において紹介するアプローチの一実施例のフローチャートを示す。方法７００は、信号と、エッジの時点を評価するためのディジタル評価ユニットを動作させるためのベースクロックと、を読み込むステップ７１０を含む。更に、方法７００は、ＳｅｒＤｅｓセルの直並列変換回路を使用して、信号を表すデータワードを形成するステップ７２０を含み、ここで、データワードは、複数のビットを有し、更にＳｅｒＤｅｓセルには、信号をサンプリングするための、ベースクロックよりも高いサンプリングクロックが印加される。最後に、方法７００は、評価ユニットにおいてデータワード及びベースクロックを使用して信号のエッジの時点を検出するステップ７３０を含み、それによって、信号のエッジの時点が測定される。

別の変形形態では、テスト信号の伝播時間を特定するための方法７５０のフローチャートが紹介され、この方法７５０では、出力すべきテスト信号の開始時点及び／又は受信するテスト信号の受信時点が、信号のエッジの時点を測定するための本方法の本明細書において紹介する変形形態のステップを使用して測定され、更に、特定するステップ７６０では、開始時点及び受信時点を使用して、伝播時間が特定される。

要約すると、本明細書において紹介するアプローチによって、ＦＰＧＡにおける簡単で高分解能の時間測定を実現できることが認められる。入力信号の立ち上がりエッジ及び立ち下がりエッジを同等の品質で測定するために、各エッジについて最適化された測定チャネルをそれぞれ実装することができる。

遅延要素の使用は、ディジタル設計において調整できるようにすることが予定された。従って、遅延は必要に応じて動的に調整することもできる。これによって、動作中の測定チャンネルの較正が実現される。つまり、モジュール固有又は環境固有のパラメータの補償も実現される。本明細書において紹介するアプローチでは、２つのチャンネルのみが実装されている。しかしながら、遥かに多くの測定チャンネルを実装することも考えられる。

実施例において、第１の特徴と第２の特徴とが「及び／又は」で結ばれている場合、このことは、その実施例が、ある実施形態では第１の特徴及び第２の特徴の両方を有し、別の実施形態では第１の特徴又は第２の特徴の一方のみを有することを意味すると解される。

Claims (13)

1. 信号（１３２）のエッジ（２００）の時点を検出するための方法（７００）であって、
   前記方法（７００）は、
   － 前記信号（１３２）と、前記エッジ（２００）の前記時点を評価するためのディジタル評価ユニット（１２５）を動作させるためのベースクロック（２１０）と、を読み込むステップ（７１０）と；
   － ＳｅｒＤｅｓセル（３００）の直並列変換回路（３１０）を使用して、前記信号（１３２）を表すデータワード（２２０）を形成するステップ（７２０）であって、前記データワード（２２０）は、複数のビットを有し、更に前記ＳｅｒＤｅｓセル（３００）に、前記信号（１３２）をサンプリングするための、前記ベースクロック（２１０）よりも高いサンプリングクロック（２０５）を印加し、前記信号（１３２）をサンプリングするために、前記サンプリングクロック（２０５）の１つのエッジ又は２つのエッジを使用する、ステップ（７２０）と、
   － 前記信号（１３２）の前記エッジ（２００）の前記時点を、前記ディジタル評価ユニット（１２５）において、前記データワード（２２０）及び前記ベースクロック（２１０）を使用して検出するステップ（７３０）と、を有する方法（７００）において、
   前記信号（１３２）を表す第２のデータワード（４２０）の前記形成ステップ（７２０）において、第２のＳｅｒＤｅｓセル（４００）の第２の直並列変換回路（４１０）を使用して、複数のビットを有する前記第２のデータワード（４２０）を形成し、前記第２のＳｅｒＤｅｓセル（４００）に、前記信号（１３２）をサンプリングするための、前記サンプリングクロック（２０５）に対して所定の位相角だけシフトされた、前記ベースクロック（４５０）よりも高い第２のサンプリングクロック（４４０）を印加し、前記第２のＳｅｒＤｅｓセル（４００）に、前記ベースクロック（２１０）に対して所定の位相角だけシフトされた第２のベースクロック（４５０）を印加し、前記検出ステップ（７３０）において、前記第２のデータワード（４２０）を更に使用して、前記時点を検出し、前記検出ステップ（７３０）において、前記データワード（２２０）の値と、前記第２のデータワード（４２０）の値と、を交番的に組み合わせて１つの統合ワード（５００）の値を形成し、前記時点を、前記統合ワード（５００）を更に使用して検出することを特徴とする、方法（７００）。
2. 前記形成するステップ（７２０）において、前記ＳｅｒＤｅｓセル（３００）に前記サンプリングクロック（２０５）が印加される前に、前記サンプリングクロック（２０５）を前記ベースクロック（２１０）に同期させ、前記サンプリングクロック（２０５）及び前記ベースクロック（２１０）は、クロック発生器から供給される信号から導出されていることを特徴とする、請求項１に記載の方法（７００）。
3. 前記形成ステップ（７２０）において、前記信号（１３２）を表す別のデータワード（６０５）を、別のＳｅｒＤｅｓセル（６００）の直並列変換回路を使用して更に形成し、前記別のデータワード（６０５）は、複数のビットを有し、更に前記別のＳｅｒＤｅｓセル（６００）に、前記信号（１３２）をサンプリングするための、前記ベースクロック（２１０）よりも高いサンプリングクロック（２０５）を印加し、前記ＳｅｒＤｅｓセル（３００）及び前記別のＳｅｒＤｅｓセル（６００）は、それぞれ、前記信号（１３２）のエッジ勾配の異なる符号に反応し、前記検出ステップ（７３０）において、前記信号（１３２）の前記エッジ（２００）の前記時点を、前記評価ユニット（１２５）において、前記別のデータワード（６０５）及び前記ベースクロック（２１０）を使用して検出することによって、前記信号（１３２）の前記エッジ（２００）の前記時点を測定することを特徴とする、請求項１から２のいずれか一項に記載の方法（７００）。
4. 前記形成ステップ（７２０）において、前記別のＳｅｒＤｅｓセル（６００）は、前記データワード（２２０）とは異なるビット数を有する別のデータワード（６０５）を出力するように構成されていることを特徴とする、請求項３に記載の方法（７００）。
5. 前記形成ステップ（７２０）において、前記信号（１３２）を表し、且つ複数のビットを有する付加的なデータワード（６２０）を、付加的なＳｅｒＤｅｓセル（６１０）の直並列変換回路を使用して形成し、前記付加的なＳｅｒＤｅｓセル（６１０）に、前記信号（１３２）をサンプリングのための、前記サンプリングクロック（２０５）に対して所定の位相角だけシフトされた付加的なサンプリングクロックを印加し、前記検出ステップ（７３０）において、前記時点を、前記付加的なデータワード（６２０）を更に使用して検出することを特徴とする、請求項３又は４に記載の方法（７００）。
6. 前記読み込むステップ（７１０）において、前記ＳｅｒＤｅｓセル（３００、４００、６００、６１０）のうちの少なくとも１つへの供給前に、前記信号を遅延させることを特徴とする、請求項１から５のいずれか一項に記載の方法（７００）。
7. テスト信号（１３０、１３０’）の伝播時間及び／又はパルス幅を特定するための方法（７５０）であって、送信されるテスト信号（１３０）の立ち上がりエッジ及び／若しくは立ち下がりエッジの１つの時点及び／若しくは複数の時点、並びに／又は受信されるテスト信号（１３０’）の立ち上がりエッジ及び／若しくは立ち下がりエッジの１つの時点及び／若しくは複数の時点を、請求項１から６のいずれか一項に記載の方法（７００）のステップ（７１０、７２０、７３０）を使用して検出し、更に、特定ステップ（７６０）において、前記伝播時間を、前記立ち上がりエッジ及び／又は前記立ち下がりエッジの時点を使用して特定することを特徴とする、方法（７５０）。
8. 交通監視装置（１００）のレーザパルス（１３０、１３０’）の伝播時間をテスト信号（１３０、１３０’）として特定する、請求項７に記載の方法（８００）。
9. 信号（１３０）のエッジ（２００）の時点を測定するための評価ユニット（１２５）であって、前記評価ユニット（１２５）は、請求項１から６に記載の方法（７００）のステップ（７１０、７２０、７３０）を実行及び／又は制御するように構成されている装置（１３５、１４０、１５０、３００、３２０、３３０）を有することを特徴とする、評価ユニット（１２５）。
10. 前記評価ユニットは、ディジタル集積回路として形成されていることを特徴とする、請求項９に記載の評価ユニット（１２５）。
11. 前記評価ユニット（１２５）のベースクロック（２１０）及び／又はサンプリングクロック（２０５）を、前記評価ユニット（１２５）の外部から供給するために、少なくとも１つのクロック入力端子が設けられていることを特徴とする、請求項９又は１０に記載の評価ユニット（１２５）。
12. 請求項１から６のいずれか一項に記載の方法（７００）のステップ（７１０、７２０、７３０）を実行及び／又は制御するように設計されているコンピュータプログラム。
13. 請求項１２に記載のコンピュータプログラムが記憶されている、機械可読な記憶媒体。

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