JPH08189942A - パルス幅計測装置 - Google Patents
パルス幅計測装置Info
- Publication number
- JPH08189942A JPH08189942A JP7001954A JP195495A JPH08189942A JP H08189942 A JPH08189942 A JP H08189942A JP 7001954 A JP7001954 A JP 7001954A JP 195495 A JP195495 A JP 195495A JP H08189942 A JPH08189942 A JP H08189942A
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- JP
- Japan
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- pulse
- pulse width
- input
- mcu
- input pulses
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/19—Monitoring patterns of pulse trains
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R29/00—Arrangements for measuring or indicating electric quantities not covered by groups G01R19/00 - G01R27/00
- G01R29/02—Measuring characteristics of individual pulses, e.g. deviation from pulse flatness, rise time or duration
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Measuring Frequencies, Analyzing Spectra (AREA)
- Manipulation Of Pulses (AREA)
- Measurement Of Unknown Time Intervals (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】
【目的】 ＭＣＵ内のタイマカウンタを専有することな
く、また、ＭＣＵが他の処理を行うことが可能にＭＣＵ
を使用してパルス幅の計測を行う。 【構成】 ＭＣＵは、８ビットのＳＰＩ１と、シフトク
ロック発生回路２と、外部割り込み手段３と、図示しな
い受信カウンタとを備えて構成されている。入力パルス
は、ＳＰＩ１と外部割り込み手段３とに入力される。Ｓ
ＰＩ１は、外部割り込みの発生を契機として、シフトク
ロック発生回路２からのシフトパルスにより入力パルス
をサンプリングして入力パルスの受信を行い、８回のサ
ンプリング後、図示しない受信カウンタを＋１すると共
に、再度元に戻って入力パルスの受信を続ける。パルス
の受信終了後、受信カウンタの値と、パルスの受信終了
時のＳＰＩのビット値とシフトパルス周期とによりパル
ス幅が演算される。
く、また、ＭＣＵが他の処理を行うことが可能にＭＣＵ
を使用してパルス幅の計測を行う。 【構成】 ＭＣＵは、８ビットのＳＰＩ１と、シフトク
ロック発生回路２と、外部割り込み手段３と、図示しな
い受信カウンタとを備えて構成されている。入力パルス
は、ＳＰＩ１と外部割り込み手段３とに入力される。Ｓ
ＰＩ１は、外部割り込みの発生を契機として、シフトク
ロック発生回路２からのシフトパルスにより入力パルス
をサンプリングして入力パルスの受信を行い、８回のサ
ンプリング後、図示しない受信カウンタを＋１すると共
に、再度元に戻って入力パルスの受信を続ける。パルス
の受信終了後、受信カウンタの値と、パルスの受信終了
時のＳＰＩのビット値とシフトパルス周期とによりパル
ス幅が演算される。
Description
【０００１】
【産業上の利用分野】本発明は、パルス幅計測装置に係
り、特に、通信用のシリアルペリフェラルインタフェー
ス（以下、ＳＰＩという）を備えるマイクロコントロー
ルユニット（以下、ＭＣＵという）を使用するパルス幅
計測装置に関する。
り、特に、通信用のシリアルペリフェラルインタフェー
ス（以下、ＳＰＩという）を備えるマイクロコントロー
ルユニット（以下、ＭＣＵという）を使用するパルス幅
計測装置に関する。
【０００２】
【従来の技術】データ伝送等の通信分野において、伝送
されてくるデータ信号のパルス幅を計測する必要が生じ
る場合がある。このような場合のパルス幅の計測に関す
る従来技術として、ＭＣＵのソフトウエアループカウン
タを使用する方法、タイマカウンタを使用する方法等が
知られている。以下、図面により、従来技術によるパル
ス幅の計測方法を説明する。
されてくるデータ信号のパルス幅を計測する必要が生じ
る場合がある。このような場合のパルス幅の計測に関す
る従来技術として、ＭＣＵのソフトウエアループカウン
タを使用する方法、タイマカウンタを使用する方法等が
知られている。以下、図面により、従来技術によるパル
ス幅の計測方法を説明する。
【０００３】図３はＭＣＵのソフトウエアループカウン
タを使用する方法を説明する図である。図３に示すよう
に、入力パルスは、ＭＣＵのデータ入力端子Ｄに入力さ
れる。ＭＣＵは、ＣＰＵ等の処理ユニットを備えて構成
されており、内部に格納されるソフトウエアにより、Ｍ
ＣＵの内部クロックをカウントすることにより入力され
るパルスのパルス幅を計測している。
タを使用する方法を説明する図である。図３に示すよう
に、入力パルスは、ＭＣＵのデータ入力端子Ｄに入力さ
れる。ＭＣＵは、ＣＰＵ等の処理ユニットを備えて構成
されており、内部に格納されるソフトウエアにより、Ｍ
ＣＵの内部クロックをカウントすることにより入力され
るパルスのパルス幅を計測している。
【０００４】すなわち、ＭＣＵは、入力されるパルスの
レベルを判断し、そのレベルが変化したとき（図示例で
はＨレベルからＬレベル）からソフトウエアによるルー
プカウンタによりクロックのカウントを開始し、入力パ
ルスが元のレベルに復帰したときにカウントを停止し
て、そのときのカウント値から、例えば、そのカウント
値にクロック周期を乗算する演算を行って、入力パルス
のパルス幅を計測している。この場合、カウントの開
始、終了は、ソフトウエアにより入力パルスのレベルを
監視して行われるが、入力パルスを割り込み端子ＩＮＴ
に並列に入力して、その割り込みにより行うようにして
もよい。
レベルを判断し、そのレベルが変化したとき（図示例で
はＨレベルからＬレベル）からソフトウエアによるルー
プカウンタによりクロックのカウントを開始し、入力パ
ルスが元のレベルに復帰したときにカウントを停止し
て、そのときのカウント値から、例えば、そのカウント
値にクロック周期を乗算する演算を行って、入力パルス
のパルス幅を計測している。この場合、カウントの開
始、終了は、ソフトウエアにより入力パルスのレベルを
監視して行われるが、入力パルスを割り込み端子ＩＮＴ
に並列に入力して、その割り込みにより行うようにして
もよい。
【０００５】図４はＭＣＵのタイマカウンタを使用する
方法を説明する図である。この例の場合にも、入力パル
スは、ＭＣＵにデータ入力端子Ｄに入力される。そし
て、ＭＣＵは、内部に設けられているタイマカウンタに
より、ＭＣＵ内で生成されるタイマパルスをカウントす
ることにより入力されるパルスのパルス幅を計測してい
る。
方法を説明する図である。この例の場合にも、入力パル
スは、ＭＣＵにデータ入力端子Ｄに入力される。そし
て、ＭＣＵは、内部に設けられているタイマカウンタに
より、ＭＣＵ内で生成されるタイマパルスをカウントす
ることにより入力されるパルスのパルス幅を計測してい
る。
【０００６】すなわち、ＭＣＵは、入力されるパルスの
レベルを判断し、そのレベルが変化したとき（図示例で
はＨレベルからＬレベル）ＭＣＵ内に設けられているタ
イマカウンタの値を読み出して保持しておき、入力パル
スが元のレベルに復帰したときに、そのときのタイマカ
ウンタの値を読み出し、その値から前記保持しておいた
タイマカウンタの値を減算し、その結果値から、例え
ば、その結果値にタイマパルスの周期を乗算する演算を
行って、入力パルスのパルス幅を計測している。この場
合、カウント値の読み出しは、ソフトウエアにより入力
パルスのレベルを監視して行われるが、前述の場合と同
様に、入力パルスを割り込み端子ＩＮＴに並列に入力し
て、その割り込みにより行うようにしてもよい。
レベルを判断し、そのレベルが変化したとき（図示例で
はＨレベルからＬレベル）ＭＣＵ内に設けられているタ
イマカウンタの値を読み出して保持しておき、入力パル
スが元のレベルに復帰したときに、そのときのタイマカ
ウンタの値を読み出し、その値から前記保持しておいた
タイマカウンタの値を減算し、その結果値から、例え
ば、その結果値にタイマパルスの周期を乗算する演算を
行って、入力パルスのパルス幅を計測している。この場
合、カウント値の読み出しは、ソフトウエアにより入力
パルスのレベルを監視して行われるが、前述の場合と同
様に、入力パルスを割り込み端子ＩＮＴに並列に入力し
て、その割り込みにより行うようにしてもよい。
【０００７】
【発明が解決しようとする課題】前記図３により説明し
た従来技術は、ＭＣＵのソフトウエア処理が、パルス幅
計測中、パルス幅計測のために専有されてしまい、ＭＣ
Ｕがその間他のソフトウエア処理を行うことができなく
なるという問題点を有している。そして、このような問
題点を回避するために、入力パルスのレベルの判定を、
クロック周期より長い一定の周期で行うこともできる
が、この場合、パルス幅計測の分解能を低下させてしま
うという問題点を生じさせる。
た従来技術は、ＭＣＵのソフトウエア処理が、パルス幅
計測中、パルス幅計測のために専有されてしまい、ＭＣ
Ｕがその間他のソフトウエア処理を行うことができなく
なるという問題点を有している。そして、このような問
題点を回避するために、入力パルスのレベルの判定を、
クロック周期より長い一定の周期で行うこともできる
が、この場合、パルス幅計測の分解能を低下させてしま
うという問題点を生じさせる。
【０００８】また、この従来技術は、ＭＣＵのソフトウ
エアの処理速度が遅い場合、入力パルスのパルス幅の計
測が不可能になる場合があるという問題点を有してい
る。
エアの処理速度が遅い場合、入力パルスのパルス幅の計
測が不可能になる場合があるという問題点を有してい
る。
【０００９】さらに、前記図４により説明した従来技術
は、ＭＣＵ内に設けられているタイマカウンタを使用し
ているので、図３により説明した従来技術と異なり、パ
ルス幅の計測中にもＭＣＵが他の処理を行うことが可能
である。しかし、この従来技術は、パルス幅の計測のた
めにタイマカウンタを専有することになり、他の処理の
ためにタイマカウンタを使用することができなくなると
いう問題点を有している。また、この従来技術は、長時
間のパルス幅を計測しようとするためには多ビットのカ
ウンタを必要とし、ＭＣＵ内に設けられているタイマカ
ウンタではパルス幅の計測が不可能になる場合があると
いう問題点を有している。
は、ＭＣＵ内に設けられているタイマカウンタを使用し
ているので、図３により説明した従来技術と異なり、パ
ルス幅の計測中にもＭＣＵが他の処理を行うことが可能
である。しかし、この従来技術は、パルス幅の計測のた
めにタイマカウンタを専有することになり、他の処理の
ためにタイマカウンタを使用することができなくなると
いう問題点を有している。また、この従来技術は、長時
間のパルス幅を計測しようとするためには多ビットのカ
ウンタを必要とし、ＭＣＵ内に設けられているタイマカ
ウンタではパルス幅の計測が不可能になる場合があると
いう問題点を有している。
【００１０】本発明の目的は、前記従来技術の問題点を
解決し、ＭＣＵ内のタイマカウンタを専有することな
く、また、ＭＣＵが他の処理を行うことが可能にＭＣＵ
を使用してパルス幅の計測を行うことを可能にしたパル
ス幅計測装置を提供することにある。
解決し、ＭＣＵ内のタイマカウンタを専有することな
く、また、ＭＣＵが他の処理を行うことが可能にＭＣＵ
を使用してパルス幅の計測を行うことを可能にしたパル
ス幅計測装置を提供することにある。
【００１１】
【課題を解決するための手段】本発明によれば前記目的
は、通信用のシリアルペリフェラルインタフェースを備
えるマイクロコントロールユニットを使用するパルス幅
計測装置において、パルス幅を計測すべきパルスの入力
部を、マイクロコントロールユニットのＣＰＵの割り込
み手段と、前記シリアルペリフェラルインタフェースと
に並列に接続し、前記パルス入力部から入力されるパル
スの計測開始を前記割り込み手段により識別し、前記シ
リアルペリフェラルインタフェースは、入力パルスを基
準クロックによりサンプリングしながら繰返して受信す
ることにより入力パルスのパルス幅を計測することによ
り達成される。
は、通信用のシリアルペリフェラルインタフェースを備
えるマイクロコントロールユニットを使用するパルス幅
計測装置において、パルス幅を計測すべきパルスの入力
部を、マイクロコントロールユニットのＣＰＵの割り込
み手段と、前記シリアルペリフェラルインタフェースと
に並列に接続し、前記パルス入力部から入力されるパル
スの計測開始を前記割り込み手段により識別し、前記シ
リアルペリフェラルインタフェースは、入力パルスを基
準クロックによりサンプリングしながら繰返して受信す
ることにより入力パルスのパルス幅を計測することによ
り達成される。
【００１２】
【作用】本発明は、ＭＣＵ内に設けられているＳＰＩに
よりサンプリングを行って入力パルスのパルス幅の計測
を行っているので、ＭＣＵ内のＣＰＵが、その間他の処
理を続けることができ、パルス幅計測用のタイマカウン
タを必要としないので、パルス幅計測用のタイマカウン
タを他の目的のために使用することができる。
よりサンプリングを行って入力パルスのパルス幅の計測
を行っているので、ＭＣＵ内のＣＰＵが、その間他の処
理を続けることができ、パルス幅計測用のタイマカウン
タを必要としないので、パルス幅計測用のタイマカウン
タを他の目的のために使用することができる。
【００１３】さらに、本発明は、サンプリングによる処
理であり、ソフトウエア処理を必要としないため、ソフ
トウエアの処理速度が遅いＭＣＵを使用する場合にも、
パルス幅計測の分解能を上げることができる。
理であり、ソフトウエア処理を必要としないため、ソフ
トウエアの処理速度が遅いＭＣＵを使用する場合にも、
パルス幅計測の分解能を上げることができる。
【００１４】
【実施例】以下、本発明によるパルス幅計測装置の一実
施例を図面により詳細に説明する。
施例を図面により詳細に説明する。
【００１５】図１は本発明の一実施例によるパルス幅計
測装置の構成を示すブロック図、図２は動作を説明する
フローチャートである。図１において、１はＳＰＩ、２
はシフトクロック発生回路、３は割り込み手段である。
測装置の構成を示すブロック図、図２は動作を説明する
フローチャートである。図１において、１はＳＰＩ、２
はシフトクロック発生回路、３は割り込み手段である。
【００１６】本発明で使用するＭＣＵは、８ビットのシ
フトレジスタにより構成されるＳＰＩ１と、ＣＰＵクロ
ックを分周するシフトクロック発生回路２と、外部割り
込み手段３と、図示しない受信カウンタ及びＣＰＵとを
備えて構成されている。そして、パルス幅を計測しよう
とする入力パルスは、データ入力端子からＳＰＩ１に入
力され、また、入力パルスは、割り込み端子ＩＮＴから
外部割り込み手段３にも入力される。
フトレジスタにより構成されるＳＰＩ１と、ＣＰＵクロ
ックを分周するシフトクロック発生回路２と、外部割り
込み手段３と、図示しない受信カウンタ及びＣＰＵとを
備えて構成されている。そして、パルス幅を計測しよう
とする入力パルスは、データ入力端子からＳＰＩ１に入
力され、また、入力パルスは、割り込み端子ＩＮＴから
外部割り込み手段３にも入力される。
【００１７】外部割り込み手段３は、入力パルスの状態
変化により外部割り込みを発生するもので、入力パルス
立ち下がり、立上り、あるいは、それらの両方のどの状
態で外部割り込みを発生させるかが予め設定されて、そ
の設定された条件により、外部割り込みを発生させる。
図示本発明の一実施例では、入力パルスのＬレベルの幅
を計測するものとし、入力パルスがＨレベルからＬレベ
ルに変化したとき、外部割り込み手段３が外部割り込み
を発生するものとする。
変化により外部割り込みを発生するもので、入力パルス
立ち下がり、立上り、あるいは、それらの両方のどの状
態で外部割り込みを発生させるかが予め設定されて、そ
の設定された条件により、外部割り込みを発生させる。
図示本発明の一実施例では、入力パルスのＬレベルの幅
を計測するものとし、入力パルスがＨレベルからＬレベ
ルに変化したとき、外部割り込み手段３が外部割り込み
を発生するものとする。
【００１８】ＳＰＩ１は、前述した外部割り込み手段３
からの外部割り込みの発生を契機として、シフトクロッ
ク発生回路２からのシフトパルスにより入力パルスをサ
ンプリングして入力パルスの受信を行う。そして、８回
のサンプリング後、図示しない受信カウンタを＋１する
と共に、再度元に戻って入力パルスの受信を続ける。ま
た、ＳＰＩ１は、データの受信により受信データのレベ
ルに変化が生じたとき、その変化を外部に対する割り込
み信号として発生し、パルスの受信を終了する。
からの外部割り込みの発生を契機として、シフトクロッ
ク発生回路２からのシフトパルスにより入力パルスをサ
ンプリングして入力パルスの受信を行う。そして、８回
のサンプリング後、図示しない受信カウンタを＋１する
と共に、再度元に戻って入力パルスの受信を続ける。ま
た、ＳＰＩ１は、データの受信により受信データのレベ
ルに変化が生じたとき、その変化を外部に対する割り込
み信号として発生し、パルスの受信を終了する。
【００１９】シフトクロック発生回路３は、図示しない
ＣＰＵに与えられているＣＰＵクロックを分周して、所
定の周期を有するシフトパルスを発生して、前述した入
力パルスの受信のためにＳＰＩ１に与える。この場合の
分周比は、パルス幅計測の要求される分解能により適宜
定められる。
ＣＰＵに与えられているＣＰＵクロックを分周して、所
定の周期を有するシフトパルスを発生して、前述した入
力パルスの受信のためにＳＰＩ１に与える。この場合の
分周比は、パルス幅計測の要求される分解能により適宜
定められる。
【００２０】次に、図２に示すフローを参照して、前述
した本発明の一実施例の動作をさらに詳細に説明する。
した本発明の一実施例の動作をさらに詳細に説明する。
【００２１】（１）外部割り込みの発生が監視され、外
部割り込みの発生により、ＳＰＩ１は、入力パルスの受
信を開始する（ステップ２１、２２）。
部割り込みの発生により、ＳＰＩ１は、入力パルスの受
信を開始する（ステップ２１、２２）。
【００２２】（２）同時に、受信カウンタを初期化し、
ＳＰＩ１が入力パルスの８回のサンプリングを終了した
か否かをチェックする（ステップ２３、２４）。
ＳＰＩ１が入力パルスの８回のサンプリングを終了した
か否かをチェックする（ステップ２３、２４）。
【００２３】（３）ステップ２４のチェックでＳＰＩ１
が入力パルスのサンプリングを８回終了していない場
合、計測すべき入力パルスが終了しているか否かをチェ
ックし、入力パルスが終了していない場合、ＳＰＩ１が
入力パルスのサンプリングを８回終了まで、または、入
力パルスが終了するまで、ステップ２４と当該ステップ
２７との処理を続ける（ステップ２７）。
が入力パルスのサンプリングを８回終了していない場
合、計測すべき入力パルスが終了しているか否かをチェ
ックし、入力パルスが終了していない場合、ＳＰＩ１が
入力パルスのサンプリングを８回終了まで、または、入
力パルスが終了するまで、ステップ２４と当該ステップ
２７との処理を続ける（ステップ２７）。
【００２４】（４）ステップ２４のチェックでＳＰＩ１
が入力パルスのサンプリングを８回終了した場合、受信
カウンタを＋１し、ＳＰＩ１による入力パルスの受信を
再開する（ステップ２５、２６）。
が入力パルスのサンプリングを８回終了した場合、受信
カウンタを＋１し、ＳＰＩ１による入力パルスの受信を
再開する（ステップ２５、２６）。
【００２５】（５）ステップ２７のチェックで計測すべ
き入力パルスが終了した場合、ＳＰＩ１による入力パル
スの受信を終了し、パルス幅の演算を行う（ステップ２
８、２９）。
き入力パルスが終了した場合、ＳＰＩ１による入力パル
スの受信を終了し、パルス幅の演算を行う（ステップ２
８、２９）。
【００２６】ステップ２９によるパルス幅の演算は、
（シフトクロック発生回路３からのクロック周期×８×
受信カウンタのカウント値）＋（シフトクロック発生回
路３からのクロック周期×最後にＳＰＩ１が受信したビ
ット数）として行われればよく、これにより、入力パル
スのパルス幅を得ることができる。
（シフトクロック発生回路３からのクロック周期×８×
受信カウンタのカウント値）＋（シフトクロック発生回
路３からのクロック周期×最後にＳＰＩ１が受信したビ
ット数）として行われればよく、これにより、入力パル
スのパルス幅を得ることができる。
【００２７】前述した本発明の一実施例は、入力パルス
の終了をＳＰＩ１が判定して、外部に対する割り込みを
発生するとして説明したが、本発明は、外部割り込み手
段３に、入力パルスの立下がり時及び立上り時に割り込
みを発生させるようにして、入力パルスの終了を判定さ
せるようにすることもできる。
の終了をＳＰＩ１が判定して、外部に対する割り込みを
発生するとして説明したが、本発明は、外部割り込み手
段３に、入力パルスの立下がり時及び立上り時に割り込
みを発生させるようにして、入力パルスの終了を判定さ
せるようにすることもできる。
【００２８】また、前述した本発明の一実施例は、ＳＰ
Ｉ１が８ビットのシフトレジスタにより構成されている
として説明したが、ＳＰＩは、何ビットのシフトレジス
タで構成されてもよい。
Ｉ１が８ビットのシフトレジスタにより構成されている
として説明したが、ＳＰＩは、何ビットのシフトレジス
タで構成されてもよい。
【００２９】
【発明の効果】以上説明したように本発明によれば、Ｍ
ＣＵ内に設けられているＳＰＩによるサンプリングによ
り入力パルスのパルス幅の計測を行うことができるの
で、ＭＣＵ内のＣＰＵが、その間他の処理を続けること
ができる。また、本発明によれば、パルス幅計測用のタ
イマカウンタを必要としないので、パルス幅計測用のタ
イマカウンタを他の目的のために使用することができ
る。
ＣＵ内に設けられているＳＰＩによるサンプリングによ
り入力パルスのパルス幅の計測を行うことができるの
で、ＭＣＵ内のＣＰＵが、その間他の処理を続けること
ができる。また、本発明によれば、パルス幅計測用のタ
イマカウンタを必要としないので、パルス幅計測用のタ
イマカウンタを他の目的のために使用することができ
る。
【００３０】さらに、本発明は、サンプリングによる処
理であり、ソフトウエア処理を必要としないため、ソフ
トウエアの処理速度が遅いＭＣＵを使用する場合にも、
パルス幅計測の分解能を上げることができる。
理であり、ソフトウエア処理を必要としないため、ソフ
トウエアの処理速度が遅いＭＣＵを使用する場合にも、
パルス幅計測の分解能を上げることができる。
【図１】本発明の一実施例によるパルス幅計測装置の構
成を示すブロック図である。
成を示すブロック図である。
【図２】図１の動作を説明するフローチャートである。
【図３】ＭＣＵのソフトウエアループカウンタを使用す
る従来技術の方法を説明する図である。
る従来技術の方法を説明する図である。
【図４】ＭＣＵのタイマカウンタを使用する従来技術の
方法を説明する図である。
方法を説明する図である。
１ シリアルペリフェラルインタフェース（ＳＰＩ） ２ シフトクロック発生回路 ３ 割り込み手段
Claims (3)
- 【請求項１】 通信用のシリアルペリフェラルインタフ
ェースを備えるマイクロコントロールユニットを使用す
るパルス幅計測装置において、パルス幅を計測すべきパ
ルスの入力部を、マイクロコントロールユニットのＣＰ
Ｕの割り込み手段と、前記シリアルペリフェラルインタ
フェースとに並列に接続し、前記パルス入力部から入力
されるパルスの計測開始を前記割り込み手段により識別
し、前記シリアルペリフェラルインタフェースは、入力
パルスを基準クロックによりサンプリングしながら繰返
して受信することにより入力パルスのパルス幅を計測す
ることを特徴とするパルス幅計測装置。 - 【請求項２】 前記シリアルペリフェラルインタフェー
スは、少なくとも８個の基準クロックによる入力パルス
のサンプリングにより初期状態に戻されて入力パルスの
受信を続け、入力パルスの終了時に外部に対して割り込
みを発行することを特徴とする請求項１記載のパルス幅
計測装置。 - 【請求項３】 前記基準クロックは、ＣＰＵクロックを
分周して生成され、その分周比の変更により計測するパ
ルス幅の分解能を変更することを特徴とする請求項１ま
たは２記載のパルス幅計測装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7001954A JPH08189942A (ja) | 1995-01-10 | 1995-01-10 | パルス幅計測装置 |
| KR1019960000242A KR100207926B1 (ko) | 1995-01-10 | 1996-01-09 | 펄스폭 계측방법 및 그 장치 |
| DE19600569A DE19600569A1 (de) | 1995-01-10 | 1996-01-09 | Verfahren und Vorrichtung zur Impulsbreitenmessung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7001954A JPH08189942A (ja) | 1995-01-10 | 1995-01-10 | パルス幅計測装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08189942A true JPH08189942A (ja) | 1996-07-23 |
Family
ID=11515998
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7001954A Withdrawn JPH08189942A (ja) | 1995-01-10 | 1995-01-10 | パルス幅計測装置 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPH08189942A (ja) |
| KR (1) | KR100207926B1 (ja) |
| DE (1) | DE19600569A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108132896A (zh) * | 2018-01-17 | 2018-06-08 | 西安闻泰电子科技有限公司 | 数据传输方法和装置 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102004039219B3 (de) * | 2004-08-12 | 2006-02-09 | Infineon Technologies Ag | Schaltungsanordnung mit Mikrocontroller und integriertem Schaltkreis sowie Verfahren zum Betrieb einer derartigen Schaltungsanordnung |
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| CN108132896B (zh) * | 2018-01-17 | 2020-06-09 | 西安闻泰电子科技有限公司 | 数据传输方法和装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE19600569A1 (de) | 1996-07-18 |
| KR100207926B1 (ko) | 1999-07-15 |
| KR960030597A (ko) | 1996-08-17 |
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