KR930008084Y1 - 어드레스 천이 검출회로 - Google Patents

어드레스 천이 검출회로 Download PDF

Info

Publication number
KR930008084Y1
KR930008084Y1 KR2019900017381U KR900017381U KR930008084Y1 KR 930008084 Y1 KR930008084 Y1 KR 930008084Y1 KR 2019900017381 U KR2019900017381 U KR 2019900017381U KR 900017381 U KR900017381 U KR 900017381U KR 930008084 Y1 KR930008084 Y1 KR 930008084Y1
Authority
KR
South Korea
Prior art keywords
gate
signal
output
address transition
low
Prior art date
Application number
KR2019900017381U
Other languages
English (en)
Other versions
KR920010233U (ko
Inventor
안희태
Original Assignee
금성일렉트론 주식회사
문정환
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 금성일렉트론 주식회사, 문정환 filed Critical 금성일렉트론 주식회사
Priority to KR2019900017381U priority Critical patent/KR930008084Y1/ko
Publication of KR920010233U publication Critical patent/KR920010233U/ko
Application granted granted Critical
Publication of KR930008084Y1 publication Critical patent/KR930008084Y1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
    • H03K5/1534—Transition or edge detectors

Abstract

내용 없음.

Description

어드레스 천이 검출회로
제 1 도는 종래의 어드레스 천이 검출 회로도.
제 2 도는 제 1 도의 동작 타이밍 파형도.
제 3 도는 본 고안에 따른 어드레스 천이 발생회로도.
제 4 도는 제 3 도의 동작 타이밍 파형도.
본 고안은 어드레스 천이 검출회로에 관한 것으로 래치(Latch) 회로를 이용하여 회로를 단순화 하였으며 설계 면적 및 전력소모 감소에 적당하도록한 어드레스 천이 검출(ATD)회로에 대한 것이다.
제 1 도는 종래의 어드레스 천이 검출회로의 회로구성을 나타낸 것으로서, 크로스커플(Cross Couple)형으로 그 입력 낸드회로와 ATD 펄스의 폭을 결정하는 신호지연회로 2개와 그리고 ATD 펄스 발생등을 위한 회로를 포함하여 구성되어 있다.
종래의 회로에서 제 2 도에 따라 그 동작을 설명하면 어드레스 입력 A신호가 "하이" 에서 "로우"로 또는 "로우"에서 "하이"로 천이하면 신호 A에 대하여 비반전신호가 단자(a)에, 반전신호가 단자(c)에 나타난다.
단자(b)와 (a)에는 단자(a)와 (c)의 신호가 각각 지연되어 나타나게 된다.
입력신호 A가 "로우"에서 "하이"로 천이하는 경우, 단자(a)에 의하여 ATD 펄스 발생이 시작되고, 단자(c)의 지연신호인 단자(d)가 "하이"에서 "로우"로 되면서 ATD 펄스가 끝나게 된다.
반대로 입력신호 A가 "하이"에서 "로우"로 천이 하는 경우에는 단자(c)에 의하여 ATD 펄스 발생이 시작되고 단자(a)의 지연신호인 단자(b)에 의하여 ATD 펄스가 끝나게 된다.
이러한 신호파형은 제 2 도에 도시된 바와같다.
따라서 종래의 어드레스 천이 검출회로는 메모리의 용량이 증대됨으로서 어드레스의 갯수도 매우 증가하게 되었으며, 이에따라 어드레스 천이 검출(ATD)회로 및 어드레스 버퍼의 설계 면적도 상대적으로 증가하게 되었으며 따라서 종래 기술의 경우 설계 면적을 많이 차지하는 결검이 있었다.
본 고안은 이러한 종래의 문제점을 해결하기 위하여 안출한 것으로, 이를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
제 3 도는 본 고안 어드레스 천이 검출 회로도로서 이예 도시한 바와같이, PMOS 트랜지스터(PM1)(PM2)의 드레인에 소오스가 접지된 NMOS 트랜지스터(NM1)(NM2)의 드레인을 각각 접속하고 상기 PMOS, NMOS 트랜지스터(PM1,PM2,NM1, NM2)의 게이트를 공통 접속하여 리세트 신호를 인가하고 상기 PMOS, NMOS 트랜지스터(PM1, NM1)(PM1, NM2)의 각 드레인 접속점이 일측 입력에 접속된 노아게이트(NOR1)(NOR2)의 타측 입력에 어드레스 신호(Add) 또는 어드레스신호(Add)를 반전시킨 인버터(IN3)의 출력을 각기 접속하며 그 노아게이트(NOR1)(NOR2)의 출력을 인버터(IN1)(IN2)를 각기 통해 상기 PMOS 트랜지스터(PM1)(PM2)의 소오스에 접속시킴과 아울러 노아게이트(NOR3)의 양측 입력에 각기 접속하고, 그 노아게이트(NOR3)의 출력을 리세트신호(ATD)로 출력함과 아울러 인버터(IN4)(IN5)를 순차 통해 트랜지스터(PM1,PM2,NM1, NM2)의 게이트에 공통 접속하여 구성한다.
이와같이 구성한 본 고안의 동작 및 작용효과를 상세히 설명하면 다음과 같다.
제 4 도는 제 3 도에 대한 본 고안 회로에 대한 동작 타이밍 파형도를 나타낸다.
제 3 도에서 블럭(a)의 기능은 어드레스 신호(Add)가 로우에서 하이로 천이할때 입력신호를 감지하고 래치하는 기능을 하며 블럭(b)의 기능은 어드레스신호(Add)를 인버터(IN3)를 통해 감지하여 어드레스신호(Add)가 하이에서 로우로 천이하는 것을 감지하고 래치하는 기능을 한다.
즉, 어드레스신호(Add)가 로우에서 하이로 천이하면 노아게이트(NOR1)가 저전위를 출력하여 이 저전위가 인버터(IN1)를 통해 반전되어 PMOS 트랜지스터(PM1)의 소오스에 인가되고 상기 노아게이트(NOR1)의 저전위 출력과 노아게이트(NOR2)의 저전위 출력을 입력받은 노아게이트(NOR3)는 고전위인 리세트신호(ATD)를 출력한다.
이때, 노아게이트(NOR3)의 고전위 출력이 인버터(IN4)(IN5)를 통해 소정시간 지연되어 NMOS 트랜지스터(NM1)(NM2)가 턴온됨으로 노아게이트(NOR1)는 고전위인 어드레스 신호(Add)에 의해 저전위 출력을 유지하고 노아게이트(NOR2)는 양측 입력에 저전위신호가 인가되어 고전위신호를 출력하게 된다.
이에따라 노아게이트(NOR1)(NOR2)의 저전위, 고전위 출력에 노아게이트(NOR3)가 저전위신호(ATD)를 출력하며 이 신호가 인버터(IN4)(IN5)를 통해 소정레벨 지연된 후 PMOS 트랜지스터(PM1)(PM2)가 턴온되나 노아게이트(NOR1)는 어드레스신호(Add)에 저전위를 유지하고 인버터(IN2)가 저전위를 출력함으로 노아게이트(NOR2)가 고전위를 유지하여 노아게이트(NOR3)의 출력(ATD)은 저전위 상태를 유지한다.
또한, 어드레스신호(Add)가 하이에서 로우로 천이할 경우 상기와 반대 동작에 의해 노아게이트(NOR2)는 저전위 출력을 유지하고 노아게이트(NOR1)는 일정시간후 고전위 상태를 유지함으로 노아게이트(NOR3)는 일정시간동안 고전위인 리세트신호(ATD)를 출력하게 된다.
본 고안에 따른 어드레스 천이 검출회로를 설계 면적이 현저히 감소 되는 것이고, 또한 어드레스 천이가 "하이"에서 "로우"와 "로우"에서 "하이"때의 ATD 펄스 폭의 차이가 없고 전력소모가 작은 등 여러가지 특징이 있다.

Claims (1)

  1. 소오스가 접지된 NMOS 트랜지스터(NM1)(NM2)의 드레인에 PMOS 트랜지스터(PM1)(PM2)의 드레인을 각기 공통 접속하고 그 접속점을 어드레스신호 (Add)와 그 어드레스신호(Add)를 반전시킨 인버터(IN3)의 출력이 일측에 각기 접속된 노아게이트(NOR1)(NOR2)의 타측입력에 각기 접속하며 그 노아게이트(NOR1)(NOR|2)의 출력을 인버터(IN1)(IN2)를 각기 통해 상기 PMOS 트랜지스터(PM1)(PM|2)의 소스에 각기 접속함과 아울러 노아게이트(NOR3)의 양측입력에 각기 접속하고 그 노아게이트(NOR3)에서 리세트신호(ATD)를 출력함과 아울러 인버터(IN4)(IN5)를 순차 통해 상기 트랜지스터(PM1,PM2,NM1, NM2)의 게이트에 공통접속하여 구성한 것을 특징으로 하는 어드레스 천이 검출회로.
KR2019900017381U 1990-11-13 1990-11-13 어드레스 천이 검출회로 KR930008084Y1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR2019900017381U KR930008084Y1 (ko) 1990-11-13 1990-11-13 어드레스 천이 검출회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR2019900017381U KR930008084Y1 (ko) 1990-11-13 1990-11-13 어드레스 천이 검출회로

Publications (2)

Publication Number Publication Date
KR920010233U KR920010233U (ko) 1992-06-17
KR930008084Y1 true KR930008084Y1 (ko) 1993-12-08

Family

ID=19305334

Family Applications (1)

Application Number Title Priority Date Filing Date
KR2019900017381U KR930008084Y1 (ko) 1990-11-13 1990-11-13 어드레스 천이 검출회로

Country Status (1)

Country Link
KR (1) KR930008084Y1 (ko)

Also Published As

Publication number Publication date
KR920010233U (ko) 1992-06-17

Similar Documents

Publication Publication Date Title
KR930008859A (ko) 직류 전류를 제거한 데이타 출력 버퍼
KR890013579A (ko) 동작모우드설정회로
KR0152947B1 (ko) 노이즈를 차단하는 어드레스 버퍼
US4728820A (en) Logic state transition detection circuit for CMOS devices
KR870009387A (ko) 반도체 대규모 집적회로
KR890004496A (ko) 반도체 집적회로
JP2805466B2 (ja) メモリのアドレス遷移検出回路
KR930008084Y1 (ko) 어드레스 천이 검출회로
EP0407591A1 (en) Differential amplifier circuit
KR100191145B1 (ko) 데이타 출력회로 및 반도체 기억 장치
US5005156A (en) Semiconductor device having output buffer circuit controlled by output control signal
US5689454A (en) Circuitry and methodology for pulse capture
KR100199096B1 (ko) 메모리의 어드레스 천이 검출회로
KR0179913B1 (ko) 출력 인에이블 신호 발생 회로
KR100290892B1 (ko) 씨모스전압레벨쉬프트회로
KR20010045945A (ko) 반도체 메모리의 어드레스 천이 검출 회로
KR930007837Y1 (ko) Atd회로
KR100313519B1 (ko) 출력 버퍼 제어 회로
KR940003399Y1 (ko) 어드레스 버퍼
JP2644634B2 (ja) 出力バッファ回路
EP0406491A1 (en) Noise removing circuit
KR930001440B1 (ko) 클록 오우버래핑 방지회로
KR930014617A (ko) 센스증폭기의 출력검출 제어회로
JPS61151894A (ja) 信号変化検出回路
KR20020068623A (ko) 반도체 소자의 딜레이 회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
REGI Registration of establishment
FPAY Annual fee payment

Payment date: 20041119

Year of fee payment: 12

EXPY Expiration of term