JPS61151894A - 信号変化検出回路 - Google Patents
信号変化検出回路Info
- Publication number
- JPS61151894A JPS61151894A JP59275165A JP27516584A JPS61151894A JP S61151894 A JPS61151894 A JP S61151894A JP 59275165 A JP59275165 A JP 59275165A JP 27516584 A JP27516584 A JP 27516584A JP S61151894 A JPS61151894 A JP S61151894A
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- JP
- Japan
- Prior art keywords
- signal
- level
- mos transistor
- circuit
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明はＳＲＡＭ（スタティック・ランダム・アクセス
・メモリ）やＲＯＭ （リード・オンリー・メモリ）な
どのディジタルＩＣメモリにおいて。
・メモリ）やＲＯＭ （リード・オンリー・メモリ）な
どのディジタルＩＣメモリにおいて。
ＡＴＤ （アドレス・トランジション・ディテクタ）回
路として用いられる信号変化検出回路に関するものであ
る。
路として用いられる信号変化検出回路に関するものであ
る。
（従来技術）
ＳＲＡＭやＲＯＭでは、センスや出力ラッチなどのタイ
ミングをとるためのタイミング信号を内部で発生させる
必要がある。ＡＴＤ回路は、アドレス信号を入力信号と
してそのアドレス信号の切換りのタイミングにより上記
の内部タイミング信号を発生させる回路である。
ミングをとるためのタイミング信号を内部で発生させる
必要がある。ＡＴＤ回路は、アドレス信号を入力信号と
してそのアドレス信号の切換りのタイミングにより上記
の内部タイミング信号を発生させる回路である。
従来のＡＴＤ回路には、例えば第４図に示されるような
遅延を用いたパルス発生回路が使用されている。このパ
ルス発生回路は、アドレス信号Ａとこのアドレス信号Ａ
が直列インバータ列１〜５を経た信号とを入力とするＮ
ＡＮＤゲート１１、アドレス信号Ａの相補信号λとこの
相補信号スが直列インバータ列６〜１０を経た信号とを
入力とするＮＡＮＤゲート１２、両ＮＡＮＤゲート１１
゜１２の出力を入力とするＮＯＲゲート１３、及びこの
ＮＯＲゲート１３の出力を入力とするインバータ１４を
備えている。
遅延を用いたパルス発生回路が使用されている。このパ
ルス発生回路は、アドレス信号Ａとこのアドレス信号Ａ
が直列インバータ列１〜５を経た信号とを入力とするＮ
ＡＮＤゲート１１、アドレス信号Ａの相補信号λとこの
相補信号スが直列インバータ列６〜１０を経た信号とを
入力とするＮＡＮＤゲート１２、両ＮＡＮＤゲート１１
゜１２の出力を入力とするＮＯＲゲート１３、及びこの
ＮＯＲゲート１３の出力を入力とするインバータ１４を
備えている。
このパルス発生回路によるＡＴＤ回路では、インバータ
列１〜５，６〜１０の遅延時間をパルス。
列１〜５，６〜１０の遅延時間をパルス。
幅とするパルス信号ΦＸが発生するので、！（ルス幅を
独立に設定できるという利点はあるが、トランジスタ数
が多くなって回路規模が大きくなる欠点を持っている。
独立に設定できるという利点はあるが、トランジスタ数
が多くなって回路規模が大きくなる欠点を持っている。
また、ＡＴＤ回路の出力は複数のアドレス信号について
オア論理がとられるが、アドレス信号の数が多くなると
このオア回路も複雑になってくる。
オア論理がとられるが、アドレス信号の数が多くなると
このオア回路も複雑になってくる。
（目的）
本発明は、ＡＴＤ回路として構成が簡単で、また複数の
アドレス信号についてオア論理をとることも容易な信号
変化検出回路を提供することを目的とするものである。
アドレス信号についてオア論理をとることも容易な信号
変化検出回路を提供することを目的とするものである。
（構成）
本発明の信号変化検出回路は、一対のＭＯＳトランジス
タのゲートとソースとを相互に接続し、両ＭＯＳトラン
ジスタのソースに共通に電流ミラー形回路を接続し、入
力信号とその相補信号が与えられた時に、過渡的に両信
号がともに中間レベルにあることを検出してＡＴＤ信号
を出力するよう゛にしたものである。
タのゲートとソースとを相互に接続し、両ＭＯＳトラン
ジスタのソースに共通に電流ミラー形回路を接続し、入
力信号とその相補信号が与えられた時に、過渡的に両信
号がともに中間レベルにあることを検出してＡＴＤ信号
を出力するよう゛にしたものである。
以下、実施例について具体的に説明する。
第１図は１個のアドレス信号Ａとその相補信号λについ
ての一実施例の信号変化検出回路を表わすものである０
Ｍ０ＳトランジスタＱ＋のゲートがＭＯＳトランジスタ
Ｑ２のドレインに接続され、ＭＯＳトランジスタＱ２の
ゲートがＭＯＳトランジスタＱ１のドレインに接続され
、ＷＪＭＯＳトランジスタＱｌ、Ｑ２のソースがノード
Ｃで互いに接続されている。そのノードＣにはＭＯＳト
ランジスタＱ３のドレインが接続されｌＭＯＳトランジ
スタＱ３のゲートにはＭＯＳトランジスタＱ４のゲート
が接続されているとともに１両ＭＯＳトランジスタＱ３
．Ｑ４のゲートはノードＣに接続されている０両ＭＯＳ
トランジスタＱ３．Ｑ４のソースは接地されている。
ての一実施例の信号変化検出回路を表わすものである０
Ｍ０ＳトランジスタＱ＋のゲートがＭＯＳトランジスタ
Ｑ２のドレインに接続され、ＭＯＳトランジスタＱ２の
ゲートがＭＯＳトランジスタＱ１のドレインに接続され
、ＷＪＭＯＳトランジスタＱｌ、Ｑ２のソースがノード
Ｃで互いに接続されている。そのノードＣにはＭＯＳト
ランジスタＱ３のドレインが接続されｌＭＯＳトランジ
スタＱ３のゲートにはＭＯＳトランジスタＱ４のゲート
が接続されているとともに１両ＭＯＳトランジスタＱ３
．Ｑ４のゲートはノードＣに接続されている０両ＭＯＳ
トランジスタＱ３．Ｑ４のソースは接地されている。
ＭＯＳトランジスタＱ１のドレインとＭＯＳトランジス
タＱ２のゲートには１個のアドレス信号Ａが入力され、
ＭＯＳトランジスタＱ２のドレインとＭＯＳトランジス
タＱ＋のゲートにはそのアドレス信号Ａの相補信号λが
入力される。
タＱ２のゲートには１個のアドレス信号Ａが入力され、
ＭＯＳトランジスタＱ２のドレインとＭＯＳトランジス
タＱ＋のゲートにはそのアドレス信号Ａの相補信号λが
入力される。
ＭＯＳトランジスタＱ３とＭＯＳトランジスタＱ４とで
吸込み形の電流ミラー形回路を構成し、ＭＯＳトランジ
スタＱ４のドレインがＡＴＤ信号ΦＸの出力端となって
いる。
吸込み形の電流ミラー形回路を構成し、ＭＯＳトランジ
スタＱ４のドレインがＡＴＤ信号ΦＸの出力端となって
いる。
本実施例の動作を第１図及び第２図により説明する。い
ま、アドレス信号ＡｔｔＨレベル、その相補信号ＡをＬ
レベルとする。ＭＯＳトランジスタＱ１はゲート電圧レ
ベルがＬレベルのためオフとなり、ＭＯＳトランジスタ
Ｑ２はゲート電圧レベルがＨレベルのためオンとなるが
そのドレイン電圧レベルがＬレベルのため、ノードＣを
Ｌレベルに引き下げる。そのためＭＯＳトランジスタＱ
３がオフとなり、出力ＭＯＳトランジスタＱ４もオフと
なる。
ま、アドレス信号ＡｔｔＨレベル、その相補信号ＡをＬ
レベルとする。ＭＯＳトランジスタＱ１はゲート電圧レ
ベルがＬレベルのためオフとなり、ＭＯＳトランジスタ
Ｑ２はゲート電圧レベルがＨレベルのためオンとなるが
そのドレイン電圧レベルがＬレベルのため、ノードＣを
Ｌレベルに引き下げる。そのためＭＯＳトランジスタＱ
３がオフとなり、出力ＭＯＳトランジスタＱ４もオフと
なる。
次に、アドレス信号Ａの切換えの過渡期において、アド
レス信号Ａのレベルが低下し、相補信号λのレベルが上
昇してくると、相補信号λのレベルがＭＯＳトランジス
タＱｔのしきい値を越える時刻ｔ１においてＭＯＳトラ
ンジスタＱ１とＱ２がともにオンとなり、ノードＣのレ
ベルが上昇してＭＯＳトランジスタＱ３がオンとなると
ともに、出力ＭＯＳトランジスタＱ４もオンとなって出
力端にＡＴＤ信号ΦＸが発生する。そして、アドレス信
号Ａのレベルが更に低下してＭＯＳトランジスタＱ３．
Ｑ４のしきい値以下になる時刻ｔ２に至って、ＭＯＳト
ランジスタＱ３とＱ４がオフとなって出力端からのＡＴ
Ｄ信号下１の発生が停止される。
レス信号Ａのレベルが低下し、相補信号λのレベルが上
昇してくると、相補信号λのレベルがＭＯＳトランジス
タＱｔのしきい値を越える時刻ｔ１においてＭＯＳトラ
ンジスタＱ１とＱ２がともにオンとなり、ノードＣのレ
ベルが上昇してＭＯＳトランジスタＱ３がオンとなると
ともに、出力ＭＯＳトランジスタＱ４もオンとなって出
力端にＡＴＤ信号ΦＸが発生する。そして、アドレス信
号Ａのレベルが更に低下してＭＯＳトランジスタＱ３．
Ｑ４のしきい値以下になる時刻ｔ２に至って、ＭＯＳト
ランジスタＱ３とＱ４がオフとなって出力端からのＡＴ
Ｄ信号下１の発生が停止される。
アドレス信号ＡがＬレベルからＨレベルに切り換わる過
渡期においても同様にして、アドレス信。
渡期においても同様にして、アドレス信。
号ＡのレベルがＭＯＳトランジスタＱ２のしきい値を越
える時刻ｔ３においてＭＯＳトランジスタＱ１とＱ２が
ともにオンとなってノードＣのレベルが上昇してＭＯＳ
トランジスタＱ３．Ｑ４がオンとなり、出力端にＡＴＤ
信号下１が発生し、相補信号Ａのレベルが更に低下して
ＭＯＳトランジスタＱり、Ｑ４のしきい値以下になる時
刻ｔ４に至ってＭＯＳトランジスタＱ３．Ｑ４がオフと
なって出力端からのＡＴＤ信号ｉの発生が停止される。
える時刻ｔ３においてＭＯＳトランジスタＱ１とＱ２が
ともにオンとなってノードＣのレベルが上昇してＭＯＳ
トランジスタＱ３．Ｑ４がオンとなり、出力端にＡＴＤ
信号下１が発生し、相補信号Ａのレベルが更に低下して
ＭＯＳトランジスタＱり、Ｑ４のしきい値以下になる時
刻ｔ４に至ってＭＯＳトランジスタＱ３．Ｑ４がオフと
なって出力端からのＡＴＤ信号ｉの発生が停止される。
このようにして、入力信号であるアドレス信号Ａの切換
りの過渡期で出力信号ｆ７が発生する。
りの過渡期で出力信号ｆ７が発生する。
本実施例において、出力信号下１のパルス幅を調整する
必要のある場合には、例えばアドレス信号Ａとその相補
信号λの過渡期での立上り、立下りを滑らかにする回路
を挿入したり、出力ＭＯＳトランジスタＱ４の出力端に
出力信号１１のパルス幅を変化させる回路を挿入すれば
よい。
必要のある場合には、例えばアドレス信号Ａとその相補
信号λの過渡期での立上り、立下りを滑らかにする回路
を挿入したり、出力ＭＯＳトランジスタＱ４の出力端に
出力信号１１のパルス幅を変化させる回路を挿入すれば
よい。
本発明の信号変化検出回路は、その出力端がオーブンド
レイン形式となっているため、複数の出力信号下１のオ
ア論理をとる場合は、第３図に示されるように複数の出
力ＭＯＳトランジスタＱ ４゜〜Ｑ４ｎのドレインを単
に接続するだけでよい。
レイン形式となっているため、複数の出力信号下１のオ
ア論理をとる場合は、第３図に示されるように複数の出
力ＭＯＳトランジスタＱ ４゜〜Ｑ４ｎのドレインを単
に接続するだけでよい。
２０〜２ｎはそれぞれ本発明の信号変化検出回路、Ａ
ｏ −Ａ ｎ ｇ Ａ ｏ −Ａ ｎは各信号変化検出
回路２０〜２ｎに入力されるアドレス信号とその相補信
号である。
ｏ −Ａ ｎ ｇ Ａ ｏ −Ａ ｎは各信号変化検出
回路２０〜２ｎに入力されるアドレス信号とその相補信
号である。
（効果）
本発明の信号変化検出回路は、ゲートとドレインが相互
に接続された一対のＭＯＳトランジスタと、電流ミラー
形回路とで構成されるので、従来のＡＴＤ回路に使用さ
れているパルス発生回路に比較して構成が簡単になる利
点を有する。
に接続された一対のＭＯＳトランジスタと、電流ミラー
形回路とで構成されるので、従来のＡＴＤ回路に使用さ
れているパルス発生回路に比較して構成が簡単になる利
点を有する。
また、出力端がオープンドレイン形式であるので、出力
信号のオア論理をワイヤードオアにより簡単に実現する
ことができる。
信号のオア論理をワイヤードオアにより簡単に実現する
ことができる。
第１図は本発明の一実施例を示す回路図、第２図は同実
施例の動作を説明する波形図、第３図は本発明の信号変
化検出回路のオア接続例を示す概略回路図、第４図は従
来のＡＴＤ回路に使用されているパルス発生回路の例を
示す回路図である。 Ｑ１〜Ｑ４・・・・・・ＭＯＳトランジスタ、Ａ、Ａｏ
”Ａｎ・・・・・・アドレス信号、人、７Ｖｏ−τ１・
・・・・・アドレス信号の相補信号。
施例の動作を説明する波形図、第３図は本発明の信号変
化検出回路のオア接続例を示す概略回路図、第４図は従
来のＡＴＤ回路に使用されているパルス発生回路の例を
示す回路図である。 Ｑ１〜Ｑ４・・・・・・ＭＯＳトランジスタ、Ａ、Ａｏ
”Ａｎ・・・・・・アドレス信号、人、７Ｖｏ−τ１・
・・・・・アドレス信号の相補信号。
Claims (1)
- （１）一対のＭＯＳトランジスタの一方のＭＯＳトラン
ジスタのゲートに他方のＭＯＳトランジスタのドレイン
が接続され、一方のＭＯＳトランジスタのドレインに他
方のＭＯＳトランジスタのゲートが接続されるようにゲ
ートとドレインとが相互に接続され、一方のＭＯＳトラ
ンジスタのゲートには入力信号、他方のＭＯＳトランジ
スタのゲートにはその入力信号の相補信号が入力される
とともに、両ＭＯＳトランジスタのソースには共通に電
流ミラー形回路が接続されている信号変化検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59275165A JPS61151894A (ja) | 1984-12-26 | 1984-12-26 | 信号変化検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59275165A JPS61151894A (ja) | 1984-12-26 | 1984-12-26 | 信号変化検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61151894A true JPS61151894A (ja) | 1986-07-10 |
Family
ID=17551576
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59275165A Pending JPS61151894A (ja) | 1984-12-26 | 1984-12-26 | 信号変化検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61151894A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4803665A (en) * | 1986-08-07 | 1989-02-07 | Fujitsu Limited | Signal transition detection circuit |
| JP2009246629A (ja) * | 2008-03-31 | 2009-10-22 | Toshiba Corp | 半導体集積回路 |
-
1984
- 1984-12-26 JP JP59275165A patent/JPS61151894A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4803665A (en) * | 1986-08-07 | 1989-02-07 | Fujitsu Limited | Signal transition detection circuit |
| JP2009246629A (ja) * | 2008-03-31 | 2009-10-22 | Toshiba Corp | 半導体集積回路 |
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