JPH05233435A - メモリ制御装置 - Google Patents
メモリ制御装置Info
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- JPH05233435A JPH05233435A JP4069026A JP6902692A JPH05233435A JP H05233435 A JPH05233435 A JP H05233435A JP 4069026 A JP4069026 A JP 4069026A JP 6902692 A JP6902692 A JP 6902692A JP H05233435 A JPH05233435 A JP H05233435A
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- memory
- access
- signal
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Abstract
(57)【要約】
【目的】 アクセス範囲が、システムバスに接続される
複数個のメモリに跨がる場合であっても、メモリの境界
でアクセス動作が中断されることのないメモリ制御装置
を提供すること。 【構成】 メモリ制御装置（５）には、自己が担当する
メモリ（６）のアドレス空間の範囲を記憶するアドレス
レジスタを設けると共に、アクセス動作の対象となるア
ドレスエリアが前記アドレス空間の外か内か、あるいは
全部または一部が含まれるか等を判定するアクセスエリ
ア判定部（１５）を設ける。そして、現在アクセス動作
が行われている現行アドレスを生成する現行アドレス生
成部を設け、現行アドレスが前記アドレス空間に属する
かどうかを監視する。属することとなった時には、直ち
に制御信号およびアクセスすべきアドレスを、自己が担
当するメモリに与えて制御動作を開始する。
複数個のメモリに跨がる場合であっても、メモリの境界
でアクセス動作が中断されることのないメモリ制御装置
を提供すること。 【構成】 メモリ制御装置（５）には、自己が担当する
メモリ（６）のアドレス空間の範囲を記憶するアドレス
レジスタを設けると共に、アクセス動作の対象となるア
ドレスエリアが前記アドレス空間の外か内か、あるいは
全部または一部が含まれるか等を判定するアクセスエリ
ア判定部（１５）を設ける。そして、現在アクセス動作
が行われている現行アドレスを生成する現行アドレス生
成部を設け、現行アドレスが前記アドレス空間に属する
かどうかを監視する。属することとなった時には、直ち
に制御信号およびアクセスすべきアドレスを、自己が担
当するメモリに与えて制御動作を開始する。
Description
【０００１】
【産業上の利用分野】本発明は、システムバスに接続さ
れる複数個のメモリの各々に付設されるメモリ制御装置
に関するものである。
れる複数個のメモリの各々に付設されるメモリ制御装置
に関するものである。
【０００２】
【従来の技術】通常、メモリがシステムバスに接続され
る時、そのメモリに対してＣＡＳ信号（Column Address
Strobe)，ＲＡＳ信号（Row Address Strobe) およびラ
イトイネーブル信号等を与えるメモリ制御装置が付設さ
れている。そして、複数個のメモリがシステムバスに接
続される時には、それらメモリの各々にメモリ制御装置
が設けられる。
る時、そのメモリに対してＣＡＳ信号（Column Address
Strobe)，ＲＡＳ信号（Row Address Strobe) およびラ
イトイネーブル信号等を与えるメモリ制御装置が付設さ
れている。そして、複数個のメモリがシステムバスに接
続される時には、それらメモリの各々にメモリ制御装置
が設けられる。
【０００３】図６は、システムバスを介して複数個のデ
ータ処理装置やメモリが接続されている情報処理システ
ムの構成を示す図である。図６おいて、１〜３はデータ
処理装置、４はシステムバス、５Ａ，５Ｂはメモリ制御
装置、６Ａ，６Ｂはメモリである。データ処理装置１〜
３は、ＣＰＵ（中央演算処理装置）を内蔵している。
ータ処理装置やメモリが接続されている情報処理システ
ムの構成を示す図である。図６おいて、１〜３はデータ
処理装置、４はシステムバス、５Ａ，５Ｂはメモリ制御
装置、６Ａ，６Ｂはメモリである。データ処理装置１〜
３は、ＣＰＵ（中央演算処理装置）を内蔵している。
【０００４】従来のメモリ制御装置は、それが担当して
いるメモリのアドレスが与えられた時のみ動作するもの
であった。例えば、メモリ制御装置５Ａは、それが担当
しているメモリ６Ａのアドレスがシステムバス４より与
えられた時、リードなりライトなりの指示された動作を
する。
いるメモリのアドレスが与えられた時のみ動作するもの
であった。例えば、メモリ制御装置５Ａは、それが担当
しているメモリ６Ａのアドレスがシステムバス４より与
えられた時、リードなりライトなりの指示された動作を
する。
【０００５】
（問題点）前記した従来のメモリ制御装置では、或るメ
モリから他のメモリにわたってアクセスしようとする時
には、アドレスが連続していても、メモリを移る際に前
のメモリに対してアクセス動作の終了の手続きをした
後、次のメモリに対してアクセス動作を再開する手続き
をしなければならず、処理速度が遅くなるという問題点
があった。
モリから他のメモリにわたってアクセスしようとする時
には、アドレスが連続していても、メモリを移る際に前
のメモリに対してアクセス動作の終了の手続きをした
後、次のメモリに対してアクセス動作を再開する手続き
をしなければならず、処理速度が遅くなるという問題点
があった。
【０００６】（問題点の説明）図７は、２つのメモリ６
Ａ，６Ｂに対応したメモリアドレス空間３０Ａ，３０Ｂ
を示す図である。７はメモリアドレス空間３０Ａの最終
アドレス領域、８はメモリアドレス空間３０Ｂの先頭ア
ドレス領域、６Ａ−ＭS はメモリ先端アドレス、６Ａ−
ＭE はメモリ６Ａのメモリ末端アドレス、６Ｂ−ＭS は
メモリ６Ｂのメモリ先端アドレス、６Ｂ−ＭE はメモリ
６Ｂのメモリ末端アドレスである。
Ａ，６Ｂに対応したメモリアドレス空間３０Ａ，３０Ｂ
を示す図である。７はメモリアドレス空間３０Ａの最終
アドレス領域、８はメモリアドレス空間３０Ｂの先頭ア
ドレス領域、６Ａ−ＭS はメモリ先端アドレス、６Ａ−
ＭE はメモリ６Ａのメモリ末端アドレス、６Ｂ−ＭS は
メモリ６Ｂのメモリ先端アドレス、６Ｂ−ＭE はメモリ
６Ｂのメモリ末端アドレスである。
【０００７】メモリにアドレスを割り当てる際に、メモ
リアドレス空間３０Ａからメモリアドレス空間３０Ｂの
アドレスが連続するように割り当ててあっても、最終ア
ドレス領域７から先頭アドレス領域８にかけてリードな
りライトなりのアクセスをする場合、メモリ６Ａのメモ
リ末端アドレス６Ａ−ＭE へのアクセスの後、いったん
そのアクセスサイクルを終了する。そして、次にメモリ
６Ｂのメモリ先端アドレス６Ｂ−ＭS からのアクセスサ
イクルを開始する手続き（例、アドレス再発行，制御信
号再発行）をする必要がある。
リアドレス空間３０Ａからメモリアドレス空間３０Ｂの
アドレスが連続するように割り当ててあっても、最終ア
ドレス領域７から先頭アドレス領域８にかけてリードな
りライトなりのアクセスをする場合、メモリ６Ａのメモ
リ末端アドレス６Ａ−ＭE へのアクセスの後、いったん
そのアクセスサイクルを終了する。そして、次にメモリ
６Ｂのメモリ先端アドレス６Ｂ−ＭS からのアクセスサ
イクルを開始する手続き（例、アドレス再発行，制御信
号再発行）をする必要がある。
【０００８】図５に、そのような従来のメモリ制御装置
で、２つのメモリに跨がってアクセスする場合のタイム
チャートを示す。図５（イ）はアドレス、図５（ロ）は
データ、図５（ハ）はメモリ６ＡへのＲＡＳ信号、図５
（ニ）はメモリ６ＢへのＲＡＳ信号である。図５（イ）
のイ−１は、メモリ６Ａにアクセスする際のアドレスで
あり、図５（ロ）のロ−１は、そのアドレスのデータで
ある。
で、２つのメモリに跨がってアクセスする場合のタイム
チャートを示す。図５（イ）はアドレス、図５（ロ）は
データ、図５（ハ）はメモリ６ＡへのＲＡＳ信号、図５
（ニ）はメモリ６ＢへのＲＡＳ信号である。図５（イ）
のイ−１は、メモリ６Ａにアクセスする際のアドレスで
あり、図５（ロ）のロ−１は、そのアドレスのデータで
ある。
【０００９】図５（イ）のイ−２はメモリ６Ｂに対する
アドレスであり、メモリ６Ａに対するアクセスを終了し
た後、メモリ６Ｂに対するアクセスを開始する時に与え
られる。即ち、メモリ制御装置５Ａは、メモリ６Ａへの
ＲＡＳ信号が終了した後、サイクル終了手続きを行う。
ついで、メモリ６Ｂに対応するメモリ制御装置５Ｂが、
イ−２のアドレスを発行する手続きを行う。更に、メモ
リ６ＢへのＲＡＳ信号等の発行手続きがなされ、データ
ロ−２がアクセスされる。
アドレスであり、メモリ６Ａに対するアクセスを終了し
た後、メモリ６Ｂに対するアクセスを開始する時に与え
られる。即ち、メモリ制御装置５Ａは、メモリ６Ａへの
ＲＡＳ信号が終了した後、サイクル終了手続きを行う。
ついで、メモリ６Ｂに対応するメモリ制御装置５Ｂが、
イ−２のアドレスを発行する手続きを行う。更に、メモ
リ６ＢへのＲＡＳ信号等の発行手続きがなされ、データ
ロ−２がアクセスされる。
【００１０】上記の３つの手続きをしなければならない
ため、少なくとも図中のＴの時間（メモリ６ＡへのＲＡ
Ｓ信号が終了してから、メモリ６ＢへのＲＡＳ信号が開
始されるまでの時間）は、データが途切れることにな
り、処理速度が遅くなってしまう。本発明は、以上のよ
うな問題点を解決することを課題とするものである。
ため、少なくとも図中のＴの時間（メモリ６ＡへのＲＡ
Ｓ信号が終了してから、メモリ６ＢへのＲＡＳ信号が開
始されるまでの時間）は、データが途切れることにな
り、処理速度が遅くなってしまう。本発明は、以上のよ
うな問題点を解決することを課題とするものである。
【００１１】
【課題を解決するための手段】前記課題を解決するた
め、本発明のメモリ制御装置では、自己が担当するメモ
リのアドレス空間の範囲が書き込まれるアドレスレジス
タと、システムバスからの信号によりアドレスのアクセ
スエリアを検知する手段と、該アクセスエリアが前記ア
ドレス空間に属するか否かを判定するアクセスエリア判
定部と、現在アクセス動作が行われているところの現行
アドレスを生成する現行アドレス生成部と、自己が担当
するメモリのアドレス空間に現行アドレスが属するかど
うかを監視する監視手段と、自己が担当するメモリのア
ドレス空間に現行アドレスが属するときにメモリへのア
クセス動作を開始する制御手段とを具えることとした。
め、本発明のメモリ制御装置では、自己が担当するメモ
リのアドレス空間の範囲が書き込まれるアドレスレジス
タと、システムバスからの信号によりアドレスのアクセ
スエリアを検知する手段と、該アクセスエリアが前記ア
ドレス空間に属するか否かを判定するアクセスエリア判
定部と、現在アクセス動作が行われているところの現行
アドレスを生成する現行アドレス生成部と、自己が担当
するメモリのアドレス空間に現行アドレスが属するかど
うかを監視する監視手段と、自己が担当するメモリのア
ドレス空間に現行アドレスが属するときにメモリへのア
クセス動作を開始する制御手段とを具えることとした。
【００１２】
【作 用】全てのメモリ制御装置は、自己が担当する
メモリのアドレス空間の範囲を記憶するアドレスレジス
タを具えておき、アクセス動作の対象となるアドレスエ
リアが、前記アドレス空間の外か内か、あるいは全部ま
たは一部が含まれるか等を判定する。そして、現在アク
セス動作が行われている現行アドレスを生成し、現行ア
ドレスが前記アドレス空間に属するかどうかを監視す
る。属することとなった時には、アクセスすべきアドレ
スを直ちに自己のメモリに与えると共に、自己が担当す
るメモリへの制御動作を開始する。
メモリのアドレス空間の範囲を記憶するアドレスレジス
タを具えておき、アクセス動作の対象となるアドレスエ
リアが、前記アドレス空間の外か内か、あるいは全部ま
たは一部が含まれるか等を判定する。そして、現在アク
セス動作が行われている現行アドレスを生成し、現行ア
ドレスが前記アドレス空間に属するかどうかを監視す
る。属することとなった時には、アクセスすべきアドレ
スを直ちに自己のメモリに与えると共に、自己が担当す
るメモリへの制御動作を開始する。
【００１３】そのため、アクセス動作の対象となるアド
レスエリアが複数のメモリに跨がる場合であっても、メ
モリの境界でアクセス動作が中断されることがなくな
り、処理速度が向上する。
レスエリアが複数のメモリに跨がる場合であっても、メ
モリの境界でアクセス動作が中断されることがなくな
り、処理速度が向上する。
【００１４】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図１は、本発明のメモリ制御装置を示す図
である。符号は図６のものに対応する。そして、５はメ
モリ制御装置、１０はアドレスレジスタ、１１はアドレ
スラッチ、１２はサイズ信号ラッチ、１３は現行アドレ
ス生成部、１４は加算器、１５はアクセスエリア判定
部、１６は比較器、１７はアドレスバリッド信号線、１
８は制御部、１９はアドレス切換部、２０はデータラッ
チ、２１はアドレスカウンタ、２２はバッファである。
に説明する。図１は、本発明のメモリ制御装置を示す図
である。符号は図６のものに対応する。そして、５はメ
モリ制御装置、１０はアドレスレジスタ、１１はアドレ
スラッチ、１２はサイズ信号ラッチ、１３は現行アドレ
ス生成部、１４は加算器、１５はアクセスエリア判定
部、１６は比較器、１７はアドレスバリッド信号線、１
８は制御部、１９はアドレス切換部、２０はデータラッ
チ、２１はアドレスカウンタ、２２はバッファである。
【００１５】アドレスレジスタ１０には、このメモリ制
御装置５が担当するメモリ６のアドレスの範囲を記憶さ
せておく。具体的には、メモリ６のメモリ先端アドレス
ＭSと、メモリ末端アドレスＭE とを記憶させておく。
アドレスラッチ１１は、サイクル動作（例、リードサイ
クル，ライトサイクル）を開始するアドレスＣS をラッ
チする。サイズ信号ラッチ１２は、システムバス４から
のデータのサイズ信号（データの全長は何バイトか）を
ラッチする。データラッチ２０は、システムバス４から
のデータまたはメモリ６からのデータをラッチする。
御装置５が担当するメモリ６のアドレスの範囲を記憶さ
せておく。具体的には、メモリ６のメモリ先端アドレス
ＭSと、メモリ末端アドレスＭE とを記憶させておく。
アドレスラッチ１１は、サイクル動作（例、リードサイ
クル，ライトサイクル）を開始するアドレスＣS をラッ
チする。サイズ信号ラッチ１２は、システムバス４から
のデータのサイズ信号（データの全長は何バイトか）を
ラッチする。データラッチ２０は、システムバス４から
のデータまたはメモリ６からのデータをラッチする。
【００１６】加算器１４は、サイクル開始アドレスＣS
にサイズ信号を加算して、サイクル終了アドレスＣE を
算出する。アクセスエリア判定部１５は、リードなりラ
イトなりのサイクル動作をしようとしているアドレス空
間（即ち、アクセスエリア）と、メモリ６のメモリアド
レス空間との相対的位置関係を調べるためのものであ
る。具体的には、サイクル開始アドレスＣS やサイクル
終了アドレスＣE が、メモリ６のアドレス範囲内に入っ
ているかどうかを調べる。これについては、後で図２，
図３により詳しく説明する。
にサイズ信号を加算して、サイクル終了アドレスＣE を
算出する。アクセスエリア判定部１５は、リードなりラ
イトなりのサイクル動作をしようとしているアドレス空
間（即ち、アクセスエリア）と、メモリ６のメモリアド
レス空間との相対的位置関係を調べるためのものであ
る。具体的には、サイクル開始アドレスＣS やサイクル
終了アドレスＣE が、メモリ６のアドレス範囲内に入っ
ているかどうかを調べる。これについては、後で図２，
図３により詳しく説明する。
【００１７】現行アドレス生成部１３は、サイクル開始
アドレスＣS からスタートして、システムバス４よりア
クノリッジ信号を受ける度にアドレスをインクリメント
し、動作が行われている現行アドレスを生成する。現行
アドレスを生成する理由は、後にも述べるように、リー
ドなりライトなりの動作が進行して、現在どのアドレス
で行われているかをモニター（監視）するためである。
比較器１６は、現行アドレスをメモリ先端アドレスＭS
と比較し、現行アドレスが、このメモリ制御装置５が担
当するメモリ６のアドレス空間に入って来たかどうかを
調べる。入って来た段階で、制御部１８にスタート信号
を送り、メモリ６へのアクセスを開始させる。
アドレスＣS からスタートして、システムバス４よりア
クノリッジ信号を受ける度にアドレスをインクリメント
し、動作が行われている現行アドレスを生成する。現行
アドレスを生成する理由は、後にも述べるように、リー
ドなりライトなりの動作が進行して、現在どのアドレス
で行われているかをモニター（監視）するためである。
比較器１６は、現行アドレスをメモリ先端アドレスＭS
と比較し、現行アドレスが、このメモリ制御装置５が担
当するメモリ６のアドレス空間に入って来たかどうかを
調べる。入って来た段階で、制御部１８にスタート信号
を送り、メモリ６へのアクセスを開始させる。
【００１８】アドレス切換部１９は、サイクル開始アド
レスＣS とメモリ先端アドレスＭSのいずれかを選択し
て、バッファ２２へ送る。アクセスエリア判定部１５か
ら、制御動作をしてよしとの信号（ＮＯＲＭＡＬ信号：
Ｎ）が出された時、サイクル開始アドレスＣS を選択
し、ＮＯＲＭＡＬ信号が出されていない時はメモリ先端
アドレスＭS を選択する。
レスＣS とメモリ先端アドレスＭSのいずれかを選択し
て、バッファ２２へ送る。アクセスエリア判定部１５か
ら、制御動作をしてよしとの信号（ＮＯＲＭＡＬ信号：
Ｎ）が出された時、サイクル開始アドレスＣS を選択
し、ＮＯＲＭＡＬ信号が出されていない時はメモリ先端
アドレスＭS を選択する。
【００１９】バッファ２２に格納されたアドレスは、制
御部１８からの指令が来た時に、メモリ６へ送られる。
その指令は、アクセスエリア判定部１５からＮＯＲＭＡ
Ｌ信号を受け取った時、あるいは比較器１６からスター
ト信号を受け取った時に出される。アドレスカウンタ２
１は、制御部１８からの信号によりインクリメントさ
れ、以後メモリ６にアクセスするアドレスを生成する。
御部１８からの指令が来た時に、メモリ６へ送られる。
その指令は、アクセスエリア判定部１５からＮＯＲＭＡ
Ｌ信号を受け取った時、あるいは比較器１６からスター
ト信号を受け取った時に出される。アドレスカウンタ２
１は、制御部１８からの信号によりインクリメントさ
れ、以後メモリ６にアクセスするアドレスを生成する。
【００２０】アドレスバリッド信号線１７は、システム
バス４からのアドレスバリッド信号を伝える。これを受
けて、アクセスエリア判定部１５，制御部１８は動作す
る。制御部１８は、メモリ６に対してＲＡＳ信号、ＣＡ
Ｓ信号、ＷＥ信号（ＷＥ：ライトイネーブル）を出す。
バス４からのアドレスバリッド信号を伝える。これを受
けて、アクセスエリア判定部１５，制御部１８は動作す
る。制御部１８は、メモリ６に対してＲＡＳ信号、ＣＡ
Ｓ信号、ＷＥ信号（ＷＥ：ライトイネーブル）を出す。
【００２１】図２は、アクセスエリア判定部１５の動作
を説明するフローチャートである。 ステップ１…アドレスバリッド信号が来るまで待機す
る。 ステップ２…アドレスバリッド信号が来た時、アクセス
エリア判定部１５は比較動作を開始する。まず、サイク
ル開始アドレスＣS が、メモリ先端アドレスＭSより小
か否か調べる。
を説明するフローチャートである。 ステップ１…アドレスバリッド信号が来るまで待機す
る。 ステップ２…アドレスバリッド信号が来た時、アクセス
エリア判定部１５は比較動作を開始する。まず、サイク
ル開始アドレスＣS が、メモリ先端アドレスＭSより小
か否か調べる。
【００２２】アクセスエリア判定部１５の比較動作の説
明に先立ち、アクセスエリアとメモリ６のメモリアドレ
ス空間との、種々の相対的位置関係について説明してお
く。図３は、メモリ６のメモリアドレス空間３０と、ア
クセスエリア３１との相対的位置関係を示す図である。
図の上方に行くほどアドレスは小となり、下に行くほど
大となるものとして描いてある。
明に先立ち、アクセスエリアとメモリ６のメモリアドレ
ス空間との、種々の相対的位置関係について説明してお
く。図３は、メモリ６のメモリアドレス空間３０と、ア
クセスエリア３１との相対的位置関係を示す図である。
図の上方に行くほどアドレスは小となり、下に行くほど
大となるものとして描いてある。
【００２３】図３（イ）は、アクセスエリア３１が、メ
モリ６のアドレス空間より値が小さいアドレスの範囲に
あった場合を示している。この場合には、メモリ６には
関係ない。図３（ロ）は、アクセスエリア３１が、他の
メモリのメモリアドレス空間の終わりの部分と、メモリ
６のメモリアドレス空間３０の最初の部分にまたがって
いる場合を示している。図３（ハ）は、アクセスエリア
３１がメモリアドレス空間３０内にある場合を示してい
る。図３（ニ）は、アクセスエリア３１が、メモリアド
レス空間３０より値が大きいアドレス範囲にある場合を
示している。
モリ６のアドレス空間より値が小さいアドレスの範囲に
あった場合を示している。この場合には、メモリ６には
関係ない。図３（ロ）は、アクセスエリア３１が、他の
メモリのメモリアドレス空間の終わりの部分と、メモリ
６のメモリアドレス空間３０の最初の部分にまたがって
いる場合を示している。図３（ハ）は、アクセスエリア
３１がメモリアドレス空間３０内にある場合を示してい
る。図３（ニ）は、アクセスエリア３１が、メモリアド
レス空間３０より値が大きいアドレス範囲にある場合を
示している。
【００２４】これらの図より、ステップ２の比較動作で
ＹＥＳとなるのは、図３（イ），（ロ）の場合であるこ
とが分かる。 ステップ３…サイクル終了アドレスＣE がメモリ先端ア
ドレスＭS より小であるか否か調べる。ＮＯとなるの
は、図３（イ）の場合である。この場合は、アクセスエ
リア３１はメモリアドレス空間３０の外であるから、メ
モリ６には関係ない。従って、メモリ６に対応するメモ
リ制御装置５としては、アクセス動作をする必要はない
から、そのままエンドに進む。
ＹＥＳとなるのは、図３（イ），（ロ）の場合であるこ
とが分かる。 ステップ３…サイクル終了アドレスＣE がメモリ先端ア
ドレスＭS より小であるか否か調べる。ＮＯとなるの
は、図３（イ）の場合である。この場合は、アクセスエ
リア３１はメモリアドレス空間３０の外であるから、メ
モリ６には関係ない。従って、メモリ６に対応するメモ
リ制御装置５としては、アクセス動作をする必要はない
から、そのままエンドに進む。
【００２５】ステップ４…ステップ３でＹＥＳとなるの
は、図３（ロ）の場合である。これは、アクセスエリア
３１の途中からメモリ６に関係して来る。従って、アド
レスが進行してメモリアドレス空間３０に来るまでは待
機し、来てからはメモリ６に対するアクセス動作を開始
する必要がある。そこで、まず待機せよとのＷＡＩＴ信
号を、制御部１８に送る。そして、その後アドレスが増
大してメモリアドレス空間３０に到達した時、比較器１
６よりスタート信号が出され、制御部１８は制御動作を
開始する。アドレス切換部１９にはＮＯＲＭＡＬ信号が
来てはいないから、メモリ先端アドレスＭS が選択さ
れ、バッファ２２に送られている。制御部１８よりの指
令により、バッファ２２はこのメモリ先端アドレスＭS
をメモリ６へ送る。以後のアドレスは、アドレスカウン
タ２１で生成されたものが送られる。
は、図３（ロ）の場合である。これは、アクセスエリア
３１の途中からメモリ６に関係して来る。従って、アド
レスが進行してメモリアドレス空間３０に来るまでは待
機し、来てからはメモリ６に対するアクセス動作を開始
する必要がある。そこで、まず待機せよとのＷＡＩＴ信
号を、制御部１８に送る。そして、その後アドレスが増
大してメモリアドレス空間３０に到達した時、比較器１
６よりスタート信号が出され、制御部１８は制御動作を
開始する。アドレス切換部１９にはＮＯＲＭＡＬ信号が
来てはいないから、メモリ先端アドレスＭS が選択さ
れ、バッファ２２に送られている。制御部１８よりの指
令により、バッファ２２はこのメモリ先端アドレスＭS
をメモリ６へ送る。以後のアドレスは、アドレスカウン
タ２１で生成されたものが送られる。
【００２６】ステップ５…ステップ２でＮＯとなる場合
は、図３（ハ），（ニ）の場合である。その中で、サイ
クル開始アドレスＣS が、メモリ末端アドレスＭE より
小か否か調べる。ＮＯとなるのは、図３（ニ）の場合で
ある。この場合は、アクセスエリア３１はメモリアドレ
ス空間３０の外であるから、メモリ６には関係ない。従
って、メモリ６に対応するメモリ制御装置５としては、
アクセス動作をする必要がないから、そのままエンドに
進む。
は、図３（ハ），（ニ）の場合である。その中で、サイ
クル開始アドレスＣS が、メモリ末端アドレスＭE より
小か否か調べる。ＮＯとなるのは、図３（ニ）の場合で
ある。この場合は、アクセスエリア３１はメモリアドレ
ス空間３０の外であるから、メモリ６には関係ない。従
って、メモリ６に対応するメモリ制御装置５としては、
アクセス動作をする必要がないから、そのままエンドに
進む。
【００２７】ステップ６…ステップ５でＹＥＳとなるの
は、図３（ハ）の場合である。この時には、まさにメモ
リ６内でアクセス動作を開始することが要請されている
わけであるから、アクセスエリア判定部１５は、制御部
１８に対して通常の制御動作をせよとの信号（ＮＯＲＭ
ＡＬ信号：Ｎ）を出す。なお、図３（ハ）ではサイクル
終了アドレスＣE がメモリアドレス空間３０内にある
が、外にあってもステップ５のＹＥＳの場合に該当す
る。要は、サイクル開始アドレスＣS がメモリアドレス
空間３０内にあれば、ＮＯＲＭＡＬ信号が出される。
は、図３（ハ）の場合である。この時には、まさにメモ
リ６内でアクセス動作を開始することが要請されている
わけであるから、アクセスエリア判定部１５は、制御部
１８に対して通常の制御動作をせよとの信号（ＮＯＲＭ
ＡＬ信号：Ｎ）を出す。なお、図３（ハ）ではサイクル
終了アドレスＣE がメモリアドレス空間３０内にある
が、外にあってもステップ５のＹＥＳの場合に該当す
る。要は、サイクル開始アドレスＣS がメモリアドレス
空間３０内にあれば、ＮＯＲＭＡＬ信号が出される。
【００２８】ＮＯＲＭＡＬ信号を受けた制御部１８は、
メモリ６へＲＡＳ信号等の制御信号を送り始める。ま
た、ＮＯＲＭＡＬ信号はアドレス切換部１９にも送られ
るので、サイクル開始アドレスＣS の方が選択され、バ
ッファ２２を経てメモリ６に与えられる。以後のアドレ
スは、アドレスカウンタ２１により生成されたものが送
られる。
メモリ６へＲＡＳ信号等の制御信号を送り始める。ま
た、ＮＯＲＭＡＬ信号はアドレス切換部１９にも送られ
るので、サイクル開始アドレスＣS の方が選択され、バ
ッファ２２を経てメモリ６に与えられる。以後のアドレ
スは、アドレスカウンタ２１により生成されたものが送
られる。
【００２９】以上説明した如く、図３（ロ）のように２
つのメモリに跨がってアクセスする場合、現行アドレス
生成部１３のアドレスをモニターしていて、現行アドレ
スがメモリ先端アドレスＭS まで増大して来た時、直ち
にそのアドレスおよび必要な制御信号をメモリ６に与え
て、アクセスを開始することが出来る。即ち、従来のよ
うにいったんサイクル動作を終了したり再開したりとい
った手続きをしなくても、メモリ６へのアクセスが開始
される。
つのメモリに跨がってアクセスする場合、現行アドレス
生成部１３のアドレスをモニターしていて、現行アドレ
スがメモリ先端アドレスＭS まで増大して来た時、直ち
にそのアドレスおよび必要な制御信号をメモリ６に与え
て、アクセスを開始することが出来る。即ち、従来のよ
うにいったんサイクル動作を終了したり再開したりとい
った手続きをしなくても、メモリ６へのアクセスが開始
される。
【００３０】図４に、本発明のメモリ制御装置で、２つ
のメモリに跨がってアクセスする場合のタイムチャート
を示す。符号は、図５のものに対応している。図４
（ハ）の「メモリ６Ａ」，図４（ニ）の「メモリ６Ｂ」
等は、図１に示すようなメモリ制御装置を用いて、図６
に示すような情報処理システムを構成した場合の各メモ
リである。
のメモリに跨がってアクセスする場合のタイムチャート
を示す。符号は、図５のものに対応している。図４
（ハ）の「メモリ６Ａ」，図４（ニ）の「メモリ６Ｂ」
等は、図１に示すようなメモリ制御装置を用いて、図６
に示すような情報処理システムを構成した場合の各メモ
リである。
【００３１】図４（イ）のイ−１のアドレスは、各メモ
リ制御装置５Ａ，５Ｂ内のアドレスラッチ１１（図１参
照）にラッチされる。メモリ６Ａに付設されているメモ
リ制御装置５Ａの現行アドレス生成部１３で生成された
アドレスが、メモリ６Ａのアドレス空間に属する間は、
図４（ハ）の「メモリ６ＡへのＲＡＳ」信号が出され、
図４（ロ）のロ−１のように、メモリ６Ａのデータがリ
ード（あるいはライト）される。
リ制御装置５Ａ，５Ｂ内のアドレスラッチ１１（図１参
照）にラッチされる。メモリ６Ａに付設されているメモ
リ制御装置５Ａの現行アドレス生成部１３で生成された
アドレスが、メモリ６Ａのアドレス空間に属する間は、
図４（ハ）の「メモリ６ＡへのＲＡＳ」信号が出され、
図４（ロ）のロ−１のように、メモリ６Ａのデータがリ
ード（あるいはライト）される。
【００３２】メモリ６Ｂに付設されているメモリ制御装
置５Ｂにても同じく現行アドレスが生成されていて、メ
モリ６Ｂのアドレス空間に属するようになったかどうか
が、比較器１６により監視されている。属することにな
ったら、今度は図４（ニ）の「メモリ６ＢへのＲＡＳ」
信号が出され、図４（ロ）のロ−２のように、メモリ６
Ｂのデータがリード（あるいはライト）される。
置５Ｂにても同じく現行アドレスが生成されていて、メ
モリ６Ｂのアドレス空間に属するようになったかどうか
が、比較器１６により監視されている。属することにな
ったら、今度は図４（ニ）の「メモリ６ＢへのＲＡＳ」
信号が出され、図４（ロ）のロ−２のように、メモリ６
Ｂのデータがリード（あるいはライト）される。
【００３３】このように、本発明における各メモリ制御
装置は、現行アドレスが自己のメモリのアドレス空間に
属する値かどうかを常時監視し、自己が担当するメモリ
のアドレス空間になると、直ちにメモリに対して、ＲＡ
Ｓ信号等の制御信号とかアクセスすべきアドレスを発す
ることが出来る。従って、１個のサイクル動作をする際
のアクセス範囲が複数のメモリにわたっても、別のメモ
リに移る毎に動作が途切れるということがない。
装置は、現行アドレスが自己のメモリのアドレス空間に
属する値かどうかを常時監視し、自己が担当するメモリ
のアドレス空間になると、直ちにメモリに対して、ＲＡ
Ｓ信号等の制御信号とかアクセスすべきアドレスを発す
ることが出来る。従って、１個のサイクル動作をする際
のアクセス範囲が複数のメモリにわたっても、別のメモ
リに移る毎に動作が途切れるということがない。
【００３４】
【発明の効果】以上述べた如く、本発明のメモリ制御装
置によれば、アクセス動作の対象となるアドレスエリア
が複数のメモリに跨がる場合であっても、メモリの境界
でアクセス動作が中断されることがなくなり、処理速度
が向上する。
置によれば、アクセス動作の対象となるアドレスエリア
が複数のメモリに跨がる場合であっても、メモリの境界
でアクセス動作が中断されることがなくなり、処理速度
が向上する。
【００３５】また、アクセスエリアが複数のメモリに跨
がっても、アクセス動作を連続して行うことが出来るか
ら、ＭＭＵ（Memory Management Unit) によるアドレス
のマッピングを行う際に、複数のメモリにわたってマッ
ピングすることが可能となる。それに伴い、ソフトウエ
アを作成する場合に、メモリの境界をいちいち気にしな
がら作成する必要がなくなる。
がっても、アクセス動作を連続して行うことが出来るか
ら、ＭＭＵ（Memory Management Unit) によるアドレス
のマッピングを行う際に、複数のメモリにわたってマッ
ピングすることが可能となる。それに伴い、ソフトウエ
アを作成する場合に、メモリの境界をいちいち気にしな
がら作成する必要がなくなる。
【００３６】更に、メモリ容量の小さいシステムにおい
て、メモリを追加してメモリ容量を拡張する場合でも、
アクセス動作上では、以前に設けていたメモリのアドレ
ス空間と区切りのない形で追加することが出来る。
て、メモリを追加してメモリ容量を拡張する場合でも、
アクセス動作上では、以前に設けていたメモリのアドレ
ス空間と区切りのない形で追加することが出来る。
【図１】 本発明のメモリ制御装置を示す図
【図２】 アクセスエリア判定部の動作を説明するフロ
ーチャート
ーチャート
【図３】 メモリアドレス空間とアクセスエリアとの相
対的位置関係を示す図
対的位置関係を示す図
【図４】 本発明のメモリ制御装置で、２つのメモリに
跨がってアクセスする場合のタイムチャート
跨がってアクセスする場合のタイムチャート
【図５】 従来のメモリ制御装置で、２つのメモリに跨
がってアクセスする場合のタイムチャート
がってアクセスする場合のタイムチャート
【図６】 情報処理システムの構成を示す図
【図７】 ２つのメモリに対応したメモリアドレス空間
を示す図
を示す図
１〜３…データ処理装置、４…システムバス、５，５
Ａ，５Ｂ…メモリ制御装置、６，６Ａ，６Ｂ…メモリ、
７…最終アドレス領域、８…先頭アドレス領域、１０…
アドレスレジスタ、１１…アドレスラッチ、１２…サイ
ズ信号ラッチ、１３…現行アドレス生成部、１４…加算
器、１５…アクセスエリア判定部、１６…比較器、１７
…アドレスバリッド信号線、１８…制御部、１９…アド
レス切換部、２０…データラッチ、２１…アドレスカウ
ンタ、２２…バッファ、３０…メモリアドレス空間、３
１…アクセスエリア、ＣS …サイクル開始アドレス、Ｃ
E …サイクル終了アドレス、ＭS …メモリ先端アドレ
ス、ＭE …メモリ末端アドレス
Ａ，５Ｂ…メモリ制御装置、６，６Ａ，６Ｂ…メモリ、
７…最終アドレス領域、８…先頭アドレス領域、１０…
アドレスレジスタ、１１…アドレスラッチ、１２…サイ
ズ信号ラッチ、１３…現行アドレス生成部、１４…加算
器、１５…アクセスエリア判定部、１６…比較器、１７
…アドレスバリッド信号線、１８…制御部、１９…アド
レス切換部、２０…データラッチ、２１…アドレスカウ
ンタ、２２…バッファ、３０…メモリアドレス空間、３
１…アクセスエリア、ＣS …サイクル開始アドレス、Ｃ
E …サイクル終了アドレス、ＭS …メモリ先端アドレ
ス、ＭE …メモリ末端アドレス
Claims (1)
- 【請求項１】 自己が担当するメモリのアドレス空間の
範囲が書き込まれるアドレスレジスタと、システムバス
からの信号によりアドレスのアクセスエリアを検知する
手段と、該アクセスエリアが前記アドレス空間に属する
か否かを判定するアクセスエリア判定部と、現在アクセ
ス動作が行われているところの現行アドレスを生成する
現行アドレス生成部と、自己が担当するメモリのアドレ
ス空間に現行アドレスが属するかどうかを監視する監視
手段と、自己が担当するメモリのアドレス空間に現行ア
ドレスが属するときにメモリへのアクセス動作を開始す
る制御手段とを具えたことを特徴とするメモリ制御装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4069026A JPH05233435A (ja) | 1992-02-18 | 1992-02-18 | メモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4069026A JPH05233435A (ja) | 1992-02-18 | 1992-02-18 | メモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05233435A true JPH05233435A (ja) | 1993-09-10 |
Family
ID=13390664
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4069026A Pending JPH05233435A (ja) | 1992-02-18 | 1992-02-18 | メモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05233435A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021174561A (ja) * | 2020-04-20 | 2021-11-01 | ウィンボンド エレクトロニクス コーポレーション | 半導体記憶装置 |
-
1992
- 1992-02-18 JP JP4069026A patent/JPH05233435A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021174561A (ja) * | 2020-04-20 | 2021-11-01 | ウィンボンド エレクトロニクス コーポレーション | 半導体記憶装置 |
| US11430495B2 (en) | 2020-04-20 | 2022-08-30 | Winbond Electronics Corp. | Semiconductor storing apparatus including multiple chips and continous readout method |
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