KR930016874A - 병렬 데이타 프로세서 및 마이크로프로세서 - Google Patents

병렬 데이타 프로세서 및 마이크로프로세서 Download PDF

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Abstract

마이크로프로세서등의 여러개의 데이타 처리 장치 요소가 서로 유기적으로 결합되어 병렬 데이타 처리를 달성하는 병렬 데이타 프로세서 및 그것에 적용할 수 있는 마이크로프로세서로서, 종래 시스템에서 대량의 데이타를 처리할때 처리 속도 및 효율에 한계가 있는 것을 해소하기 위해서, X방향으로, m개의 쌍방향 버스를 Y방향으로 n개의 쌍방향 버스를 배치하고, m×n개의 데이타 처리 요소를 쌍방향 버스의 교점에 대응하여 배치하고, 각각의 데이타 프로세서 요소를 X 및 Y방향으로 배치된 대응하는 버스에 접속하고, 데이타 프로세서 요소의 각각이 본 발명에 따른 동작을 실행하는 동작 수단, 그의 리드 및 라이트 동작을 위해 동작 수단에 의해 사용될 데이타를 유지하는 저장수단, 저장 수단에 정보를 액세스하는 전송경로, 액세스 정보의 입출력 동작을 달성하는 여러개의 외부 단자군쌍, 외부단자군중의 어느 하나를 전송 경로에 선택적으로 접속하고 외부 단자군을 다른 외부 단자군에 접속하는 입출력 전환 또는 스위칭 수단, 입출력 전환 수단에 의한 접속 모드를 제어하는 제어수단을 구비하여, 외부 단자군을 X방향 버스에 다른 외부 단자군을 Y방향 버스에 결합한다.
이러한 병렬 데이타 프로세서 및 마이크로프로세서에 의해, 매트릭스로 배치된 데이타 프로세서 요소를 구비하는 시스템에서, 임의의 데이타프로세서 요소사이에서 데이타를 전송할때, 전송 데이타를 중계하는 데이타 프로세서 요소의 수가 시스템을 구성하는 데이타 프로세서 요소의 수에 관계없이 최대한 1개이므로, 데이타 전송 속도 및 데이타 처리 효율이 향상된다.

Description

병렬 데이타 프로세서 및 마이크로프로세서
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 다른 하나의 실시예의 병렬 컴퓨터의 전체 구성을 개략적으로 도시한 블럭도, 제2도는 제1도의 병렬 컴퓨터의 컴퓨터 요소의 1실시예를 도시한 개략적 블럭도, 제3도는 대상 컴퓨터 요소를 지정하는 지정모드를 개념적으로 설명하는 도면.

Claims (11)

  1. 여러개의 데이타 처리 요소와, 매트릭스 배치되어 상기 데이타 처리 요소를 서로 접속하는 X 및 Y버스 수단을 포함하는 병렬 데이타 처리 장치로서, 상기 데이타 처리 요소는 명령에 따라 연산을 실행하는 연산수단, 상기 연산 수단에 의해 사용되고 그곳에서 리드되고 그곳에 라이트되는 데이타를 유지하는 저장수단, 정보를 전송하는 전송경로, 상기 정보를 입출력하는 여러조의 외부 단자군, 상기 외부 단자군중의 하나를 상기 전송 경로에 선택적으로 접속하고 상기 외부 단자군중의 하나를 다른 하나에 접속하는 입출력 전환 수단 및 상기 입출력 전환 수단에 의한 접속 모드를 제어하는 제어 수단을 포함하고, 상기 여러개의 데이타 처리 요소는 X및 Y방향으로 각각 배치된 여러개의 쌍방향 X버스와 여러개의 쌍방향 Y버스사이의 교점에 대응하여 매트릭스로 X 및 Y버스 수단에 배치되고, 상기 프로세서 요소의 각각 외부 단자군중의 하나는 상기 쌍방향 X버스중의 하나에 결합되고, 상기 프로세서 요소의 외부 단자군중의 다른 하나는 상기 쌍방향 Y버스중의 하나에 접속되는 병렬 데이타 처리장치.
  2. 특허청구의 범위 제1항에 있어서, 또 상기 쌍방향 X버스에 대응하여 각각 배치된 X제어 버스 및 상기 쌍방향 Y버스에 대응하여 각각 배치된 Y제어를 버스를 포함하고, 상기 데이타 프로세서 요소의 각각은 데이타 프로세서 요소중의 어느 하나의 지정을 위해, 지정될 데이타 프로세서의 요소의 X방향 위치의 정보 항목 및 Y방향 위치의 정보 항목을 구비하는 지정 정보를 발생하는 발생수단, 상기 발생된 지정정보를 상기 X제어 버스에 출력하는 지정정보 출력 수단과, 상기 X제어 버스에서 공급된 Y방향 위치의 정보 항목을 상기 Y제어 버스에 선택적으로 전달하는 XY전달 수단을 구비하고, 상기 제어 수단은 상기 X제어 버스에서 공급된 X방향 위치의 정보 항목이 그곳에 할당된 X방향의 위치와 일치할 때, 상기 제어수단이 XY전달 수단을 제어하여 Y제어 버스에 Y방향 위치의 정보 항목이 출력되게 하고, 상기 입출력 전환 수단을 제어하여 쌍방향 X버스에서 쌍방향 Y버스로 정보가 전달되게 하는 제어모드를 갖는 병렬 데이타 처리장치.
  3. 특허청구의 범위 제2항에 있어서, 상기 데이타 프로세서 요소의 각각은 상기 지정 정보 발생 수단에서 발생된 지정 정보를 Y제어 버스에 출력하는 지정 정보 출력 수단과, 상기 Y제어 버스에서 공급된 X방향 위치의 정보 항목을 X제어 버스에 선택적으로 전달하는 YX전달 수단을 구비하고, 상기 제어수단은 상기 Y제어 버스에서 공급된 Y방향 위치의 정보 항목이 그곳에 할당된 Y방향의 위치와 일치할 때, 상기 제어 수단이 YX전달 수단을 제어하여 X제어 버스에 X방향 위치의 정보 항목이 출력되게 하고 입출력 전환 수단을 제어하여 Y버스에서 X버스로 정보가 전달되게 하는 제어 모드를 갖는 병렬 데이타 처리 장치.
  4. 특허청구의 범위 제2항에 있어서, 상기 데이타 프로세서 요소의 각각의 저장 수단에는 서로 다른 물리 어드레스가 혈당되고, 상기 지정 정보 발생 수단은 논리 어드레스를 물리 어드레스로 변환하는 어드레스 변환기구를 구비하고, 상기 어드레스 변환 기구는 논리 어드레스에 대응하는 물리 어드레스 및 상기 물리 어드레스에 관한 저장수단을 갖는 데이타 처리 요소를 지정하는 정보를 구비하는 엔트리를 저장할 수 있고 상기 논리 어드레스에 대응하는 물리 어드레스와 함께 지정 정보를 출력할 수 있는 병렬 데이타 처리 장치.
  5. 특허청구의 범위 제1항에 있어서, 상기 데이타 프로세서 요소는 모놀리딕 반도체 집적 회로를 구비하는 병렬 데이타 처리 장치.
  6. 모놀리딕 반도체 집적 회로에 제조된 마이크로프로세서에 있어서, 명령에 따라 연산을 실행하는 연산수단, 상기 연산 수단에 의해 사용되고 그곳에서 리드되고 그곳에 라이트되는 데이타를 유지하는 저장수단, 상기 저장 수단으로의 액세스 정보를 전송하는 전송 경로, 상기 액세스 정보를 입출력하는 여러조의 외부 단자군, 상기 외부단자군중의 하나를 상기 전송 경로에 선택적으로 접속하고 상기 외부 단자군중의 하나를 다른 하나에 접속하는 입출력 전환 수단, 상기 입출력 전환 수단에 의한 접속 모드를 제어하는 제어수단과, 동작을 위해 그들 사이의 접속을 확립하도록 마이크로프로세서와 동일한 종류의 테스티네이션 마이크로프로세서를 저장하기 위해 상기 테스티네이션 마이크로프로세서에 구비된 제어 수단에 공급될 지정 정보를 발생하는 수단을 포함하는 마이크로프로세서.
  7. 특허청구의 범위 제6항에 있어서, 또 상기 출력 단자군과는 다르고 상기 지정 정보 발생 수단에 의해 발생된 지정 정보를 외부 장치에 출력하는 배타적 출력 단자를 포함하는 마이크로프로세서.
  8. 여러개의 프로세서와 3차원 매트릭스로 배열로 배치되어 상기 프로세서사이에서 정보 통신을 실행하는 버스수단을 포함하는 병렬 정보 처리 장치로서, 상기 프로세서의 각각은 명령에 따른 연산을 실행하는 연산 수단, 상기 연산 수단을 위한 정보를 유지하는 저장수단, 정보를 전송하는 전송 경로, 상기 정보를 입출력하는 여러조의 외부단자군, 상기 외부 단자군중의 하나를 상기 전송 경로에 선택적으로 접속하는 모드와 상기 외부 단자군중의 하나를 다른 하나에 접속하는 모드를 실행하는 입출력 전환 수단과, 상기 입출력 전환수단에 의한 접속 모드를 제어하는 제어 수단을 포함하고, 상기 버스 수단은 각각 X,Y 및 Z 방향으로 3차원 배치된 X,Y 및 Z 버스를 구비하고, 상기 여러개의 프로세서는 쌍방향 X,Y 및 Z 버스사이의 교점에 대응하여 매트릭스로 격자로 배치되고, 상기 프로세서의 각각의 외부 단자군은 상기 쌍방향 X,Y 및 Z 버스중의 인접하는 것에 결합되는 병렬 정보 처리 장치.
  9. 특허청구의 범위 제8항에 있어서, 상기 여러개의 프로세서의 각각은 모놀리딕 반도체 집적 회로를 구비하고, 상기 프로세서 및 상기 쌍방향 X 및 Y버스는 매트릭스 형태로 적어도 하나의 회로 기판상에 배치되고, 상기 쌍방향 Z버스는 상기 회로기판의 양쪽사이 또는 회로 기판사이의 접속을 확립하는 도체를 구비하는 병렬 정보 처리 장치.
  10. 특허청구의 범위 제9항에 있어서, 적층 구조로 구성된 여러개의 회로 기판과 쌍방향 X,Y 및 Z 버스중의 적어도 하나와 외부 입출력 장치사이에서 정보 전송을 실행하는 시스템 제어 인터페이스부를 포함하는 병렬 정보 처리 장치.
  11. 특허청구의 범위 제10항에 있어서, 상기 마이크로프로세서의 각각의 제어수단은 상기 외부 입출력 장치에서 로드된(시스템)제어 명령을 저장하는 메모리를 구비하는 병렬 정보 처리 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019930000054A 1992-01-07 1993-01-06 병렬 데이타 프로세서 및 마이크로프로세서 KR930016874A (ko)

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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2770603B2 (ja) * 1991-03-14 1998-07-02 三菱電機株式会社 並列計算機
US5603046A (en) * 1993-11-02 1997-02-11 Motorola Inc. Method for complex data movement in a multi-processor data processing system
US6408402B1 (en) * 1994-03-22 2002-06-18 Hyperchip Inc. Efficient direct replacement cell fault tolerant architecture
JP3524337B2 (ja) * 1997-07-25 2004-05-10 キヤノン株式会社 バス管理装置及びそれを有する複合機器の制御装置
US6735651B1 (en) * 1999-07-30 2004-05-11 International Business Machines Corporation Multi-chip module having chips coupled in a ring
US6587905B1 (en) 2000-06-29 2003-07-01 International Business Machines Corporation Dynamic data bus allocation
GB2370381B (en) * 2000-12-19 2003-12-24 Picochip Designs Ltd Processor architecture
GB2370380B (en) * 2000-12-19 2003-12-31 Picochip Designs Ltd Processor architecture
CA2438195C (en) * 2001-02-24 2009-02-03 International Business Machines Corporation Optimized scalabale network switch
GB2395299B (en) * 2002-09-17 2006-06-21 Micron Technology Inc Control of processing elements in parallel processors
US7676648B2 (en) 2003-04-23 2010-03-09 Micron Technology, Inc. Method for manipulating data in a group of processing elements to perform a reflection of the data
US7596678B2 (en) * 2003-04-23 2009-09-29 Micron Technology, Inc. Method of shifting data along diagonals in a group of processing elements to transpose the data
US7581080B2 (en) * 2003-04-23 2009-08-25 Micron Technology, Inc. Method for manipulating data in a group of processing elements according to locally maintained counts
US7913062B2 (en) * 2003-04-23 2011-03-22 Micron Technology, Inc. Method of rotating data in a plurality of processing elements
GB2454865B (en) * 2007-11-05 2012-06-13 Picochip Designs Ltd Power control
GB2466661B (en) * 2009-01-05 2014-11-26 Intel Corp Rake receiver
US8549092B2 (en) * 2009-02-19 2013-10-01 Micron Technology, Inc. Memory network methods, apparatus, and systems
GB2470037B (en) 2009-05-07 2013-07-10 Picochip Designs Ltd Methods and devices for reducing interference in an uplink
GB2470891B (en) 2009-06-05 2013-11-27 Picochip Designs Ltd A method and device in a communication network
GB2470771B (en) 2009-06-05 2012-07-18 Picochip Designs Ltd A method and device in a communication network
GB2474071B (en) 2009-10-05 2013-08-07 Picochip Designs Ltd Femtocell base station
GB2482869B (en) 2010-08-16 2013-11-06 Picochip Designs Ltd Femtocell access control
GB2489919B (en) 2011-04-05 2018-02-14 Intel Corp Filter
GB2489716B (en) 2011-04-05 2015-06-24 Intel Corp Multimode base system
GB2491098B (en) 2011-05-16 2015-05-20 Intel Corp Accessing a base station

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4644496A (en) * 1983-01-11 1987-02-17 Iowa State University Research Foundation, Inc. Apparatus, methods, and systems for computer information transfer
US5123109A (en) * 1983-05-31 1992-06-16 Thinking Machines Corporation Parallel processor including a processor array with plural data transfer arrangements including (1) a global router and (2) a proximate-neighbor transfer system
US4821174A (en) * 1984-03-20 1989-04-11 Westinghouse Electric Corp. Signal processing system including a bus control module
JPS60196866A (ja) * 1984-03-21 1985-10-05 Hitachi Ltd デ−タ処理装置
JPS61148564A (ja) * 1984-12-24 1986-07-07 Hitachi Ltd 並列処理計算機
JPS6398065A (ja) * 1986-10-14 1988-04-28 Matsushita Electric Ind Co Ltd 完全並列型プロセツサ
US4891787A (en) * 1986-12-17 1990-01-02 Massachusetts Institute Of Technology Parallel processing system with processor array having SIMD/MIMD instruction processing
US5058001A (en) * 1987-03-05 1991-10-15 International Business Machines Corporation Two-dimensional array of processing elements for emulating a multi-dimensional network
US5257395A (en) * 1988-05-13 1993-10-26 International Business Machines Corporation Methods and circuit for implementing and arbitrary graph on a polymorphic mesh
JPH01320564A (ja) * 1988-06-23 1989-12-26 Hitachi Ltd 並列処理装置
US4973956A (en) * 1988-12-22 1990-11-27 General Electric Company Crossbar switch with distributed memory
US5203005A (en) * 1989-05-02 1993-04-13 Horst Robert W Cell structure for linear array wafer scale integration architecture with capability to open boundary i/o bus without neighbor acknowledgement

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Publication number Publication date
JPH05181816A (ja) 1993-07-23
US5408676A (en) 1995-04-18

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