JPH05508044A - 多重プロセッサシステム用通信交換システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 多重プロセッサシステム用通信交換システム技術分野 本発明は、一般に、コンピュータおよび電子論理システム用の信号化および割込 み機構の分野に関する。さらに詳細にいえば、本発明は、どのプロセッサまたは どの外部インターフェース・ポートからもその多重プロセッサシステム内の他の どのプロセッサまたは外部インターフェース・ボートへ信号を送ることができ、 同時対立する信号を解決することができる多重プロセッサシステム用の信号化機 構に使用する方法および装置に関する。

背景技術 先に提案した高度並列スカラー／ベクトル多重プロセッサシステム用クラスタ構 造と題する元出願、ＰＣＴシリーズ胤ＰＣＴ／ＵＳ９０１０７６５５は、スーパ ーコンピュータと呼ばれている高速コンピュータ処理システム用の新しいクラス タ構造について記述している。スーパーコンピュータを利用する大部の場合、そ の目的は、最も早い処理速度と最も大きい処理の柔軟性、すなわち、非常にたく さんの従来のアプリケーション・プログラムを処理する能力を持ったコンピュー タ処理システムを提供することである。スーパーコンピュータの処理速度と柔軟 性を増加しようとして、先に示した元出願に記述した高度並列多重プロセッサシ ステム用クラスタ構造は、多数のプロセッサおよび外部インターフェース手段が 、主記憶装置、補助記憶装置、大域レジスタ、割込み機構などの共用ハードウェ ア資源、またはシステム内の他の共用資源の共通のセットに対して、多数のそし て同時の要求を出すことのできるスーパーコンピュータのための構造を提供する 。

このような共用資源、多重プロセッサシステムを設計する場合に考慮する重要事 項の１つは、プロセッサおよび外部インターフェース・ポートが、他のプロセッ サおよび外部インターフェース・ポートに信号を送る効率的な機構を提供するこ とである。本発明の中で使用されているように、信号という用語は、１つの装置 （プロセッサまたは外部インターフェース・ポート）が、他の装置に、信号が送 られている装置の動作または介入を必要とする事象が起ったことを知らせること を示している。従来のソフトウェアの見方からすると、信号は、もっと一般的に いって、装置の動作の流れが、信号を処理するために中断されるという意味で、 割込みと呼ばれる。

多くの並列プロセッサ構造が、信号を、Ｉｎｔｅｌ　ＩＰＳＣｃｏｎｃｕｒｒｅ ｎｔ　ｃｏ＋５ｐｕｔｅｒまたは５ｅｑｕｅｎｔ　Ｂａ１ａｎｃｅ　５ｅｒｉｅ ｓにおけるように、母線またはチャネル上のシステムを経たメツセージとして実 行する。このタイプの構造では、いずれかのプロセッサが、システム内の他の装 置を中断するためのメツセージ転送に何ミリ秒かを要し、これは、複雑なメツセ ージ構造を組立てたり、伝送したり、解釈したりすることと関連するオーバーヘ ッドに大きく起因している。このオーバーヘッドは、このタイプの信号化構造の 限界である。

他の並列プロセッサ構造は、周辺の制御装置によって信号を送信および受信する ことができない。この構造では、プロセッサは、専ら入出力装置と通信するので 、ある入出力装置は、それが接続されているプロセッサとだけ通信できるのみで ある。この制限が、指定のプロセッサの入出力制御タスクに対する柔軟性に限界 をつくっている。

多重プロセッサシステム用の現在の割込み機構の多くについてのもう１つの問題 は、多重プロセッサシステム内のすべてのプロセッサが、入出力動作の完了時に 無条件に割込みをされ、その動作を制御することと結合したプロセッサでないこ とである。この技術の不利な点は、多重プロセッサシステムで実施するすべての プログラムが割込まれ、１つのプロセッサによって割込みが行われている間、プ ロセッサ資源を無駄にしてしまうことである。

多重プロセッサシステム用の従来の技術の割込み機構は、ある条件の下では問題 ないが、信号を処理するための目標のハンドラーであるどの個別の割込み資源で もプロセスが選択できるようにする、多重プロセッサシステム用の更に効果的な 割込み機構を備えていることが望ましかった。更に、完全分散形、多重系入出力 環境をつくシステム用クラスター構造の割込み機構を備えていることが望ましか った。

発明の要約 本発明は、どのプロセッサまたはどの周辺装置からも、その多重プロセッサシス テム内の他のどのプロセッサまたはどのう周辺装置へも信号を送ることができ、 同時対立する信号を解決することのできる多重ブロモ・ツサシステム用の信号機 構である。現在の割込み機構とは異った、本発明の信号機構は、信号機構用のｌ ＼−ドウエアに、特定の信号をどこに向けて出すかを指示する信号に関係するア ドレスを含んだ目標とする信号を規定する。同時対立する信号（すなわち、同じ 周辺装置またはブロモ・ンサをめざしている信号）は、先着順サービスをベース にして、同′じクロック・サイクル中に受け取った同時対立する信号の優先順位 を決定する調停ネットワークによって、待合せ行列をつくることによって解決す る。同時対立する信号は、ついで、わりあてられた優先順位に基づいて、順次処 理される。

本発明には、信号を受けとる宛先を選択する非常に簡単なコードが必要で、敏速 に信号をシステム全体に伝える信号分配用の専用ハードウェア・ネットワークを 提供する。本発明は、システム内のどのプロセッサから、どの入出力装置へも信 号を送らせることができ、その逆も同様である。

本発明で規定される多重プロセッサシステム内のすべての装置が、同時対立する 信号を出すことは、論理的には可能であるが、本発明は、統計的にこのようなこ とが起る可能性がないことを利用して、対立する信号を順次処理することの結果 としての多重処理システムの全体的性能の低下と比較して、対立する信号を処理 するのに必要なハードウェアの量を最適化している。

信号機構は、多重プロセッサシステム全体にわたって、アクセス可能である。す べてのプロセッサおよび周辺装置（すなわち、補助記憶装置転送制御装置および 周辺制御装置）は、信号を送ったり、受は取ったりできる。更に、信号は、すべ て、信号を受け取った結果として、どういう動作をすべきであるかを決定するの に、受信装置で使用される２ビツトの情報をもっている。これらの特長が、全シ ステムにわたって、種々の信号技術を実施することを可能にしている。例えば、 補助記憶装置転送制御装置は、タイプＯの信号を開始命令として使用し、タイプ １の信号を停止命令として使用している。システム内のどのプロセッサまたは周 辺装置も、信号を、どの補助記憶装置にも送ることができるので、どの装置も、 システム内のどの補助記憶装置転送制御装置を起動したり停止したりすることが できる。

本発明の目的は、どの処理装置または外部インターフェース・ボートから、多重 プロセッサシステム内の他のどのプロセッサまたは外部インターフェース・ボー トへも信号を送ることができる、多重プロセッサ用信号機構の方法と装置を提供 することである。

本発明の第２の目的は、複数のプロセッサまたは、外部インターフェース・ボー トから出された同時で一致しない信号を解決することのできる信号機構を提供す ることである。

本発明の第３の目的は、複数のタイプの信号を、受信装置に運ぶことのできる信 号機構を提供することである。

本発明の、以上およびその他の目的は、図面、好ましい実施例の詳細説明および 請求項を参照することにより明らかになるであろう。

図面の説明 第１図は、本発明の好ましい実施例の単一の多重プロセッサクラスタのブロック 図である。

第２図は、本発明の好ましい実施例の４−クラスタ実現方法のブロック図である 。

第３図は、多重プロセッサシステムの好ましい実施例のＮＲＣＡ手段の部分とし ての高速割込み機構の実施例を示すブロック図である。

第４図は、本発明の入出力構造の全体ブロック図である。

第５図は、信号装置選択実施を示す図式表示である。

第６ａ図は、システムモード、レジスタの図である。

第６ｂ図は、保留割込みレジスタの図である。

第７図は、本発明による信号の操作を示す全体ブロック図である。

第８図は、信号機構の操作の流れの各点における、図７に示された各種の信号の 条件を示す。

第９図は、補助記憶装置伝送制御装置の操作の概念モデルである。

第１０図は、ＳＭＴＣ命令ブロックを示す。

第１１ａ図および第１１ｂ図は、ＳＭＴＣＯおよびＳＭＴＣＩ用の命令の定義を 示す。

好ましい実施例の説明 第１図には、本発明で使用される多重プロセッサシステムの好ましい実施例の単 一プロセッサクラスタの構造が記述されている。高度並列スカラー／ベクトル多 重プロセッサシステム用の好ましいクラスタ構造は、１組の大きな共用資源１２ （例えば、主記憶装置１４、大域レジスタ１６および割込み機構１８）を共用す る複数の高速プロセッサ１０をサポートすることができる。プロセッサ１０は、 ベクトルとスカラーを並列に処理することができ調停ノード手段２０を通して共 用資源１２に接続されている。さらに、調停ノード手段２０を通して、複数の外 部インターフェース・ボート２２および入出力集信装置（ＩＯＣ）２４が接続さ れ、ＩＯＣはさらに、各種の外部データ資源２６に接続されている。外部データ 資源２６には、高速チャネル３０を通して入出力集信装置２４とリンクした補助 記憶システム（ＳＭＳ）が含まれていてもよい。外部データ資源２６には、また 、１つ以上の標準チャネル３４を介して入出力集信装置２４とリンクした各種の 他の周辺装置および周辺インターフェース３２が含まれていてもよい。周辺装置 および周辺インターフェース３２には、ディスク記憶システム、テープ記憶シス テム、プリンタ、外部プロセッサおよび通信ネットワークが含まれていてもよい 。プロセッサ１０、共用資源１２、調停ノード２０および外部インターフェース ・ボート２２は、共に、本発明の好ましい実施例による高度並列多重プロセッサ システム用の単一多重処理クラスタ４０を構成している。

多重プロセッサクラスタ４０の好ましい実施例は、プロセッサ１０．共用資源１ ２、調停ノード２０および外部インターフェース２２を、物理的に編成して１つ 以上のクラスタ４０にすることによって、現在の共用記憶スーパーコンピュータ の直接接続問題を克服している。第２ａ図および第２ｂ図に示す好ましい実施例 には、４０ａ、４０ｂ、４０ｃおよび４０ｄの４つのクラスタがある。４０　ａ 、　４０　ｂ、　４０　ｃおよび４０ｄの各クラスタは、物理的に、それぞれ自 身のプロセッサ１０ａ、１０ｂ、１０　ｃ、１０　ｄｓ共用資源１２ａ、１２ｂ 、１２ｃ。

１２ｄ１およびそのクラスタと関連する外部インターフェース２２ａ、２２ｂ、 ２２ｃ、２２ｄをもっている。

クラスタ４０　ａ、　４０　ｂ、　４０　ｃおよび４０ｄは調停ノード手段２０ ａ、２０ｂ、２０ｃおよび２０ｄの各々の論理部分である遠隔クラスタ・アダプ タ４２を介して、互いに接続されている。クラスタ４０ａ、４０ｂ、４０Ｃおよ び４０ｄは、物理的には分離しているけれども、クラスタの論理組織と遠隔クラ スタ・アダプタ４２を介して物理的に相互接続されていることによって、クラス タ４０ｇ、４０ｂ、４０ｃおよび４０ｄのすべてをこえて、共用資源１２ａ、１ ２ｂ、１２ｃおよび１２ｄのすべてに望みの対称的アクセスをすることができる 。

次に第３図を参照して、本発明の４−クラスタの好ましい実施例における信号機 構の物理的構成を説明する。

１つのクラスタ４０には、３２のプロセッサ１ｏと３２の外部インターフェース ・ボート２２がら、大域レジスタ１６と信号論理３１と高速割込み論理３３への １６のボート４７がある。各ボート４７は２つのプロセッサ１０と２つの外部イ ンターフェース・ボート２２で共用されており、経路５２を通してアクセスでき る。類似のポート４９は、ＭＲＣＡ手段４６で受けとり、経路５６を通してアク セスされた時、このクラスタ内の大域レジスタ１６、高速割込み論理３１および 信号論理３３に対するクラスタ間の要求を処理する。各要求は、ＮＲＣＡ手段４ ６で受け取られるので、クロスバ−および調停手段５１は、適切な宛先に直接要 求する。例えば、高速割込み論理３３内の５ＥＴＮレジスタにアクセスする要求 が同時に入ってくると、これらの要求はクロスバ−およｒｆ調停手段５１によ） て・（、イブラインのようにして調停される。クロスバ−および調停手段５］は 、多重要求Ｉ・グル・スキーム・アルゴリズムを利用している。それは１６の調 停ノード４４と１つのＭＲＣＡ手段４８から入力を受取る。調停決定には目標の レジスタを選択し、実行される操作を決定する情報を制御するために、番地情報 が必要である。この情報は、デーク、！二共に、ＮＲＣＡ手段４６に送られる。

この番地および制御は、データが大域レジスタ１６または信号論理゛３１または 高速割込み論理３３に送られるようにすることかできる。

本発明の好ましい実施例の多重要求トグル（ＭＲＴ）優先順位システムは、各種 の切換え機構を制御するために単純なプールのアルゴリズムを使用して共通の共 用資源に対する同時で多重の要求を公平に効率的に調停することができる。すべ ての要求源はトグルシステムをベースに分析解決されている多重同時要求に優先 順位を割り当てることにより、分散的にデモクラティックな方法で調停される。

ＭＲＴ優先順位スキームは、その資源に対する同時で相反する要求を解決する調 停ネットワークを必要とする共通の共用資源と通信する多重要求のどのシステム にも適用できる。この場合、相反することの分析解決とは、共通資源へのアクセ スの要求が実施される順位を決定することを示す。Ｍ　Ｒ，Ｔ優先順位システム は、また、多重共用資源へのアクセスの決定にも役に立つ。

この場合は、禁止マトリックスであるＭＲＴ優先順位システムの部分は多重共用 資源のそれぞれと関連しており、これら複数の禁止マトリックスは各要求源に接 続されＣいる。共用資源毎の各禁止マトリックスは、相対優先順位状態記憶手段 である、すべての共用資源用の他の要求源に関する各要求源の優先順位を保って いる共通部分に接続されている。他の要求源に関する各要求源の相対的優先順位 状態を記憶する相対優先順位状態記憶手段。

相対優先順位状態記憶手段の中の各セルまたはビットは、２つの要求源の相対的 優先順位を表わしている。このセルは、同時の資源要求の場合、どの要求源をア クセスさせるかを示す。相対優先順位状態記憶手段の各セルは、禁止マトリック スに接続されている。相対優先順位状態記憶手段の各セルは、その宛先用の禁止 マトリックス内の２つのゲートを駆動する。１つのゲートは、Ｘが高い優先順位 であれば要求１１ｊＸｙを禁止する要求源Ｘを表わし、一方、他の１つのゲート は、ｙが高い優先順位であれば、要求源Ｘを禁止する要求源ｙを表わす。このよ うにして、ＭＲＴ優先順位システムは、広範囲の切換用途を制御するのに使用す ることができる。

次に第４図を参照して、本発明の好ましい実施例の入出カシステム用構造の概略 を説明する。入出力周辺装置３２は、標準チャネル３４、入出力装置間Ｗ２４お よび外部インターフェース・ポート２２を介して、主記憶装置（ＭＭ）１４およ び大域レジスタ１６に接続されており、同じクラスタ４０ならびに他のクラスタ ４０内のこれらの共用資源１２に対して、直接読取りおよび書き込みができる。

周辺装置３２も、例えば同じクラスタ４０ａと関連している補助記憶装置システ ム（ＳＭＳ）内の補助記憶装置（ＳＭ）に対して、読取りおよび書込みができる が、他のクラスタ４０ｂ〜４０ｄ内の５Ｍ３２８にはアクセスできない。１つの バスは、プロセッサ１０および周辺装置３２に直接データを交換させるために使 用することはできないことに注意しなければならない。

このような交換は、主記憶装置１４．５Ｍ５２８または大域レジスタ１６を介し て行わなければならない。

入出力集信装置（ＩＯＣ）２４には、データ・バス、スイッチおよび各種の入出 力装置間にデータを転送することを支援する制御機能がある。好ましい実施例で は、８ケまたは１６ケのｌ０Ｃ２４が、１つの入出カシヤシ−１００内に物理的 に収められている。各ｌ０Ｃ２４は、標準チャネル３４と周辺制御装置１０３を インターフェースするチャネルアダプタ８ケまで、補助記憶装置ポート１０６を 高速のチャネル３０および５Ｍ３２８に対して制御する補助記憶装置転送制御装 置（ＳＭＴＣ）１０４、外部インターフェース・ポート２２に接続しているクラ スタ・ポート１０８、割込み信号をチャネルアダプタ１０２およびＳＭＴＣ１０ ４に分散する集信装置信号論理１１０、およびデータ・バス・クロスバ−・スイ ッチ１１２を支援する。各１０Ｃ２４は、主記憶装置中の単一の６４−ビットワ ードを１つおきのクロックサイクルで、読取りおよび書込みができる。ｌ０Ｃ２ ４は、また、主記憶装置１４に同時にアクセスしている間に５Ｍ３２８に対して 、１ワードを読取りまたは、書込むことができる。

各チャネルアダプタ１０２は、周辺装置制御装置１０３によって、入出力周辺装 置３２から、標準入出力チャネル３４へとデータを交換するのに必要な機能をも っている。チャネルアダプタ１０２は、主記憶装置１４．５Ｍ３２８および大域 レジスタ１６にアクセスし、プロセッサ１０へ１０Ｃ２４を介して信号を送る。

ｌ０Ｃ２４の中のクロスバ−・スイッチ１１２はそれに付けられたチャネルアダ プタ１０２の間のアクセス要求を多重化し、データを与えられた転送で選択され た宛先へ発送する。最大のデータを要求する８ケのチャネルアダプタ１０２はす べて、主記憶装置ｆ１４に最大使用可能なレートを要求し、または５Ｍ５２８に 最大使用可能レートを要求する。

標準チャネル３４を介する周辺制御装置１０３は宛先選択値を信号割込み論理３ １に書込むことによって信号を始動することができる。命令コードは、周辺制御 装置１０３に、この操作を行わせる標準チャネル３４に支援されている。ＳＭＴ Ｃ１０４も、周辺制御装置１０３に信号を転送することができる。

入出カシステム中の論理は、信号が、所定のチャネルと結合している装置に送ら れたことを検知すると、適切なチャネル動作を始動する。この方法は、信号を始 動するのに使用され、信号に応じてとられる動作は、装置のタイプによってさま ざまである。

信号の宛先は、信号と一緒に宛先選択値を送信することによって選択される。第 ５図は、宛先選択値用の論理−物理マツプである。プロセッサ１０とｌ０Ｃ２４ の両者とも、同一のおよび異ったクラスタ４ｏの中で、信号を送ったり、受取っ たりすることができる。次に、どのようにして、信号値の内容が、システムの中 で翻訳されるのかを記述する。

クラスタ・セレクトは、どのクラスタ４ｏに信号が送られるかを決定する。ＭＲ ＣＡ手段４６およびＭＲＣＡ手段４８の中の論理は、どのクラスタ４０に、どの 値の信号を送るかを決定する。

基板選択は、物理的処理装置］−〇または信号を受けとる入出力集信装置を決定 する。

クラス選択は、どのタイプの装置が、割込みを受けとるかを決定する。２とット コードは次の通りである。〇−プロセッサ、１−入出力集信装置、２−補助記憶 装置転送制御装置および３−予備チャネル選択、入出力集信装置２４が、クラス 選択フィールド内で指定されるとｂｉｔ　４　ｔｒｏｕｔｈ　２がチャネルアダ プタを、基板選択フィールド内で選択されたｌ０Ｃ２４にアドレス指定する。

補助記憶装置転送制御装置が、クラス選択フィールド内で指定されると、ビット ２は、入出力集信装置手段２６中のどの補助記憶装置転送制御装置が割込まれる かを選択する。〇−主記憶装置から補助記憶装置転送制御装置へ信号され、１− 補助記憶装置から主記憶装置転送制御装置へ信号される。このフィールドは他の すべてのクラス選択に対して無視される。

タイプ選択は、どのタイプの信号を送信すべきかを決定する。信号のタイプは、 宛先装置でとらえられる。異ったタイプの信号の効果は、装置によって異る。

プロセッサ１０は、信号命令を介して信号を発生する。

信号命令によって選択されたＳレジスタ中の値は、宛先選択値として翻訳される 。信号はプロセッサ１０によって、割込み要請として受取られる。第６ａ図およ び第６ｂ図を参照すれば、信号は、システムモードレジスタの中の使用禁止タイ プのビットによってマスクされる。インターバル・タイマおよび高速割込み要求 用のマスクも、システムモードレジスタの中にある。保留割込みは、保留割込み （ＰＩ）制御レジスタによってとらえられる。

ＰＩレジスタの中のビットは、各タイプの割込みに対応する。入力信号は適当な ＰＩレジスタ・ビットをセットして、そのビット用のＳＭマスクがセットされて いなければ、割込みをさせる。ＰＩビットは割込みを認識後、割込み処理コード によりクリアされる。

第７図では、論理ブロック図によって、本発明内の信号（割込み）操作を示して いる。プロセッサ１０は、信号命令を実施することによって、信号を始動できる 。信号命令は基準のＳ−レジスタの内容を、調停ノード４４を介してＮＲＣＡ手 段４６に送るようにする。同様にして、周辺装置（すなわち、周辺制御装Ｗ１０ ３およびＳＭＴＣｌ、０４）は、命令と信号値を調停ノード４４の中のボート４ ７を介して、ＮＲＣＡ手段に送ることによって信号を始動する。ＮＲＣＡ手段４ ６は信号値の中のクラスタ選択ビットを調べて、信号を適当なりラスタに向ける 。

信号が現在ＮＲＣＡ手段４６があるクラスタ４０に向けられている場合は、ＮＲ ＣＡ手段４６は、信号をそのＮＲＣＡ手段４６の中の大域レジスタクロスバ−５ １に向ける。信号が他のクラスタ４０に向けられている場合は、ＮＲＣＡ手段４ ６は、ＭＲＣＡ手段４８を介して、クラスタ内通信経路５８により、信号をその クラスタ４０に送る。大域レジスタ・クロスパー５１は、どの信号をも信号発送 論理４６０に向ける。第８図は、第７図に示されている信号機構の中に示された 経路（例えばＡＡ、ＢＢ等）を送信される信号コードを示すことによって第７図 と関係している。

信号値が、ＮＲＣＡ手段４６の中の信号ディスバッチ論理４６０に達すると、信 号ファンアウト論理４７０を使用してそこからディスバッチされる。第８図のＡ Ａに示すように、１３ビツト・コードは、ディスバッチ論理４６０から、ファン アウト論理４７０へ送られる。コードは、信号選択値と同じであるが、クラスタ 選択ビットが接続されていない。値が既に適切なりラスタ４０に向けられている ので、この点でそれらはもう必要ない。

信号ファンアウト論理４７０は、第８図のＢＢに示すように、基板選択フィール ドを復号し、９−ビット信号コードを、プロセッサ１０の調停ノード４４または 信号を送られている外部インターフェース・ボート２２に送る。分離した信号バ スは、ファンアウト論理４７０を、各調停ノード４４に接続する。

調停ノード４４内の追加信号復号論理４８０は、９−ビット信号コードを更に復 号する。第８図のＤＤに示されている３−ビットコードは、各調停ノード４４に 取付けられているプロセッサ１０の各々に与えられる。第８図のＣＣに示されて いる７−ビットコードは、更に１０Ｃ２４に発信するための調停ノード４４に取 付けられている各外部インターフェース・ポート２２に与えられる。

プロセッサ１０は、さらに、信号値を４タイプの信号に復号して、ＰＩレジスタ 中の適当なビットにセットする。対応する割込み禁止ビットが３Ｍレジスタ内で クリアされると、プロセッサ命令は、割込みビットがＰＩレジスタにセットされ た時に割込まれる。

１０Ｃ２４はさらに、調停ノード４４から送られてきた７−ビット信号コードを 、チャネルおよびＳＭＴＣに送られる個々の信号に復号する。

次に第９図を参照して、好ましい実施例のｌ０Ｃ２４の補助記憶装置転送制御装 置（ＳＭＴＣ）１０４を説明する。好ましい実施例において、ＳＭＴＣ１０４は ５Ｍ５２８への転送を制御する。５Ｍ５２８の中でアドレス可能なユニットは、 ６４−ビットワードの３２のブロックだけである。転送は、ブロック境界で開始 する条件になっている。補助記憶装置転送（読取りまたは書込み）のための要請 はチャネルアダプタ１０２またはＳＭＴＣ１０４によって始動される。チャネル アダプタ１０２およびクラスタポート１０８への転送は同時にすすめられる。エ ラーの検出と修正はＳＭＴＣ１０４で行われる。好ましい実施例において、ＳＭ ＴＣ１０４は、２つの独立した制御装置１０４ａおよび１０４ｂで構成されてお り、１つはデータを主記憶装置１４から５Ｍ５２８に移動するためのものであり 、他の１つは、データを５Ｍ５２８から主記憶装置１４に移動するためのもので ある。制御装置は、命令を主記憶装置１４内につくられた命令ブロックの形で受 入れる。命令ブロックは、主記憶装置１４内の開始番地、補助記憶装置２８内の 開始番地、補助記憶装置２８内の基準アドレスの増分、移動する３２−ワードブ ロックの数および転送の方向を提供する。転送サイズは１と（記憶サイズ／３２ ）ブロックの範囲である。

第９図に示しであるように、命令の実行は、信号４００をＳＭＴＣ１０４ａまた は１０４ｂに送ることによって始動される。好ましい実施例には、完全に構成さ れたクラスタ４０の中に３２対までのＳＭＴＣ１０４ａと１０４ｂがある。クラ スタ４０内の特定のＳＭＴＣ１０４は、第１０図に示したＳＭＴＣ命令ブロック の部分であるＳＭＴＣ命令ワードの中の信号“基板選択”によって選択される。

分離された信号４００ａおよび４００ｂは、各方向に転送を開始する。チャネル 選択番地０のＳＭＴＣは主記憶装置１４から補助記憶装置８の方向への転送を制 御する。チャネル選択番地１のＳＭＴＣは、補助記憶装置２８から主記憶装置１ ４の方向への転送を制御する。ＳＭＴＣ選択は、チャネル選択フィールドのＬＳ Ｂに基づいているので、奇数はＳＭＴＣＩを選択し、偶数はＳＭＴＣＯを選択す る。

ＳＭＴＣ１０４は、４つの信号タイプを認識する。４つの信号タイプのそれぞれ を受取るＳＭＴＣ１０４ａおよび１０４ｂの応答は、表１に好ましい実施例用に 記述されている。

表　Ｉ タイプ０〇−命令ブロックをフェッチし、指定転送をスタートさせる。

タイプ０１−　進行中の転送を停止する。

ＳＭＴＣが実際に転送をホルトしている時、転送状態を報告する。転送をスター トさせた命令パケットの中で要請されれば、割込み完了が発生する。信号停止を 受けた時、転送が進行中でなければ、 ＳＭＴＣは、動作しない。

タイプ１〇−予備 タイプ１１−　予備 転送の終りに、状態ワードが、主記憶装置１４の命令ブロックに書きもどされ、 任意の完了割込みが発生する。

割込み発生は転送を開始した命令ブロックの内容によって指定される。完了割込 みの目標も、命令ブロックで決定される。

ＳＭＴＣ命令ブロック・フォーマットは、それが主記憶装置１４にあられれた時 に示される。次は、命令ブロック・ワードの定義で、表Ｈに定義されている。

表　■ ビット０−３　命令フィールド ビット４　操作完了への割込み ビット５−８　転送優先順位 ビット９−６３　未使用 ＳＭＴＣ命令フィールドには、転送操作またはリセット操作を行うことを示すビ ットがある。これは、また、完了の割込みを発生するかどうかを決定する。ＳＭ ＴＣＯ用の命令フィールドは第１１ａ図に定義されており、ＳＭＴＣＩ用の命令 フィールドは、第１１ｂ図に定義されている。「操作完了への割込み」フィール ド（命令ワードビット４）はＳＭＴＣ１０４に、要請操作の終りに信号４００を 発するように指示する。信号４００は、このビットが命令ブロックの中の１つに セットされている場合送られる。このビットがゼロであれば、信号は送られない 。信号４００を受取る装置は、要請があれば、命令ブロック（信号装置選択）の ワード６の内容によって決定される。

ＳＭＳ　ＦＢＡはデータ転送の授受を開始するＳＭＳ２８内の第１の番地である 。転送中はビット３１−０だけが使用される。ビット６３−３２は、ＳＭＴＣで は使用されず、無視される。３２−ビット値は補助記憶装置２８内のブロック番 地として割込まれる。

ｏｏｏｏｏｏｏｏという値は補助記憶装置２８内の第１のブロックの第１のワー ドを示す。０００００００１という値は、補助記憶装置２８内の第２のブロック の第１のワードを示す。

ＳＭＳ　ＢＬＫＩＮＣＲは、ＳＭＴＣによって移動された近接データブロック内 のブロック番地増加である。

転送中はとット３１−０だけが使用される。ビット６３−３２はＳＭＴＣでは使 用されず、無視される。この概念は第１０図に示されている。ｒｌＪの増加は、 補助記憶装置２８の連続ブロックを転送する。ゼロを５Ｍ５ＢＬＫ　Ｉ　ＮＣＲ におくと、ＮＢＬＯＣＫ用に同じブロックが転送されることに注意しなければな らない。

（ＳＭＳＦＢＡ＋　（ＮＢＬＯＣＫ　５Ｍ５ＢＬＫＩＮＣＲ”　３２））＊ が５Ｍ５２８で使用できる記憶より大きい場合は、転送は、使用可能な記憶装置 にラップアラウンドする。

ＭＭ　ＦＷＡは、転送の授受を開始するための主記憶装置内の第１のワードであ る。転送中は、ビット３３−〇だけが使用され、ビット６３−３４は、ＳＭＴＣ １０４では使用されずに、無視される。３４−ビット値は、主記憶装置１４内の ワード番地として割込まれる。

（ＭＭ　ＦＷＡ＋　（ＮＢＬＯＣＫ”　３２））が主記憶装置１４内で使用でき る記憶より大きい場合は、転送は、使用可能な記憶装置にラップアラウンドする 。

転送状態（ＴＲＡＮＳＦＥＲＳＴＡＴＵＳ）ＳＭＴＣ命令エリアのこのエリアは 、転送完了情報の報告およびエラの報告に使用される。ビットは、表■に示され たように割り当てられる。

表　■ ビット０　操作完了 ビット１　データ転送の中の２重ビット・エラービット２　無数な命令 ビット３　バリティー−エラー ビット４　命令フェッチ・エラー ビット５　シーケンス・エラー（先の転送がまだ進行中であるのに、他の転送開 始が受信された）命令ブロック・フェッチ中に、２重ビット−またはバリティー −エラーが検出されると、ＳＭＴＣは、命令ブロック状態ワード中のエラーを報 告するが、転送は開始しない。データ転送中にエラーが検出されると、進行中の 転送を停止する。

信号装置選択（ＳＩＧＮＡＬ　ＤＥＶＩＣＥ　５ＥＬＥＣＴＩＯＮ　）　ｌ：１ ｍ　ハ操作の完了で信号を送られる装置の番地が入っている。完了信号が、ＳＭ ＴＣ命令フィールド（ビット４）に指定されていれば、ＳＭＴＣ１０４はこの値 を使って、信号を送られる装置と、発信する信号のタイプとを選択する。

好ましい実施例の説明をしてきたが、本発明の意図から逸脱することなく、種々 の変形がありうることが考えられる。

浄書（内容に変更ない Ｆｉｇ、　２ａ へ４ａ　１ Ｆｉｇ、　５ ブ！テ乏÷ｆ＆ＰＦ ［）Ｆｌ・　Ｉ＝凰」Ｌ割シソｈ人カタＬ止、Ｏ；４ヌリＤ叩に＆ＤＴＯ＝　＋ ＝ｉｙｖＢｙ４；１ｏａｉ、ｏ＝ａｍｑｔ：ＤＴＩ＋　Ｉ＝４１’＠’ｊ！１９ ４７１４Ｍ３．０＝４！ＦＦ）”ｒＢＤＴ２＋　＋４ｍＶ止クインり２ｆ７３　 、Ｑ：　ｆりＩｔ’＝ｒ紀＝ｒ＆；−７９ｔコ入割ジシみＪズ町２チｒＦｌ：　 １＝　；４ｉｔ９ｉ＆ｊｆｆｔｆ２ｆｆ！ｌ？いろＱ＝ｔ＠テ沸し ＴＯ：　１＝ｐ４ｙ°ｏｔｓ４Ｚ＋ｌｆｔヂ！ｔｚ−＋ろ　ｏ＝４Ｍ＋、−乙Ｔ １：　１＝２４２°ｌの４Ｉ↑２受（Ｚ（？覧・ろ　ｏ＝４ｘ子声乙Ｔ２：　１ ＝９４７’？／１８ｊニア２’ｊブま／２・・ろ　Ｏ＝４！３づ一１乙Ｔ３：　 １＝り４７°３−ヅＴｆ２’ＪイｊＬｚｔｌろ　ｏ＝ｆ！子ＸｔＣｏ　Ｑ　Ｏ 訃　。　。　０ Ｆｉｇ、　ｌｌｂ 要　約　書 多重プロセッサシステムの中で、周辺制御装置（２４）およびプロセッサ（１０ ）を含む複数の装置のすべての中のいずれか１つと信号を授受するための信号化 機構。

この信号化機構には、２つのスイッチが含まれており、第１のスイッチ（４８０ ）は装置で発生した信号命令を、信号ディスバッチ論理（４６０）へ発送し、第 ２のスイッチ（４７０）は、信号ディスバッチ論理で発生した信号を受信し、そ の信号を、選択した装置に発送するためのものである。信号ディスバッチ論理（ ４６０）は信号命令を受信し、宛先選択値を復号して、選択した装置へ送る信号 を発生する。信号命令には、装置によって選択的に決定されたある装置を表わす 宛先選択値が含まれている。信号化機構には、さらに、信号ディスバッチ論理（ ４６０）に接続された調停機構（５１）および、２つ以上の装置から発信された 同時で相反する信号命令を分析解決するための第１のスイッチが含まれている。

信号ディスバッチ論理（４６０）で発生した信号は、装置によって動作する１つ 以上のタイプの定義済みの信号を表わす複数のビットが含まれていてもよい。

手　続　補　正　書 平成　５年　１月２７　日−

Claims (10)

【特許請求の範囲】
1. １．多重プロセッサシステム内の周辺制御装置およびプロセッサを含む複数の装 置すべての中の１つと信号を授受するための信号化機構であって、装置で発生し た信号命令を発送するための装置に接続して操作できる第１の切換手段であり、 その信号命令が、装置によって選択的に決定された装置を表わしている宛先選択 値をもっている第１の切換手段と、信号命令を受取り、宛先選択値を復号し、選 択された装置へ送られる信号を発生するための第１の切換手段に接続して操作で きる信号ディスパッチ論理手段と、信号ディスパッチ論理ならびに、信号ディス パッチ論理で発生した信号の受取りおよび選択した装置へ信号を送るための装置 に接続して操作できる第２の切換手段とを有する信号化機構。
2. ２．請求項１記載の信号化機構であって、プロセッサが、さらに外部割込み信号 をマスクするレジスタ手段を含んでいる信号化機構。
3. ３．請求項１記載の信号化機構であって、さらに信号ディスパッチ論理および２ つ以上の装置から出された同時で相反する信号命令を分析し解決する第１の切換 手段と接続して操作できる信号化機構。
4. ４．請求項１記載の信号化機構であって、信号ディスパッチ論理によって発生し た信号が、さらに、装置によって作用される定義済みの信号である１種以上の信 号を表わす複数のビットを含んでいる信号化機構。
5. ５．請求項３記載の信号化機構であって、さらに複数の信号命令をキューイング する調停手段に接続して操作できる記憶手段を含む信号化機構。
6. ６．請求項３記載の信号化機構において、調停手段が多重要求トグルシステムか ら構成されている信号化機構。
7. ７．高度並列コンピュータ処理システムであって、互いに接続されて操作できる Ｃ個の多重プロセッサクラスタ（Ｃは２と２５６を含む２から２５６の間の整数 ）であって、各多重プロセッサクラスタは、データおよび制御情報を記憶および 検索する共用資源手段と、 データおよび制御情報をコンピュータで処理するＰ個の処理手段（Ｐは２と２５ ６を含む２から２５６までの整数）と、 データおよび制御装置を共用資源手段と１つ以上の外部データ源との間で転送す るＱ個の外部インターフェース手段（Ｑは２と２５６を含む２から２５６までの 整数）と、 処理手段、外部インターフェース手段、ならびに処理手段および外部インターフ ェース手段を同時に共用資源手段に相互接続する共用資源手段に接続して操作で きるＺ個の調停ノード手段（Ｚは、１と１２８を含む１から１２８までの整数で ＰとＺの比は２に等しいかまたは２より大である）と、 多重プロセッサクラスタの調停ノード手段を、他の多重プロセッサクラスタのす べての共用資源にアクセスさせ、また、他の多重プロセッサクラスタのすべてを 、多重プロセッサクラスタの共用資源にアクセスさせるための他の多重プロセッ サクラスタのすべての中の遠隔クラスタアダプタ手段と接続して操作できる遠隔 クラスタアダプタ手段とを有し、 前記共用資源手段が多重プロセッサクラスタの装置によって直接アクセスされ、 また、遠隔クラスタアダプタ手段を介して、他の多重プロセッサクラスタのすべ ての装置によってアクセスされうるプロセッサ手段と外部インターフェース手段 のすべてから成る１式の装置のすべての中のいずれか１つと、信号の授受をする ための信号化機構を含むことを特徴とする高度並列コンピュータ処理システム。
8. ８．請求項７記載の高度並列コンピュータ処理システムにおいて、信号化機構が 、 ある装置が発生した信号命令−装置によって選択的に決定したある装置を表わす 宛先選択値をもっている信号命令−を処理する調停ノード手段と接続して操作で きる第１の切換手段と、 信号命令を受信し、宛先選択値を復号し、そして、選択した装置に送る信号を発 生するための第１の切換手段に接続して操作できる信号ディスパッチ論理手段と 、信号ディスパッチ論理と、信号ディスパッチ論理で発生した信号を受信し、選 択した装置への信号を処理するための装置に接続して操作できる第２の切換手段 とを有する高度並列コンピュータ処理システム。
9. ９．高度並列コンピュータ処理システム用の多重プロセッサクラスタであって、 その多重プロセッサクラスタが、高度並列コンピュータ処理システム内の他の類 似の多重プロセッサクラスタと接続するために採用され、データと制御情報を記 憶し、検索するための共用資源手段と、 データと制御情報のコンピュータ処理を行うＰ個のプロセッサ手段（Ｐは２と２ ５６を含む２から２５６までの整数）と、 共用資源手段と１つ以上の外部データ源との間でデータと制御情報を転送するた めのＱ個の外部インターフェース手段（Ｑは２と２５６を含む２から２５６まで の整数）と、 プロセッサ手段、外部インターフェース手段およびプロセッサ手段と外部インタ ーフェース手段とを、共用資源手段と対象的にインターフェースする共用資源手 と接続して操作できるＺ個の調停ノード手段（Ｚは２と１２８を含む２から１２ ８までの整数で、ＰとＺの比は２に等しいか２より大きい）とを有し、前記共用 資源手段が多重プロセッサクラスタの装置によって直接アクセスされ、また、遠 隔クラスタアダプタ手段を介して、他の多重プロセッサクラスタのすべての装置 によってアクセスされうるプロセッサ手段と外部インターフェース手段のすべて から成る１式の装置のすべての中のいずれか１つと、信号の授受をするための信 号化機構を含むことを特徴とする多重プロセッサクラスタ。
10. １０．請求項９記載の高度並列コンピュータ処理システムにおいて、前記信号化 機構が、 ある装置が発生した信号命令−装置によって選択的に決定したある装置を表わす 宛先選択値をもっている信号命令−を処理する調停ノード手段と接続して操作で きる第１の切換手段と、 信号命令を受信し、宛先選択値を復号し、そして、選択した装置に送る信号を発 生するための第１の切換手段に接続して操作できる信号ディスパッチ論理手段と 、信号ディスパッチ論理と、信号ディスパッチ論理で発生した信号を受信し、選 択した装置への信号を処理するための装置に接続して操作できる第２の切換手段 とから成る高度並列コンピュータ処理システム。