JPS61148564A - 並列処理計算機 - Google Patents
並列処理計算機Info
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- JPS61148564A JPS61148564A JP59270898A JP27089884A JPS61148564A JP S61148564 A JPS61148564 A JP S61148564A JP 59270898 A JP59270898 A JP 59270898A JP 27089884 A JP27089884 A JP 27089884A JP S61148564 A JPS61148564 A JP S61148564A
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- processor
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8007—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors single instruction multiple data [SIMD] multiprocessors
- G06F15/8015—One dimensional arrays, e.g. rings, linear arrays, buses
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/173—Interprocessor communication using an interconnection network, e.g. matrix, shuffle, pyramid, star, snowflake
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- Software Systems (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、並列処理計算機に係り、特に偏微分方程式の
数値解を並列処理により高速に求めるのに好適な、多重
命令流多重データ流型（ＭＩＭＤｍ＞並列処理計算機に
関するものである。
数値解を並列処理により高速に求めるのに好適な、多重
命令流多重データ流型（ＭＩＭＤｍ＞並列処理計算機に
関するものである。
従来から、科学技術計算、特に偏微分方程式の数値解を
高速に求めるために、複数のプロセッサで並列に処理す
る並列処理計算機が開発されてきた。その代表的なもの
はＡＣＭ Ｔ ｒａｎｓａｃｔ １ｏｎｓｏｎ Ｃｏｍ
ｐｕｔｅｒ Ｓｙｓｔｅｍｓ 、 Ｍｏｌ １．
Ａ３゜Ａｕｑｕｓｔ １９８３． Ｉ）１９５−２２１
に＠ＰＡＣ８：Ａｐａｒａｌｌｅｌ Ｍｉｃｒｏｐｒｏ
ｃｅｓｓｏｒ Ａｒｒａｙ ｆｏｒＳｃｉｅｎｔｉｆｉ
ｃ Ｃａ１ｃｕｌａｔｉｏｎｓ”と題する論文に示され
ている。
高速に求めるために、複数のプロセッサで並列に処理す
る並列処理計算機が開発されてきた。その代表的なもの
はＡＣＭ Ｔ ｒａｎｓａｃｔ １ｏｎｓｏｎ Ｃｏｍ
ｐｕｔｅｒ Ｓｙｓｔｅｍｓ 、 Ｍｏｌ １．
Ａ３゜Ａｕｑｕｓｔ １９８３． Ｉ）１９５−２２１
に＠ＰＡＣ８：Ａｐａｒａｌｌｅｌ Ｍｉｃｒｏｐｒｏ
ｃｅｓｓｏｒ Ａｒｒａｙ ｆｏｒＳｃｉｅｎｔｉｆｉ
ｃ Ｃａ１ｃｕｌａｔｉｏｎｓ”と題する論文に示され
ている。
この計算機は、隣接プロセッサ間を接続して１次元また
は２次元的配列のアレイプロセッサを構成した近接接続
盤と呼ばれるものでアシ、プロセフサ間の接続が簡単で
ある利点を有する反面、離れたプロセッサ間のデータ転
送時間が大きい弱点があった。
は２次元的配列のアレイプロセッサを構成した近接接続
盤と呼ばれるものでアシ、プロセフサ間の接続が簡単で
ある利点を有する反面、離れたプロセッサ間のデータ転
送時間が大きい弱点があった。
また、プロセッサの配列がハードウェア的に固定されて
いるものであるため、以下の例に示すようくい処理する
問題によって計算効率が悪くなるという問題点がある。
いるものであるため、以下の例に示すようくい処理する
問題によって計算効率が悪くなるという問題点がある。
（１）２次元配列のプロセッサで１次元問題（例えａφ
δ２φ ばｉ〒＝、−１−）を処理する場合は、第２図（ａ）の
ように１行または１列の今のプロセッサを使用するが、
同図（ｂ）のような計算格子点割当を行うのが一般的で
ある。前者の場合はプロセッサ１台あたりが受は持つ格
子点が多くなり計算時間が長くなる。後者はプロセッサ
の場所によりデータ転送方向が異なるため、この判定に
余分なりスプリシャット差分解法）の処理は、１次元配
列プロセッサでは２次元配列プロセッサよシ転送データ
数が多くなるため、処理時間が長くなる。例えば１６Ｘ
１６格子点の計算を１６台の１次元配列プロセッサと４
Ｘ４の２次元配列プロセッサで処理する場合、どちらも
格子点１６個の計算を受は持つが、隣接プロセッサ間の
転送データ数は、２次元配列では１６個に対して１次元
配列では３２個となる。
δ２φ ばｉ〒＝、−１−）を処理する場合は、第２図（ａ）の
ように１行または１列の今のプロセッサを使用するが、
同図（ｂ）のような計算格子点割当を行うのが一般的で
ある。前者の場合はプロセッサ１台あたりが受は持つ格
子点が多くなり計算時間が長くなる。後者はプロセッサ
の場所によりデータ転送方向が異なるため、この判定に
余分なりスプリシャット差分解法）の処理は、１次元配
列プロセッサでは２次元配列プロセッサよシ転送データ
数が多くなるため、処理時間が長くなる。例えば１６Ｘ
１６格子点の計算を１６台の１次元配列プロセッサと４
Ｘ４の２次元配列プロセッサで処理する場合、どちらも
格子点１６個の計算を受は持つが、隣接プロセッサ間の
転送データ数は、２次元配列では１６個に対して１次元
配列では３２個となる。
以上のように、同じ問題でもプロセッサの配列により、
転送データ数が多くなったり、１台のプロセッサ当シの
処理量が多くなることがあシ、プロセッサ配列が固定さ
れているものでは、これらの問題に対しては効率の低下
を招いていた。
転送データ数が多くなったり、１台のプロセッサ当シの
処理量が多くなることがあシ、プロセッサ配列が固定さ
れているものでは、これらの問題に対しては効率の低下
を招いていた。
ことにある。
複数プロセッサによる並列処理で偏微分方程式の数値解
を求める場合、プロセッサ間のデータ転送を伴なう。し
だがってデータ転送に要する時間を短縮することは、全
体の演算時間短縮につながる。データ転送時間を短縮す
る手段には、転送速度を上げることと転送データ数を減
らすことが考えられるが、本発明では後者の転送データ
数の減（ｔ：時間、Ｘｓ）”行、列方向位置、φ：求め
る変数）をイクスプリシット差分解法により解く場合の
、プロセッサ配列と計算格子点配列に対するブ・セッサ
間の転送デーレ数を示したものである。同図で（）を付
した部分は、プロセッサ列数が計算格子点列数より多い
ため、同じ行のプロ竿ツサでも異なる行の計算格子点を
受は持つととがプロセッサの配列により、転送データ数
が異なったり、本来の計算以外の処理が増すことを示し
ており、Ｍ／Ｎ＝ｍ／ｎ （Ｍ、Ｎ ：プロセッサの行
。
を求める場合、プロセッサ間のデータ転送を伴なう。し
だがってデータ転送に要する時間を短縮することは、全
体の演算時間短縮につながる。データ転送時間を短縮す
る手段には、転送速度を上げることと転送データ数を減
らすことが考えられるが、本発明では後者の転送データ
数の減（ｔ：時間、Ｘｓ）”行、列方向位置、φ：求め
る変数）をイクスプリシット差分解法により解く場合の
、プロセッサ配列と計算格子点配列に対するブ・セッサ
間の転送デーレ数を示したものである。同図で（）を付
した部分は、プロセッサ列数が計算格子点列数より多い
ため、同じ行のプロ竿ツサでも異なる行の計算格子点を
受は持つととがプロセッサの配列により、転送データ数
が異なったり、本来の計算以外の処理が増すことを示し
ており、Ｍ／Ｎ＝ｍ／ｎ （Ｍ、Ｎ ：プロセッサの行
。
列数、ｍ、ｎ：計算格子点の行２列数）に近い程効率が
良くなることを表わしている。
良くなることを表わしている。
そこで、本発明では２次元配列したプロセッサにおいて
、異なる行または列のプロセッサを一次元接続する機能
を設け、適用問題の格子配列に応じてプロセッサ間の転
送データ数が最小となるように、プロセッサの配列を変
更できるようにした。
、異なる行または列のプロセッサを一次元接続する機能
を設け、適用問題の格子配列に応じてプロセッサ間の転
送データ数が最小となるように、プロセッサの配列を変
更できるようにした。
以下、本発明の実施例を図面を用いて説明する。
第１図は本発明の並列処理計算機の構成を示すブロック
図である。第１図において、ＰＬ、ｊ（ｉ＝１〜ｙｘ、
ｊ＝１〜Ｎ）はプロセッサ、ＳＩ （１２１〜Ｍ−１）
はバス接続機構、ＣＵはコントロールプロセッサを示す
。プロセッサＰＩＪは２次１行のプロセッサの間にあり
、ｉ行の最終プロセッサＰ＋、に及びｉ＋１行の先頭プ
ロセッサ２国−とデータ転送バスで接続される。また、
隣接のバス接続機構（Ｓｔと８ ＋４及び５ｒ−ｓ １
間もデータ転送ユ（スで接続される。
図である。第１図において、ＰＬ、ｊ（ｉ＝１〜ｙｘ、
ｊ＝１〜Ｎ）はプロセッサ、ＳＩ （１２１〜Ｍ−１）
はバス接続機構、ＣＵはコントロールプロセッサを示す
。プロセッサＰＩＪは２次１行のプロセッサの間にあり
、ｉ行の最終プロセッサＰ＋、に及びｉ＋１行の先頭プ
ロセッサ２国−とデータ転送バスで接続される。また、
隣接のバス接続機構（Ｓｔと８ ＋４及び５ｒ−ｓ １
間もデータ転送ユ（スで接続される。
バス接続機構Ｓ１は４つのバス入出力ボートｐｏｒｔ１
〜ｐｏｒｔ ４間の接続及び切離しを行うものであシ、
第４図にブロック図を示す。第４図において、１１はゲ
ート制御回路、２１〜２４はゲート回路である。ゲート
回路２１〜２４は、ゲート制御信号ｇｃｌ、 ｇＣ２が
ＯＮのとき入出力線を電気的に導通せしめ、ＯＦＦのと
きは入出力線間を電気的に絶縁する機能を持つ。ゲート
制御回路１１はコントロールプロセッサＣＵからのバス
接続制御信号ｂｃ、により、ゲート制御信号ｇｃｌ、
ｇＣ２のどちらかをＯＮにする。
〜ｐｏｒｔ ４間の接続及び切離しを行うものであシ、
第４図にブロック図を示す。第４図において、１１はゲ
ート制御回路、２１〜２４はゲート回路である。ゲート
回路２１〜２４は、ゲート制御信号ｇｃｌ、 ｇＣ２が
ＯＮのとき入出力線を電気的に導通せしめ、ＯＦＦのと
きは入出力線間を電気的に絶縁する機能を持つ。ゲート
制御回路１１はコントロールプロセッサＣＵからのバス
接続制御信号ｂｃ、により、ゲート制御信号ｇｃｌ、
ｇＣ２のどちらかをＯＮにする。
ゲート制御信号ｇｃ１がＯＮのときはゲート回路２１及
び２２が導通状態となるので、ｐｏｒｔｌとｐｏｒｔ３
及びｐｏｒｔ２とｐｏｒｔ４が接続される。
び２２が導通状態となるので、ｐｏｒｔｌとｐｏｒｔ３
及びｐｏｒｔ２とｐｏｒｔ４が接続される。
同様に、ゲート制御信号ｇｃ２がＯＮのときはゲート回
路２３．２４が導通し、ｐｏｒｔｌとｐｏｒｔ２及びｐ
ｏｒ ｔ ３とｐｏｒｔ４が接続される。
路２３．２４が導通し、ｐｏｒｔｌとｐｏｒｔ２及びｐ
ｏｒ ｔ ３とｐｏｒｔ４が接続される。
ここで、第１図よシバス接続機構８ ＩＯｐｏｒｔ １
には１行最終列プロセッサが、ｐｏｒｔ’ｌにはｉ＋１
行先頭列プロセッサのデータ転送バスが接続されておシ
、ｐｏｒｔ３．ｐｏｒｔ４は隣接バス接続機構８１−１
，８ｔ＊＋のｐｏｒｔ４．ｐｏｒｔ３とそれぞれ接続さ
れている。このため、ゲート制御信号ｇｃ１がＯＮによ
りｉ行とｉ＋１行プロセッサは切離され、ｇｃ２がＯＮ
のときはｉ＋１行のプロセッサは１行最終列プロセッサ
の後に接続され、ｉ行とｉ ＋ １行は同一行となる。
には１行最終列プロセッサが、ｐｏｒｔ’ｌにはｉ＋１
行先頭列プロセッサのデータ転送バスが接続されておシ
、ｐｏｒｔ３．ｐｏｒｔ４は隣接バス接続機構８１−１
，８ｔ＊＋のｐｏｒｔ４．ｐｏｒｔ３とそれぞれ接続さ
れている。このため、ゲート制御信号ｇｃ１がＯＮによ
りｉ行とｉ＋１行プロセッサは切離され、ｇｃ２がＯＮ
のときはｉ＋１行のプロセッサは１行最終列プロセッサ
の後に接続され、ｉ行とｉ ＋ １行は同一行となる。
したがって、全てのバス接続機構８ｌ−８Ｎｌ＝１でゲ
ート制御信号ｇｃ１をＯＮにすｎば行間の接続はなくＭ
行Ｎ列の２次元配列プロセッサとなり、逆に全てｇｃ２
がＯＮならば全行が接続されるためＭＸＮ台の１次元配
列プロセッサが形成される。
ート制御信号ｇｃ１をＯＮにすｎば行間の接続はなくＭ
行Ｎ列の２次元配列プロセッサとなり、逆に全てｇｃ２
がＯＮならば全行が接続されるためＭＸＮ台の１次元配
列プロセッサが形成される。
さらに、個々のバス接続機構ＳＩに対して接続。
切離しを行えば種々のプロセッサ配列が形成される。
第５図はプロセッサ配列の構成例を示したもので、この
例では１６台のプロセッサから成る４行４列の２次元配
列を基本構成とし、各行間に３つ ′の・バス接続機構
８ｓ＝８ｇを設けている。バス接続機＊Ｓｔに与えるバ
ス接続制御信号ｂｃ、が′Ｏ”のとき行間切離し、１”
のとき行間接続を行うものとすると、各バス接続機構Ｓ
ｒＫ与えるバス接続制御信号ｂｃ３の組合せにより、第
５図に示すように正方形、長方形、及び凹凸のある複雑
な形状のプロセッサ配列が形成できる。
例では１６台のプロセッサから成る４行４列の２次元配
列を基本構成とし、各行間に３つ ′の・バス接続機構
８ｓ＝８ｇを設けている。バス接続機＊Ｓｔに与えるバ
ス接続制御信号ｂｃ、が′Ｏ”のとき行間切離し、１”
のとき行間接続を行うものとすると、各バス接続機構Ｓ
ｒＫ与えるバス接続制御信号ｂｃ３の組合せにより、第
５図に示すように正方形、長方形、及び凹凸のある複雑
な形状のプロセッサ配列が形成できる。
ただし、列方向のデータ転送バスの接続は常に基本構成
と変ちずＰＩ’、 Ｊ−ｐＨ，ｊ→・旧・・→Ｐ ｗ、
Ｊ→ＰＩ、Ｊであるため、プロセッサ配列を変更する
と列方向のデータ転送距離は長くなる。例えば第５図（
０に示した２行８列構成では、Ｐｌ−の次行同列はＰ３
−であるが、実際のデータ転送はＰｌ−→Ｐ２−→Ｐ３
−の経路で実行される。゛しならず、実質的に隣接プロ
セッサとのデータ転送と同じ扱いができる。
と変ちずＰＩ’、 Ｊ−ｐＨ，ｊ→・旧・・→Ｐ ｗ、
Ｊ→ＰＩ、Ｊであるため、プロセッサ配列を変更する
と列方向のデータ転送距離は長くなる。例えば第５図（
０に示した２行８列構成では、Ｐｌ−の次行同列はＰ３
−であるが、実際のデータ転送はＰｌ−→Ｐ２−→Ｐ３
−の経路で実行される。゛しならず、実質的に隣接プロ
セッサとのデータ転送と同じ扱いができる。
第６図は第４図に示したバス接続機構ｓＩを論理回路で
具体的に示したものである。第６図においてはバス接続
制御信号ｂｅは、行間の接続が切離しかを′１”（接続
、′０”（切離し）で指定する接続信号ｃｎｃと、接続
、切離し動作を実行させるトリガ信号ｔｒｇよ構成るも
のとする。ＰＦはＤ型スリップ７０ツブ、０１〜Ｇ４は
スリースチートイ（？７アと一般に呼ばれている論理素
子であシ、第４図のゲート制御回路１１は１個のＤ型ス
リップ７０ツブくい ゲート回路２１〜２４はそれぞれ
１組のスリーステートバッファ０１〜Ｇ４を用いて、極
めて簡単に実現できる。
具体的に示したものである。第６図においてはバス接続
制御信号ｂｅは、行間の接続が切離しかを′１”（接続
、′０”（切離し）で指定する接続信号ｃｎｃと、接続
、切離し動作を実行させるトリガ信号ｔｒｇよ構成るも
のとする。ＰＦはＤ型スリップ７０ツブ、０１〜Ｇ４は
スリースチートイ（？７アと一般に呼ばれている論理素
子であシ、第４図のゲート制御回路１１は１個のＤ型ス
リップ７０ツブくい ゲート回路２１〜２４はそれぞれ
１組のスリーステートバッファ０１〜Ｇ４を用いて、極
めて簡単に実現できる。
以上のように、本発明の並列処理計算機ではプロセッサ
配列が可変であシ、処理する問題の格子 “点記列形
状に合わせて最も効率良いプロセッサ配列を形成するこ
とが可能である。
配列が可変であシ、処理する問題の格子 “点記列形
状に合わせて最も効率良いプロセッサ配列を形成するこ
とが可能である。
なお、前述の実施例では各行にバス接続機構を設けたも
のを示したが、各列に設けても同様の機能が得られるこ
とは明らかである。さらに、行及び列の両方にバス接続
機構を設け、適用問題にょシ随時使い分けることも可能
である。
のを示したが、各列に設けても同様の機能が得られるこ
とは明らかである。さらに、行及び列の両方にバス接続
機構を設け、適用問題にょシ随時使い分けることも可能
である。
コントロールプロセッ？ＣＵＨ１個々ノハス接続機構Ｓ
Ｉに対してバス接続制御信号ｂｃＩを与える機能を持つ
ものである。この例としては、最も簡単なものは各バス
接続制御信号ｂｃ、に対応させたスイッチを設け、手動
により各々のバス接続機構ＳＬの制御を行うものである
。あるいは、プロセッサとディジタル信号出力回路を用
いて、計算格子点配列から最適プロセッサ配列をプロセ
ッサで求め、その結果によりデイジタル信号出力回路を
介してバス接続機構Ｓ＋にバス接続信号ｂｃ、を与える
ことも可能である。
Ｉに対してバス接続制御信号ｂｃＩを与える機能を持つ
ものである。この例としては、最も簡単なものは各バス
接続制御信号ｂｃ、に対応させたスイッチを設け、手動
により各々のバス接続機構ＳＬの制御を行うものである
。あるいは、プロセッサとディジタル信号出力回路を用
いて、計算格子点配列から最適プロセッサ配列をプロセ
ッサで求め、その結果によりデイジタル信号出力回路を
介してバス接続機構Ｓ＋にバス接続信号ｂｃ、を与える
ことも可能である。
第７図は計算格子点配列から最適プロセッサ配列を求め
る計算方法の１例を示したものである。
る計算方法の１例を示したものである。
この例において、計算格子点打１列数をｍ、’ｎ。
プロセッサの行２列欽をＭ、Ｎとし、格子点数はプロセ
ッサ数以上とする。具体的手順は次の様である。
ッサ数以上とする。具体的手順は次の様である。
（１）初期値として計算格子点の行列比ａとプロセッサ
の行列比αを求め、配列変更回数Ｉ＝Ｏとする。
の行列比αを求め、配列変更回数Ｉ＝Ｏとする。
（２）計算格子点行列比ａとプロセッサ行列比αを比較
し、ａ〉αならばプロセッサ配列を変更するために配列
変更回数工を更新し、プロセッサ行列比αを変更する。
し、ａ〉αならばプロセッサ配列を変更するために配列
変更回数工を更新し、プロセッサ行列比αを変更する。
（８）ａ＝αまたはａくαとなるまで（２）を繰シ返し
、途中でαがプロセッサ台数以上になったら打切る。
、途中でαがプロセッサ台数以上になったら打切る。
（４）以上の手ｊＩ［で得られた配列変更回数工よシ、
バス接続制御信号を作成する。Ｍ−１ビツトの２進デー
タＢＣを考え、下位ビットより順にバス接続機構ＳＩ＊
Ｓ鵞・・・・・・５Ｍ−１へのバス接続制御信号になる
とし、１″のとき隣接行と接続するものとする。
バス接続制御信号を作成する。Ｍ−１ビツトの２進デー
タＢＣを考え、下位ビットより順にバス接続機構ＳＩ＊
Ｓ鵞・・・・・・５Ｍ−１へのバス接続制御信号になる
とし、１″のとき隣接行と接続するものとする。
２進データＢＣは、
Ｋ＝２’と置き、下位よシｉ−［（ｉ＝ｌ。
２、・・・・・・）ビットを′″０″とし、他のビット
を′″１″にすることにより作られる。
を′″１″にすることにより作られる。
次に本発明の並列処理計算機による計算例を示す。
２時間、ｘ、ｙ：行２列方向位置、φ：求める変数）の
差分解法を考える。すなわち、 （ｈ＋ｌ） （ｋ） φ ＝λφ ＋（１−２λ）φ （ｋ）＋λφ（ｋ
）急、 Ｉ Ｉ −鳳、Ｊ、
ｌＪｌφ１１＋λφ ＋（
１−２λ）φ（ｋ）＋λφ （ｋ３―） １、Ｊ−１１，ｊ 、 ｌ、ｊ中１（λ；Δ
ｔ／Δｘ２＝Δｔ／Δｙ！、Δｔ：時間間隔、ΔＸ、Δ
ｙ：格子点間隔、ｉ、Ｊ”２次元格子の配列を表わす温
時、Ｋ：時間ステップ）を、境界条件 （ｋ） に） （ｋ） リφ ＝Ｃ、
φ ＝Ｃ ・、ｊ ＠ ノ −φ鳳、Ｊ
ｍφ１ｊ（ＩＩＯ（ｋ） に） （ト））φ
＝Ｃ・φ ＝Ｃ 暢、・ １ 、・ １ｍφ１
１ 、鳳φ重を与えて、各格子点”ｐ Ｊでの
φＩｊを計算する。
差分解法を考える。すなわち、 （ｈ＋ｌ） （ｋ） φ ＝λφ ＋（１−２λ）φ （ｋ）＋λφ（ｋ
）急、 Ｉ Ｉ −鳳、Ｊ、
ｌＪｌφ１１＋λφ ＋（
１−２λ）φ（ｋ）＋λφ （ｋ３―） １、Ｊ−１１，ｊ 、 ｌ、ｊ中１（λ；Δ
ｔ／Δｘ２＝Δｔ／Δｙ！、Δｔ：時間間隔、ΔＸ、Δ
ｙ：格子点間隔、ｉ、Ｊ”２次元格子の配列を表わす温
時、Ｋ：時間ステップ）を、境界条件 （ｋ） に） （ｋ） リφ ＝Ｃ、
φ ＝Ｃ ・、ｊ ＠ ノ −φ鳳、Ｊ
ｍφ１ｊ（ＩＩＯ（ｋ） に） （ト））φ
＝Ｃ・φ ＝Ｃ 暢、・ １ 、・ １ｍφ１
１ 、鳳φ重を与えて、各格子点”ｐ Ｊでの
φＩｊを計算する。
ここで、プロセッサ台数は２５６台を考え、基本構成Ｍ
行Ｎ列を１６行１６列とする。また計算格子点は１６行
２５６列を考える。具体的な計算手順を以下に示す。
行Ｎ列を１６行１６列とする。また計算格子点は１６行
２５６列を考える。具体的な計算手順を以下に示す。
（１） φＩＪの計算実行前にコントロールプロセラ
ＣＵにより、前述の手順でプロセッサ配列を変あシプロ
セッサ行列比は１であるので、前述の計算方法に従えば
、配列変更回数は２となシ、プロセッサ配列は４行６４
５列に変更される。これにより、各プロセッサで計算を
受持つ格子点配列は４行４列となる。
ＣＵにより、前述の手順でプロセッサ配列を変あシプロ
セッサ行列比は１であるので、前述の計算方法に従えば
、配列変更回数は２となシ、プロセッサ配列は４行６４
５列に変更される。これにより、各プロセッサで計算を
受持つ格子点配列は４行４列となる。
（１ｉ）各プロセッサにおいて、４行４列の計算格子点
配列の端辺のデータ合計１６個を隣接プロセッサに転送
する。子なわち、格子点の添字を１／。
配列の端辺のデータ合計１６個を隣接プロセッサに転送
する。子なわち、格子点の添字を１／。
１〜４）を上、φ ｚ（ｊ’＝１〜４）を下の４、ｊ
プロセッサに転送する。
０１１）各プロセッサは自己プロセッサが持っている（
ｉｖ） ｋを更新して（ｉｉ ） （ｉｉｉ ）を繰シ
返す。
ｉｖ） ｋを更新して（ｉｉ ） （ｉｉｉ ）を繰シ
返す。
この問題をプロセッサ配列を変更せずに実行した場合は
、各プロセッサは１行１６列の格子点計算を行うことに
なる。したがって、この場合ブロセッサ間で転送するデ
ータ数はｌＸ２−ｔ−１６ｘ２＝３４個とな９、本発明
による計算の２倍以上となる。
、各プロセッサは１行１６列の格子点計算を行うことに
なる。したがって、この場合ブロセッサ間で転送するデ
ータ数はｌＸ２−ｔ−１６ｘ２＝３４個とな９、本発明
による計算の２倍以上となる。
考える。プロセッサ台数は１６行１６列の２５６台とし
、計算格子点はプロセッサ数と同じ２５６点とする。
、計算格子点はプロセッサ数と同じ２５６点とする。
計算手順は２次元問題と全く同様であり、以下の様であ
る。
る。
（１） プロセッサ配列を１行２５６列に変更する。
φ（時を転送する。
（ｉｉｉ）自己プロセッサのデータφ（呻と左右からの
データを用いてφ＠９りを計算する。
データを用いてφ＠９りを計算する。
（ｉＶ） ｋを更新し−ｃ （ｉｉ） （ｉｉｉ）を繰
返す。
返す。
この問題をプロセッサ配列を変更せずに計算する場合、
各プロセッサへの格子点割当ては第２図に示した・よう
になる。第２図（ａ）のよｊ５に１行のプロセッサのみ
を使用した場合は、各プロセッサでは１６格千点の計算
を行うことになり、本発明の方法に比べ計算時間が大幅
に増大することは明らかである。また、第２図伽）のよ
うな格子点割当を行うと、各プロセッサが受は持つ格子
点数は１点となり、本発明のものと同じであるが、デー
タ転送方向が各行の中央部と端で異なる。すなわち、中
央部ではデータを左右のプロセッサに転送するが、左端
及び右端のプロセッサでは位置により左または右と上ま
たは下となる。このためデータ転送処理時に自己プロセ
ッサの位置の判定とこれに°よる転送方向判断の処理が
必要となる。したがって、これらの処理増加により、本
発明の方法より計算時間が増す結果となる。
各プロセッサへの格子点割当ては第２図に示した・よう
になる。第２図（ａ）のよｊ５に１行のプロセッサのみ
を使用した場合は、各プロセッサでは１６格千点の計算
を行うことになり、本発明の方法に比べ計算時間が大幅
に増大することは明らかである。また、第２図伽）のよ
うな格子点割当を行うと、各プロセッサが受は持つ格子
点数は１点となり、本発明のものと同じであるが、デー
タ転送方向が各行の中央部と端で異なる。すなわち、中
央部ではデータを左右のプロセッサに転送するが、左端
及び右端のプロセッサでは位置により左または右と上ま
たは下となる。このためデータ転送処理時に自己プロセ
ッサの位置の判定とこれに°よる転送方向判断の処理が
必要となる。したがって、これらの処理増加により、本
発明の方法より計算時間が増す結果となる。
なお、以上の実施例では、複数個のバス接続機構を設け
ているが、パス接続機構内のスイッチング回路の数を増
加させることにより１個のバス接続機構で任意の複数行
または列のプロセッサを一次元接続することもできる。
ているが、パス接続機構内のスイッチング回路の数を増
加させることにより１個のバス接続機構で任意の複数行
または列のプロセッサを一次元接続することもできる。
以上述べたように、本発明によれば適用問題の格子点形
状に応じてプロセッサの配列変更ができ、プロセッサ間
の転送データ数を最小にすることかでをるため、データ
転送に要する時間の短縮すなわち計算効率が向上する効
果がある。
状に応じてプロセッサの配列変更ができ、プロセッサ間
の転送データ数を最小にすることかでをるため、データ
転送に要する時間の短縮すなわち計算効率が向上する効
果がある。
第１図は本発明の並列処理計算機の構成を示すブロック
図、第２図は従来の並列処理計算機による一次元問題処
理時の格子点割当例、第３図はプロセッサ配列と計算格
子点配列による転送データ数の差を示す表、第４図は第
１図におけるバス接続機構の構成を示すブロック図、第
５図はプロセッサ配列の構成例、第６図はバス接続機構
の論理回路例、第７図はプロセッサ配列計算手順を示す
フローチャートである。 ＰＬ、１・・・プロセッサ、８Ｋ・・・バス接続機構、
ＣＵ・・・コントロールプロセッサ、１１・・・ゲート
制御回路、２１〜２４・・・ゲート回路、ｂｃｌ・・・
バス接続（久ノ （ｂ） ′ 第３０ 第５（Ｄ − 手続補正書（方式）
図、第２図は従来の並列処理計算機による一次元問題処
理時の格子点割当例、第３図はプロセッサ配列と計算格
子点配列による転送データ数の差を示す表、第４図は第
１図におけるバス接続機構の構成を示すブロック図、第
５図はプロセッサ配列の構成例、第６図はバス接続機構
の論理回路例、第７図はプロセッサ配列計算手順を示す
フローチャートである。 ＰＬ、１・・・プロセッサ、８Ｋ・・・バス接続機構、
ＣＵ・・・コントロールプロセッサ、１１・・・ゲート
制御回路、２１〜２４・・・ゲート回路、ｂｃｌ・・・
バス接続（久ノ （ｂ） ′ 第３０ 第５（Ｄ − 手続補正書（方式）
Claims (1)
- 【特許請求の範囲】 １、複数のプロセッサを２次元配列し、各々の行及び列
でプロセッサ間を結合して成る並列処理計算機において
、任意数の異なる行または列のプロセッサ間を直列接続
する機能を持つバス接続機構を設けたことを特徴とする
並列処理計算機。 ２、特許請求の範囲第１項記載の並列処理計算機におい
て、上記バス接続機構は各行または列に対応して複数個
設けられ、各バス接続機構は、スイッチング回路の入出
力端子がプロセッサのバスまたは他のバス接続機構に接
続された４個のスイッチング回路と、各スイッチング回
路の開閉制御を行なう制御回路とからなることを特徴と
する並列処理計算機。 ３、特許請求の範囲第２項記載の並列処理計算機におい
て、上記バス接続機構内の制御回路は、１個のコントロ
ールプロセッサからのバス接続制御信号により同時に開
閉制御されることを特徴とする並列処理計算機。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59270898A JPS61148564A (ja) | 1984-12-24 | 1984-12-24 | 並列処理計算機 |
| US06/810,278 US4816993A (en) | 1984-12-24 | 1985-12-18 | Parallel processing computer including interconnected operation units |
| DE8585116294T DE3584767D1 (de) | 1984-12-24 | 1985-12-19 | Parallelverarbeitungsrechner. |
| EP85116294A EP0186150B1 (en) | 1984-12-24 | 1985-12-19 | Parallel processing computer |
| CN85109763A CN1008017B (zh) | 1984-12-24 | 1985-12-23 | 并行处理计算机 |
| KR1019850009782A KR930009760B1 (ko) | 1984-12-24 | 1985-12-24 | 병렬처리계산기 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59270898A JPS61148564A (ja) | 1984-12-24 | 1984-12-24 | 並列処理計算機 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61148564A true JPS61148564A (ja) | 1986-07-07 |
| JPH0438017B2 JPH0438017B2 (ja) | 1992-06-23 |
Family
ID=17492513
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59270898A Granted JPS61148564A (ja) | 1984-12-24 | 1984-12-24 | 並列処理計算機 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61148564A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5408676A (en) * | 1992-01-07 | 1995-04-18 | Hitachi, Ltd. | Parallel data processing system with plural-system bus configuration capable of fast data communication between processors by using common buses |
-
1984
- 1984-12-24 JP JP59270898A patent/JPS61148564A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5408676A (en) * | 1992-01-07 | 1995-04-18 | Hitachi, Ltd. | Parallel data processing system with plural-system bus configuration capable of fast data communication between processors by using common buses |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0438017B2 (ja) | 1992-06-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |