JPH05224646A

JPH05224646A - 表示装置

Info

Publication number: JPH05224646A
Application number: JP4059046A
Authority: JP
Inventors: Tatsuhiko Hori; 達彦堀
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1992-02-12
Filing date: 1992-02-12
Publication date: 1993-09-03

Abstract

(57)【要約】【構成】表示データ格納用メモリ１２は、同時表示色
数が最大の表示データに応じたプレーン構成となってい
る。キーデータメモリ１３は同時表示色数が異なる複数
の表示データのうち、どの種類の表示データかを示すデ
ータを格納する。アクセス手段１４は、各表示データ毎
に、別々のアドレス空間にて表示データ格納用メモリ１
２にアクセスする。また、ここで、メモリ制御手段１５
は、別々のアドレス空間毎に、表示色数とアクセスする
データバス幅により決定される同時アクセス画素数が最
大となるよう制御する。【効果】表示データ格納用メモリの数が少なくて済
み、かつ高速な表示を行うことができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はコンピュータが制御を行
う表示装置に関し、特にその表示用メモリの制御方法に
特徴を有する表示装置に関する。

【０００２】

【従来の技術】一般に、コンピュータが表示装置を制御
する方法としては、演算処理ユニット（ＣＰＵ）が、一
定のビット幅のデータバスを介して表示データ格納用メ
モリに書き込んでいる。図２は、従来の表示装置のブロ
ック図である。図の装置は、演算処理ユニット（以下、
ＣＰＵと称す））１と、データバス２と、表示データを
格納するための表示データ格納用メモリ（フレームメモ
リ）３と、表示器用インタフェース４と、ＣＲＴ等で構
成された表示器５からなる。このように構成された表示
装置は、ＣＰＵ１が、表示データを一定のビット幅のデ
ータバス２を介して、フレームメモリ３に書き込む。そ
して、フレームメモリ３に書き込まれたデータは、表示
器用インタフェース４を通して、表示器５に一定の周期
で、書き込まれたデータを転送して表示を行う。

【０００３】コンピュータの表示機能は、次の二つに大
別される。先ず第１は、文字、表、グラフ等を主に表示
する機能である。この場合、カラー表示色数は、１６ま
たは２５６等で、比較的少ない。図３および図４に、一
例として、２５６色表示のフレームメモリ構成とＣＰＵ
のアクセス方法を示す。この場合、フレームメモリ３
は、８個のプレーンの階層構造で構成し、ＣＰＵは３２
ビット幅のバスにて、４画素のデータを一度に読み書き
する。ここで、一度に書き込む画素の数が多い程文字パ
ターンを書き込む時にフレームメモリ３に書き込む回数
が少なく、短時間でデータの書込み動作を完了すること
ができる。尚、図３のフレームメモリ３において、０〜
３は画素アドレス、＃０〜＃７はプレーン番号である。

【０００４】上記コンピュータの表示機能で、第２の機
能は、臨場感のある画像、３次元図形を表示する機能で
ある。この場合、カラー表示色数は、最大２の２４乗
（約１６７０万）色を必要とし、上述した第１の機能に
比べて多くの色を使用する。図５、図６に、１６７０万
色表示のフレームメモリ３の構成とＣＰＵのアクセス方
法を示す。この場合、フレームメモリ３は、２４個のプ
レーンの階層構造で構成し、ＣＰＵは１画素のデータし
か読み書きできない。従って、表示色数が少ないものに
比べて表示できる内容は豊富であるが、文字等の表示に
多くの時間を要する。尚、この図５においても、０〜３
は、フレームメモリ３の画素アドレス、＃０〜＃２３は
プレーン番号を示している。

【０００５】ところで、現在までは、上記二つの機能の
表示装置は、用途別に使い分けてきたが、今後コンピュ
ータによって文字、図形、画像等を一元的に制御するマ
ルチメディアシステムを構築する必要がある。この場
合、上記の二つの機能を兼ね備えた表示装置が必要であ
る。そして、この表示装置の構成としては、次の二つが
考えられる。

【０００６】図７および図８は、その第１の構成および
データアクセス方法を示す図である。この表示装置は、
２５６色用のフレームメモリ３ａと、１６７０万色用の
フレームメモリ３ｂを持ち、更に、いずれかのデータを
表示するかを決定するためのキーデータメモリ３ｃを追
加する。そして、これらのフレームメモリ３ａとフレー
ムメモリ３ｂは、ＣＰＵに対し別のアドレス空間に配置
する。また、キーデータはＣＰＵがフレームメモリ３ｂ
に読み書きする時に未使用であったデータバスのビット
に割り当てる。データセレクタ６は、キーデータメモリ
３ｃのキーデータに基づき、フレームメモリ３ａあるい
はフレームメモリ３ｂの出力を選択し、表示器用インタ
フェース４に送出する。即ち、この表示装置は、上記二
つの構成を備え、これらの切換えをキーデータメモリ３
ｃのキーデータとデータセレクタ６の切換え動作で行っ
たものである。尚、１ビットのキーデータにおいて、
「０」は２５６色表示データ選択、「１」は１６７０万
色表示データ選択を示している。このような構成によ
り、ＣＰＵが用途別にフレームメモリ３ａ、３ｂを使い
分け、有効な表示データのキーを制御することにより、
一つの表示器の画面内に文字と画像を所望の領域に表示
することができる。

【０００７】図９および図１０は、第２の構成およびデ
ータアクセス方法を示す図である。この表示装置は、図
９に示すように、フレームメモリが表示色数の多い方、
即ち１６７０万色のフレームメモリ３ｄとキーデータを
格納するためのキーデータメモリ３ｅのみを有してい
る。但し、フレームメモリ３ｄにおける２４個のプレー
ン中８個のみが有効データとして扱う動作を可能とす
る。即ち、２５６色のデータか１６７０万色のデータか
を示すキーデータ用の１個のプレーン（キーデータメモ
リ３ｅ）を追加し、ＣＰＵが３２ビットバスでフレーム
メモリ３ｄに書き込む時に８ビットの表示データと１ビ
ットのキーデータを書き込む場合｛図１０（ａ）｝と、
２４ビットの表示データと１ビットのキーデータを書き
込む場合｛図１０（ｂ）｝の二つの動作を行うことによ
り、一つの表示器画面内に文字、画像を所望の領域に表
示することができる。尚、この場合も、キーデータは、
「０」の場合に２５６色データとし、「１」の場合に１
６７０万色データとしている。

【０００８】

【発明が解決しようとする課題】しかしながら、上記従
来の表示装置では次のような問題点があった。先ず第１
の構成の表示装置では、フレームメモリが多く、高価で
あり、かつハードウェアのために多くのスペースを必要
とする。具体的には、２５６色用に８個のプレーン、１
６７０万色に２４個のプレーン、更に、キーデータ用に
１個のプレーンを必要とし、合計３３個のプレーンのフ
レームメモリが必要であった。一方、第２の構成では、
フレームメモリは２５個のプレーンであり、上記第１の
構成の表示装置に比べて少ない。ところが、ＣＰＵが２
５６色で文字等を書き込む場合、一度の１画素ずつフレ
ームメモリに書き込む必要があり、表示するまでの時間
が多くかかるといった問題点を有していた。

【０００９】しかも、上記第１の構成の表示装置では、
２５６色の表示データをフレームメモリに書き込む場
合、２５６色用のフレームメモリのアドレス空間にて表
示データを書込み、更に、キーデータを書き込むために
１６７０万色用のフレームメモリのアドレス空間にてキ
ーデータを書き込む必要がある。例えば、２５６色の表
示データをフレームメモリに書き込む場合は、そのキー
データの書込みに要する時間分、表示速度が低下してし
まう問題点があった。本発明は、上記従来の問題点を解
決するためになされたもので、低コストで、高速な表示
を行うことのできる表示装置を提供することを目的とす
る。

【００１０】

【課題を解決するための手段】本発明における第１の発
明の表示装置は、同時表示色数が異なる複数の表示デー
タを制御する表示装置において、同時表示色数が最大の
表示データに応じたプレーン構成の表示データを格納す
る表示データ格納用メモリと、表示データの種類を示す
データを格納するキーデータメモリと、表示色数が異な
る各表示データ毎に別々のアドレス空間にて前記表示デ
ータ格納用メモリにアクセスするアクセス手段と、前記
別々のアドレス空間毎に、表示色数とアクセスするデー
タバス幅により決定される同時アクセス画素数が最大と
なるよう制御を行うメモリ制御手段を備えたことを特徴
とするものである。

【００１１】第２の発明の表示装置は、同時表示色数が
異なる複数の表示データを制御する表示装置において、
前記表示データを格納する表示データ格納用メモリと、
表示データの種類を示すデータを格納するキーデータメ
モリと、表示色数が異なる各表示データ毎に別々のアド
レス空間にて前記表示データ格納用メモリにアクセスす
るアクセス手段と、前記表示データ格納用メモリにデー
タを書き込む際に、前記アドレス空間に従って表示デー
タの種類を示すデータを前記キーデータメモリに書き込
む書込み手段を備えたことを特徴とするものである。

【００１２】第３の発明の表示装置は、同時表示色数が
異なる複数の表示データを制御する表示装置において、
同時表示色数が最大の表示データに応じたプレーン構成
の表示データを格納する表示データ格納用メモリと、表
示データの種類を示すデータを格納するキーデータメモ
リと、表示色数が異なる各表示データ毎に別々のアドレ
ス空間にて前記表示データ格納用メモリにアクセスする
アクセス手段と、前記別々のアドレス空間毎に、表示色
数とアクセスするデータバス幅により決定される同時ア
クセス画素数が最大となるよう制御を行うメモリ制御手
段と、前記表示データ格納用メモリにデータを書き込む
際に、前記アドレス空間に従って表示データの種類を示
すデータを前記キーデータメモリに書き込む書込み手段
を備えたことを特徴とするものである。

【００１３】

【作用】本発明の表示装置は、表示データ格納用メモリ
は、同時表示色数が最大の表示データに応じたプレーン
構成となっている。キーデータメモリは同時表示色数が
異なる複数の表示データのうち、どの種類の表示データ
かを示すデータを格納する。アクセス手段は、各表示デ
ータ毎に、別々のアドレス空間にて表示データ格納用メ
モリにアクセスする。また、ここで、メモリ制御手段
は、別々のアドレス空間毎に、表示色数とアクセスする
データバス幅により決定される同時アクセス画素数が最
大となるよう制御する。従って、表示データ格納用メモ
リの数が少なくて済み、かつ高速な表示を行うことがで
きる。

【００１４】

【実施例】以下、本発明の実施例を図面を用いて詳細に
説明する。図１は本発明の表示装置の第１の実施例を示
すブロック図である。図の装置は、演算処理ユニット
（ＣＰＵ）１１、表示データ格納用メモリ１２、キーデ
ータメモリ１３、アクセス手段１４、メモリ制御手段１
５、表示信号生成回路１６、バス１７からなる。

【００１５】ＣＰＵ１１は、アクセス手段１４およびメ
モリ制御手段１５を介して表示データおよびその表示デ
ータの種類を示すキーデータを表示データ格納用メモリ
１２およびキーデータメモリ１３に書き込むものであ
る。表示データ格納用メモリ１２は、同時表示色数が最
大の表示データに応じたプレーン構成の表示データを格
納するメモリであり、また、キーデータメモリ１３は表
示データの種類を示すデータを格納するためのメモリで
ある。アクセス手段１４は、表示色数が異なる各表示デ
ータ毎に、別々のアドレス空間にて表示データ格納用メ
モリ１２にアクセスする機能を有し、また、メモリ制御
手段１５は、アクセス手段１４によりアクセスされる別
々のアドレス空間毎に、表示色数とアクセスするデータ
バス幅により決定される同時アクセス画素数が最大とな
るよう制御を行う機能を有している。表示信号生成回路
１６は、表示データ格納メモリ１２およびキーデータメ
モリ１３からの表示データとキーデータにより、図示省
略した表示器への表示信号を生成するための回路であ
る。

【００１６】図１１に、図１に示した表示装置の具体的
な構成を示す。この図１１において、図１のアクセス手
段１４およびメモリ制御手段１５は、データバス切換え
回路１８、アドレス切換え回路１９、メモリ選択制御回
路２０から構成されている。また、２１は、４画素分が
並列となった２５個のプレーン構成のフレームメモリで
あり、このフレームメモリ２１のうち、２４個のプレー
ンが表示データ格納用メモリ１２となり、１個のプレー
ンがキーデータメモリ１３を構成している。データバス
切換え回路１８は、３２ビットのデータバスと２５ビッ
トのフレームメモリ２１の入出力データとの切換え回路
であり、アドレスバス７ｂからのアドレスによって動作
を行う。アドレス切換え回路１９は、アドレスバス１７
ｂからのアドレスに基づき、フレームメモリ２１に入力
するアドレスを決定するための回路である。メモリ選択
制御回路２０は、フレームメモリ２１の４画素のうち、
どの画素を選択するかを決定するための回路である。
尚、ＣＰＵ１１、表示信号生成回路１６は、図１に示し
た構成と同様である。

【００１７】図１２にフレームメモリ２１のアドレス配
置、図１３にそのアクセス方法を示す。先ず、ＣＰＵ１
１が２５６色の表示データにアクセスする場合、図１２
中のＥの空間を使用し、図１３の（ａ）のデータ形式で
４画素の＃０〜＃７のプレーンを同時にアクセスする。
一方、ＣＰＵ１１が１６７０万色の表示データをアクセ
スする場合、図１２におけるＦの空間を使用し、図１３
の（ｂ）のデータ形式で、１画素の＃０〜＃２３のプレ
ーンと１ビットのキーデータをアクセスする。従って、
フレームメモリ２１は、ＣＰＵ１１のアドレス空間の中
で、２５６色表示用空間と１６７０万色表示データ用の
２ヶ所に配置し、アドレスＡｎによってこれらの２つの
空間を区別する。即ち、Ａｎ＝０の場合が２５６色表示
データ空間Ｅであり、Ａｎ＝１の場合が１６７０万色表
示データ空間Ｆとなっている。尚、アドレス空間は１６
７０万色表示データ空間Ｆが２５６色表示データ空間Ｅ
の４倍となり、ワード長を３２ビットとした場合、１６
７０万色表示データ空間ＦではＡ0 〜Ａn-1 のアドレス
が有効であり、２５６色表示データ空間ＥではＡ0 〜Ａ
n-3 のアドレスが有効である。

【００１８】図１４は、アドレス切換え回路１９の動作
を説明する図である。フレームメモリ２１のアドレス入
力は、ＭＡ0 〜ＭＡn-3 である。ここで、２５６色表示
データの場合、即ち、Ａn ＝０の時はＡ0 〜Ａn-3 がメ
モリアドレスとして有効である。一方、１６７０万色表
示データの時は、Ａ2 〜Ａn-1 をメモリアドレスとして
有効とし、Ａ0 、Ａ1 の２ビットはデータバス切換えと
メモリ選択制御用に用いる。このように、アドレスを２
ビットシフトすることによって、Ａｎ＝０の空間では４
画素単位でアドレスＡ0 を更新し、Ａｎ＝１の空間では
１画素単位でＡ0 を更新することを実現する。

【００１９】図１５に、データバス切換え回路１８の具
体的な構成を示す。即ち、データバス切換え回路１８
は、フレームメモリ２１の＃０〜＃７の８プレーンに接
続する切換え回路１８ａと、＃８〜＃２３とキーデータ
に接続する切換え回路１８ｂとで構成されている。尚、
図１５中、Ｄ０〜Ｄ７、Ｄ８〜Ｄ１５、Ｄ１６〜Ｄ２
３、Ｄ２４〜Ｄ３１は、それぞれデータバスのビットを
示している。

【００２０】図１６および図１７は、データバス切換え
回路１８の動作を説明する図であり、図１６は２５６色
表示用空間（Ａｎ＝０）でのバス切換え動作、図１７は
１６７０万色表示用空間（Ａｎ＝１）でのバス切換え動
作を示している。先ず、２５６色表示データで読み書き
する場合（Ａｎ＝０）は、Ａｎの値により、切換え回路
１８ａのみが働き、フレームメモリ２１の＃０〜＃７の
プレーンのみが４画素分が同時に読み書きされる。一
方、１６７０万色表示データで読み書きする場合（Ａｎ
＝１）では、切換え回路１８ａ、１８ｂが共に働き、フ
レームメモリ２１の＃０〜＃２３のプレーンとキーデー
タが読み書きされる。即ち、図１７の（ａ）は、その書
込み動作時のバス切換え動作を示し、いずれかの画素の
＃０〜＃２３のプレーンおよびキーデータのプレーンに
書込みが行われる。また、図１７の（ｂ）に示すよう
に、その読込み時においても、Ａ0 、Ａ1 の値によっ
て、いずれかの画素のデータの読込みが行われる。

【００２１】次にメモリ選択制御回路２０の動作につい
て説明する。図１８および図１９に、そのメモリ制御回
路２０の制御動作を示す。先ず、メモリ選択制御回路２
０から出力されるメモリ選択信号は＃０〜＃７のプレー
ン用（Ａ−０、Ｂ−０、Ｃ−０、Ｄ−０）と、＃８〜＃
２３のプレーンおよびキーデータ用（Ａ−１、Ｂ−１、
Ｃ−１、Ｄ−１）に大別している。

【００２２】そして、このような構成において、図１９
に示すように、ＡｎおよびＡ0 、Ａ1 の値によって各プ
レーンの選択を行う。即ち、２５６色表示データの場合
（Ａｎ＝０）では、Ａ0 、Ａ1 の値にかかわらず、Ａ−
０、Ｂ−０、Ｃ−０、Ｄ−０を有効として、４画素の＃
０〜＃７のプレーンの読み書きを同時に行うよう制御す
る。一方、１６７０万色表示データの場合（Ａｎ＝１）
では、Ａ−０，１またはＢ−０，１またはＣ−０，１ま
たはＤ−０，１のいずれかをＡ0 、Ａ1 の値によって有
効とし、１画素毎に＃０〜＃２３のプレーンとキーデー
タの読み書きを行う。

【００２３】以上のようなデータバス切換え回路１８、
アドレス切換え回路１９およびメモリ選択制御回路２０
を設けることで、２５個のプレーン構成のフレームメモ
リ２１を、ＣＰＵ１１が２５６色表示データの場合は４
画素同時に読み書きし、１６７０万色表示データの場合
は、その表示データとキーデータを１画素毎に読み書き
することができる。

【００２４】尚、上記実施例では２５６色表示データと
１６７０万色表示データの２通りの場合を説明したが、
３通り以上の表示データの場合であってもよく、この場
合も、表示色数とアクセスするデータバス幅により決定
される同時アクセス画素数が最大となるよう制御を行う
ことができる。

【００２５】次に、キーデータメモリへのキーデータ書
込みを表示データ格納用メモリへの表示データ書込み時
に行うようにした第２の実施例を説明する。図２０は、
第２の実施例を示すブロック図である。図の装置は、演
算処理ユニット（ＣＰＵ）２２、表示データ格納用メモ
リ２３、キーデータメモリ２４、アクセス手段２５、書
込み手段２６、表示信号生成回路２７、バス２８からな
る。

【００２６】ＣＰＵ２２は、アクセス手段２５および書
込み手段２６を有し、表示データ格納用メモリ２３への
表示データの書込みやキーデータメモリ２４へのキーデ
ータの書込み等、各種の処理を行う機能を有している。
表示データ格納用メモリ２３は、表示データを格納する
メモリであり、例えば後述するように８個のプレーン構
成のフレームメモリと２４個のプレーン構成のフレーム
メモリとから構成されている。また、キーデータメモリ
２４は表示データの種類を示すデータ（キーデータ）を
格納するためのメモリである。アクセス手段１４は、表
示色数が異なる各表示データ毎に、別々のアドレス空間
にて表示データ格納用メモリ２３にアクセスする機能を
有し、また、書込み手段２６は、アクセス手段２５によ
り表示データ格納用メモリ２３に表示データを書き込む
際に、そのアドレス空間に従って、表示データの種類を
示すデータをキーデータメモリ２４に書き込む機能を有
している。表示信号生成回路１６は、表示データ格納メ
モリ１２およびキーデータメモリ１３からの表示データ
とキーデータにより、図示省略した表示器への表示信号
を生成するための回路である。

【００２７】図２１および図２２に、上記装置の具体的
な構成を示す。これらの図において、図２０に示した表
示データ格納用メモリ２３は、８個のプレーン構成の２
５６色表示データ格納用メモリ２３ａと、２４個のプレ
ーン構成の１６７０万色表示データ格納用メモリ２３ｂ
とで構成されている。また、ＣＰＵ２２からは、２５６
色表示データ用のメモリ選択信号１０１、メモリアドレ
ス信号１０２、１６７０万色表示データ用のメモリ選択
信号２０１、メモリアドレス信号２０２および表示デー
タの種類を示すアドレスＡｎが送出される。そして、メ
モリ選択信号１０１とメモリアドレス１０２は２５６色
表示データ格納用メモリ２３ａとセレクタ２９に入力さ
れ、メモリ選択信号２０１とメモリアドレス２０２は１
６７０万色表示データ格納用メモリ２３ｂとセレクタ２
９に入力されるよう構成されている。また、アドレスＡ
ｎはＣＰＵ２２が、２５６色表示データ格納用メモリ２
３ａまたは１６７０万色表示データ格納用メモリ２３ｂ
のいずれかに表示データを書き込む時に、書込み手段２
６によりデータとして書き込むよう構成されている。

【００２８】セレクタ２９は、上記のメモリ選択信号１
０１または２０１と、メモリアドレス１０２または２０
２のいずれかをアドレスＡｎに基づいて選択し、キーデ
ータメモリ２４に出力するものである。２５６色表示デ
ータ格納用メモリ２３ａと１６７０万色表示データ格納
用メモリ２３ｂの出力は、データセレクタ３０に入力さ
れ、これらはキーデータメモリ２４の出力信号によって
選択するよう構成されている。

【００２９】図２３に、表示データ格納用メモリ２３の
アクセス方法を示す。また、２５６色表示データ格納用
メモリ２３ａおよび１６７０万色表示データ格納用メモ
リ２３ｂのアドレス配置は、上記第１の実施例と同様に
図１２に示したように構成されている。

【００３０】即ち、ＣＰＵ２２が２５６色の表示データ
にアクセスする場合、図１２中のＥの空間を使用し、図
２３の（ａ）のデータ形式で４画素の８個のプレーンを
同時にアクセスする。一方、ＣＰＵ２２が１６７０万色
の表示データをアクセスする場合、図１２におけるＦの
空間を使用し、図２３の（ｂ）のデータ形式で、１画素
の２４個のプレーンをアクセスする。そしてこれら２つ
のメモリ空間はアドレスＡｎによって区別される。ま
た、アドレス空間は上記第１の実施例と同様に、１６７
０万色表示データ空間Ｆが２５６色表示データ空間Ｅの
４倍となり、１番地が３２ビットとした場合、１６７０
万色表示データ空間ＦではＡ0 〜Ａn-1 のアドレスが有
効であり、２５６色表示データ空間ＥではＡ0 〜Ａn-3
のアドレスが有効である。

【００３１】図２４に各メモリのアドレス供給方法（図
２１、２２におけるメモリアドレス１０２、２０２）を
示す。２５６色表示データ格納用メモリ２３ａ、１６７
０万色表示データ格納用メモリ２３ｂおよびキーデータ
メモリ２４のアドレス入力はＭＡ0 〜ＭＡn-3 である。
このアドレス入力に対し、２５６色表示データ格納用メ
モリ２３にはＡ0 〜Ａn-1 を供給し、１６７０万色表示
データ格納用メモリ２３ｂにはＡ2 〜Ａn-1 を供給す
る。また、キーデータメモリ２４へは、２５６色データ
空間（Ａｎ＝０）の時、Ａ0 〜Ａn-3 、１６７０万色表
示データ用空間（Ａｎ＝１）の時、Ａ2 〜Ａn-1 となる
ようにセレクタ２９によって選択する。尚、ここでＡ0
、Ａ1 は後述するように各画素の選択に用いる。

【００３２】次に、メモリ選択信号１０１、２０１の供
給方法を示す。図２５、図２６、図２７はそのメモリ選
択信号１０１、２０１の供給方法を示す図であり、図２
５は２５６色表示データ格納用メモリ２３ａの選択動
作、図２６は１６７０万色表示データ格納用メモリ２３
ｂの選択動作、図２７はキーデータメモリ２４の選択動
作を示している。メモリ選択信号１０１、２０１は画素
単位、即ち２５６色表示データ格納用メモリ２３ａでは
８ビット、１６７０万色表示データ格納用メモリ２３ｂ
では２４ビット単位で供給する。２５６色表示データ格
納用メモリ２３ａには、図２５に示すようにバイト単位
の許可信号Ｂ０〜Ｂ３によって選択信号ＣＳ００〜ＣＳ
０３を有効にする。一方、１６７０万色表示データ格納
用メモリ２３ｂには、図２６に示すように、アドレスＡ
0 、Ａ1 によって選択信号ＣＳ１０〜ＣＳ１３のいずれ
かを有効にする。

【００３３】また、キーデータメモリ２４は、図２７に
示すように、２５６色表示データ格納用メモリ２３ａ、
１６７０万色表示データ格納用メモリ２３ｂのいずれか
に表示データを書き込む時に有効とし、アドレスＡｎを
参照してＣＳ００〜ＣＳ０３（Ａｎ＝０）またはＣＳ１
０〜ＣＳ１３（Ａｎ＝１）のいずれかをセレクタ２９に
て選択し、ＣＳ０〜ＣＳ３としてキーデータメモリ２４
に供給する。即ち、アドレスＡｎ＝０の場合、そのデー
タ入力ＤINは０であり、これを許可信号Ｂ０〜Ｂ３によ
ってキーデータメモリ２４に書き込む。一方、アドレス
Ａｎ＝１の場合、データ入力ＤINは１であり、このデー
タをＡ0 、Ａ1 の値に従ってキーデータメモリ２４に書
き込むものである。

【００３４】以上のメモリアドレス１０２、２０２およ
びメモリ選択信号１０１、２０１の制御によって、２５
６色表示データ格納用メモリ２３ａおよび１６７０万色
表示データ格納用メモリ２３ｂに表示データを書き込ん
だ画素に対応するキーデータメモリ２４のデータが更新
し、更新するデータはアドレスＡｎである。従って、Ｃ
ＰＵ２２が表示データ格納用メモリ２３に書き込む時、
表示データの最新のデータが有効となるようにキーデー
タメモリ２４がハードウェアにて更新される。このた
め、ＣＰＵ２２がキーデータを制御するための処理時間
を必要としない。

【００３５】次に、第３の実施例を説明する。この実施
例は、上記第１の実施例における表示データ格納用メモ
リへの同時アクセス画素数が最大となるよう制御を行う
構成を備えると共に、第２の実施例における表示データ
格納用メモリに表示データを書き込む際に、その表示デ
ータの種類を示すデータをキーデータに書き込む構成を
備えたものである。

【００３６】図２８に、その表示装置のブロック図を示
す。図の装置は、演算処理ユニット（ＣＰＵ）３１、表
示データ格納用メモリ３２、キーデータメモリ３３、ア
クセス手段３４、メモリ制御手段３５、書込み手段３
６、表示信号生成回路３７、バス３８からなる。

【００３７】ＣＰＵ３１は、書込み手段３６を有し、表
示データ格納用メモリ３２への表示データの書込みやキ
ーデータメモリ３３へのキーデータの書込み等、各種の
処理を行う機能を有している。表示データ格納用メモリ
３２は、第１の実施例と同様に、同時表示色数が最大の
表示データに応じたプレーン構成の表示データを格納す
るメモリであり、また、キーデータメモリ３３は表示デ
ータの種類を示すデータを格納するためのメモリであ
る。アクセス手段３４は、表示色数が異なる各表示デー
タ毎に、別々のアドレス空間にて表示データ格納用メモ
リ３２にアクセスする機能を有し、また、メモリ制御手
段３５は、アクセス手段３４によりアクセスされる別々
のアドレス空間毎に、表示色数とアクセスするデータバ
ス幅により決定される同時アクセス画素数が最大となる
よう制御を行う機能を有している。また、書込み手段３
６は、第２の実施例と同様に、アクセス手段３４により
表示データ格納用メモリ３２に表示データを書き込む際
に、そのアドレス空間に従って、表示データの種類を示
すデータをキーデータメモリ３３に書き込む機能を有し
ている。尚、表示信号生成回路３７は、上記第１、第２
の実施例と同様である。

【００３８】図２９に上記装置の具体的な構成を示す。
この図２９において、図２８のアクセス手段３４および
メモリ制御手段３５は、データバス切換え回路３９、ア
ドレス切換え回路４０、メモリ選択制御回路４１から構
成されている。また、表示データ格納用メモリ３２は、
２４個のプレーン構成のフレームメモリであり、キーデ
ータメモリ３３は、上記第２の実施例と同様にキーデー
タを格納するためのメモリである。

【００３９】データバス切換え回路３９は、３２ビット
のデータバス３８ａと２４ビットの表示データ格納用メ
モリ３２の入出力データとの切換え回路であり、アドレ
スバス３８ｂからのアドレスによって動作を行う。アド
レス切換え回路４０は、アドレスバス３８ｂからのアド
レスに基づき、表示データ格納用メモリ３２とキーデー
タメモリ３３に入力するアドレスを決定するための回路
である。メモリ選択制御回路４１は、表示データ格納用
メモリ３２の４画素のうち、どの画素を選択するかを決
定すると共に、キーデータメモリ３３へのメモリ選択信
号を送出するための回路である。また、ＣＰＵ３１は、
書込み手段３６を備え、この書込み手段３６によって、
表示データ格納用メモリ３２への表示データ書込みと同
時にキーデータを書き込むよう制御を行うものである。
更に、表示器表示信号生成回路３７は、図７に示した構
成と同様に、表示データ格納用メモリ３２からの表示デ
ータとキーデータメモリ３３からのキーデータに基づき
図示しない表示器への表示信号を生成するための回路で
ある。

【００４０】このように構成された表示装置の動作は、
上記第１および第２の実施例の表示装置の双方の動作を
行う。即ち、表示データ格納用メモリ３２のアドレス配
置は、図１２に示した配置と同様であり、そのアクセス
方法は図２３に示す方法と同様である。また、アドレス
切換え回路４０の動作は、上記第１の実施例における図
１４の動作と同様であり、データバス切換え回路３９の
動作は、図１５、１６、１７に示した動作と同様であ
る。尚、この場合、図１５、１６、１７の例では、キー
データＡｎの値がデータバス切換え回路１８ｂを介して
書き込まれるが、第３の実施例では、第１の実施例と同
様に書込み手段３６によってキーデータの値Ａｎが書き
込まれる。即ち、キーデータメモリ３３へのメモリ選択
およびデータ入力は図２７に示したものと同様である。

【００４１】更に、メモリ制御回路４１の動作も第１の
実施例と同様、図１８、１９に示したように行われると
共に、そのメモリ選択信号はキーデータメモリ３３に入
力される。即ち、第１の実施例では図１８において、キ
ーデータは＃８〜＃２３のプレーンと共に書き込まれる
が、第３の実施例では、第２の実施例と同様、図２７に
示した方法で書き込まれる。

【００４２】このように、第３の実施例では、上記第１
および第２の実施例の双方の動作を行うため、例えば、
上記のように２４個のプレーン構成の表示データ格納用
メモリ３２において、表示データが２５６色表示データ
の場合は４画素ずつ同時にアクセスし、その場合の同時
アクセス画素数を最大とすることができる。また、表示
データ格納用メモリ３２に表示データが書き込まれると
同時に、キーデータメモリ３３に、表示データの種類を
示す値Ａｎを書き込むため、例えば、２５６色表示デー
タのように、未使用のビットがない場合でも表示速度が
遅くならず、高性能な表示装置が得られる。

【００４３】

【発明の効果】以上説明したように、第１の発明の表示
装置によれば、同時表示色数が最大の表示データに対応
したプレーン構成の表示データ格納用メモリを備え、こ
の表示データ格納用メモリにおいて、各表示データ毎に
別々のアドレス空間でアクセスし、かつ同時アクセス画
素数が最大となるように制御するようにしたので、複数
の表示データを制御する場合の表示データ格納用メモリ
の数が少なくて済み、コストの低減化を図ることができ
ると共に、同時にアクセスする画素数が最大であるた
め、表示を高速に行うことができる。

【００４４】また、第２の発明の表示装置においては、
表示データ格納用メモリにデータを書き込む際に、表示
データの種類を示すデータをキーデータメモリに書き込
むようにしたので、キーデータを書き込むための特別な
制御が不要で、その書込みのための時間を必要とせず、
高速な表示を行うことができる。

【００４５】更に、第３の発明の表示装置においては、
表示データ格納用メモリに対して同時アクセス画素数が
最大となるよう制御を行うと共に、表示データ格納用メ
モリへのデータ書込みと同時に、表示データの種類を示
すデータをキーデータに書き込むようにしたので、コス
トの低減化を図ることができると共に、キーデータ書込
みのための時間も不要であるため、表示の高速化も図る
ことができる。

【図面の簡単な説明】

【図１】本発明の表示装置における第１実施例のブロッ
ク図である。

【図２】従来の表示装置のブロック図である。

【図３】２５６色表示のフレームメモリ構成を示すブロ
ック図である。

【図４】２５６色表示のフレームメモリのアクセス方法
の説明図である。

【図５】１６７０万色表示のフレームメモリ構成を示す
ブロック図である。

【図６】１６７０万色表示のフレームメモリのアクセス
方法の説明図である。

【図７】従来の表示装置における第１の構成を示すブロ
ック図である。

【図８】従来の第１の構成のデータアクセス方法の説明
図である。

【図９】従来の表示装置における第２の構成を示すブロ
ック図である。

【図１０】従来の第２の構成のデータアクセス方法の説
明図である。

【図１１】本発明の表示装置における第１の実施例の具
体的な構成を示すブロック図である。

【図１２】第１の実施例におけるフレームメモリのアド
レス配置の説明図である。

【図１３】第１の実施例におけるフレームメモリのアク
セス方法の説明図である。

【図１４】第１の実施例におけるアドレス切換え回路の
動作説明図である。

【図１５】第１の実施例におけるデータバス切換え回路
の構成図である。

【図１６】第１の実施例におけるデータバス切換え回路
の２５６色表示用空間でのバス切換え動作の説明図であ
る。

【図１７】第１の実施例におけるデータバス切換え回路
の１６７０万色表示用空間でのバス切換え動作の説明図
である。

【図１８】第１の実施例におけるメモリ制御回路とフレ
ームメモリとの関係を示す図である。

【図１９】第１の実施例におけるメモリ制御回路の動作
の説明図である。

【図２０】本発明の表示装置における第２の実施例のブ
ロック図である。

【図２１】本発明の表示装置における第２の実施例の具
体的なブロック図（その１）である。

【図２２】本発明の表示装置における第２の実施例の具
体的なブロック図（その２）である。

【図２３】第２の実施例における表示データ格納用メモ
リのアクセス方法の説明図である。

【図２４】第２の実施例における各表示データ格納用メ
モリのアドレス供給方法の説明図である。

【図２５】第２の実施例における２５６色表示データ格
納用メモリの選択動作の説明図である。

【図２６】第２の実施例における１６７０万色表示デー
タ格納用メモリの選択動作の説明図である。

【図２７】第２の実施例におけるキーデータメモリの選
択動作の説明図である。

【図２８】本発明の表示装置の第３の実施例のブロック
図である。

【図２９】本発明の表示装置の第３の実施例の具体的な
ブロック図である。

【符号の説明】

１２、２３、３２表示データ格納用メモリ１３、２４、３３キーデータメモリ１４、２５、３４アクセス手段１５、３５メモリ制御手段２６、３６書込み手段

Claims

【特許請求の範囲】

【請求項１】同時表示色数が異なる複数の表示データ
を制御する表示装置において、同時表示色数が最大の表示データに応じたプレーン構成
の表示データを格納する表示データ格納用メモリと、表示データの種類を示すデータを格納するキーデータメ
モリと、表示色数が異なる各表示データ毎に別々のアドレス空間
にて前記表示データ格納用メモリにアクセスするアクセ
ス手段と、前記別々のアドレス空間毎に、表示色数とアクセスする
データバス幅により決定される同時アクセス画素数が最
大となるよう制御を行うメモリ制御手段を備えたことを
特徴とする表示装置。
【請求項２】同時表示色数が異なる複数の表示データ
を制御する表示装置において、前記表示データを格納する表示データ格納用メモリと、表示データの種類を示すデータを格納するキーデータメ
モリと、表示色数が異なる各表示データ毎に別々のアドレス空間
にて前記表示データ格納用メモリにアクセスするアクセ
ス手段と、前記表示データ格納用メモリにデータを書き込む際に、
前記アドレス空間に従って表示データの種類を示すデー
タを前記キーデータメモリに書き込む書込み手段を備え
たことを特徴とする表示装置。
【請求項３】同時表示色数が異なる複数の表示データ
を制御する表示装置において、同時表示色数が最大の表示データに応じたプレーン構成
の表示データを格納する表示データ格納用メモリと、表示データの種類を示すデータを格納するキーデータメ
モリと、表示色数が異なる各表示データ毎に別々のアドレス空間
にて前記表示データ格納用メモリにアクセスするアクセ
ス手段と、前記別々のアドレス空間毎に、表示色数とアクセスする
データバス幅により決定される同時アクセス画素数が最
大となるよう制御を行うメモリ制御手段と、前記表示データ格納用メモリにデータを書き込む際に、
前記アドレス空間に従って表示データの種類を示すデー
タを前記キーデータメモリに書き込む書込み手段を備え
たことを特徴とする表示装置。