JPH06224918A - Ｌａｎ間接続装置 - Google Patents

Abstract

(57)【要約】 【目的】 中継不要パケットの廃棄制御がＬＡＮ間接続
装置全体を制御するマイクロプロセッサから独立に高速
で行えるようにすることである。 【構成】 アドレス学習回路３４によって学習されたＬ
ＡＮ１０上のノードのアドレス（フィルタリングアドレ
ス）を含む情報を登録するＦＡＴメモリ３７が設けられ
る。ＬＡＮ１０から送信されたパケットが装置３０で受
信され、その宛先アドレス（ＤＡ）が回路３１によって
検出されると、そのＤＡを圧縮したＦＡＴメモリアドレ
スが回路３８によって生成され、ＦＡＴメモリ３７の対
応エントリがアクセスされる。これによりＦＡＴメモリ
３７から読出される情報中のフィルタリングアドレス
は、検出されたＤＡと比較器４２により比較される。こ
の比較結果が一致を示し且つ上記情報が有効な場合に
は、回路４３から信号４４が出力され、これによりＬＡ
Ｎコントローラ３はＬＡＮ１０から送信されたパケット
を廃棄する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＬＡＮ（ローカルエリ
アネットワーク）とＬＡＮを中継するＬＡＮ間接続装置
に係り、特にＬＡＮ上のアドレスであるＭＡＣ（マルチ
アクセスコントロール）アドレスを学習してパケットを
中継するＬＡＮ間接続装置に関する。

【０００２】

【従来の技術】従来、ＭＡＣアドレス学習方式のＬＡＮ
間接続装置（ブリッジ装置）では、ＬＡＮからのパケッ
トを全部受信し、そのパケットのうち同一ＬＡＮ上のノ
ードを宛先とするパケットについては中継は不要であ
り、中継するとその不要パケットのために中継先のＬＡ
Ｎ伝送効率が悪くなるために、中継せずに廃棄するとい
うフィルタリング動作を、制御プログラムに従ってマイ
クロプロセッサで行うのが一般的であった。このマイク
ロプロセッサの具体的に動作について以下に説明する。

【０００３】まず、ＬＡＮ間接続装置内のマイクロプロ
セッサは、ＬＡＮコントローラに対して全受信動作を指
示して動作させる。次にマイクロプロセッサは、ＬＡＮ
に接続されているノードを学習するアドレス学習を実行
するため、ＬＡＮのノードから送信されるパケットの送
信元アドレスをメモリに登録する。その後、マイクロプ
ロセッサは、ＬＡＮコントローラの受信動作によって受
信されたパケットの宛先アドレスとメモリに登録されて
いる送信元アドレスとを学習し、宛先と送信元のノード
がいずれも同一ＬＡＮ上に存在する場合には中継動作を
行わずに、このパケットを廃棄するというフィルタリン
グ動作を行う。

【０００４】

【発明が解決しようとする課題】上記したように従来の
ＬＡＮ間接続装置では、ＬＡＮからのパケットにセット
されている送信元アドレスをメモリに登録するアドレス
学習により当該パケットの中継または廃棄の判断をする
フィルタリング動作は、全てマイクロプロセッサのプロ
グラム処理で行っていた。このため、同一ＬＡＮ内での
通信が多い場合には、ＬＡＮ間接続装置のマイクロプロ
セッサは、本来のパケットの中継動作よりもパケット廃
棄およびアドレス学習のための処理に多大な時間を要し
てその負荷が増加するおそれがあり、高速のマイクロプ
ロセッサを使用しても装置の処理能力を向上するのが困
難であった。

【０００５】本発明は、このような従来の課題に鑑みて
なされたものであり、その目的は、同一ＬＡＮ上で送受
信されるパケットの廃棄制御とこれに必要なアドレス学
習のための処理を、マイクロプロセッサから独立に高速
に行うことにより、マイクロプロセッサの負荷を軽減し
て装置の処理能力を向上するＬＡＮ間接続装置を提供す
ることにある。

【０００６】

【課題を解決するための手段】上記課題を解決するため
に、本発明は少くとも２つのＬＡＮを接続するＬＡＮ間
接続装置であって、フィルタリングアドレス（ＦＡ）を
含んだフィルタリングアドレステーブル（ＦＡＴ）デー
タを登録するための複数のエントリを有する少くとも１
つのＦＡＴメモリ手段と、前記少くとも２つのＬＡＮに
対応して設けられた少くとも２つのフィルタリング制御
部で、対応するＬＡＮから送られた各パケットの送信元
アドレス（ＳＡ）と宛先アドレス（ＤＡ）を圧縮して前
記ＦＡＴメモリ手段のエントリを指定するＦＡＴメモリ
アドレスを生成するＦＡＴメモリアドレス生成手段と、
対応するＬＡＮから送られた各パケットのＳＡを求め、
求めたＳＡをＦＡとするＦＡＴデータを、前記ＦＡＴメ
モリアドレス生成手段により該各パケットのＳＡから生
成されたＦＡＴメモリアドレスによって指定される前記
ＦＡＴメモリ手段のエントリの一つに登録するアドレス
学習手段と、対応するＬＡＮから送られた各パケットの
ＤＡを求めるＤＡ取得手段と、対応するＬＡＮから送ら
れたパケットについて、前記ＦＡＴメモリアドレス生成
手段により該パケットのＤＡから生成されたＦＡＴメモ
リ・アドレスによって指定される前記ＦＡＴメモリ手段
のエントリの１つに登録されたＦＡＴデータのＦＡと、
前記ＤＡ取得手段により求められたＤＡとが一致する
時、このパケットを廃棄すべきパケットと判定する判定
手段とを含むものと、前記少なくとも２つのフィルタリ
ング制御部に対応して設けられた少くとも２つのＬＡＮ
コントローラで、前記判定手段が廃棄すべきパケットと
判定したパケットを廃棄し、廃棄すべきパケットと判定
しなかったパケットを受信するものと、前記少なくとも
２つのＬＡＮコントローラの各々で受信したパケット
を、対応するＬＡＮ以外のＬＡＮに中継するように前記
少くとも２つのＬＡＮコントローラを制御するマイクロ
プロセッサと、から成る装置を提供する。

【０００７】

【作用】上記の構成において、アドレス学習手段は、対
応するＬＡＮから送信されたパケットを受信し、その送
信元アドレスをフィルタリングアドレスとして含むＦＡ
Ｔデータを、同アドレスに対応するＦＡＴメモリ手段の
エントリに登場するアドレス学習を行う。この際の登録
エントリアドレスには、送信元アドレスを圧縮用データ
（例えば生成多項式）をもとに圧縮することによりＦＡ
Ｔメモリ・アドレス生成手段で生成されるＣＲＣ符号が
用いられる。

【０００８】アドレス学習手段によるアドレス学習と平
行して、対応するＬＡＮから送信されたパケットの宛先
アドレスと、同アドレスに対応するＦＡＴメモリ手段の
エントリに登録されているＦＡＴデータのフィルタリン
グアドレスとが判定手段において比較され、この比較に
よって一致が検出され、且つその際のＦＡＴデータが有
効であれば、上記パケットの宛先は同一ＬＡＮ上のノー
ドであることから、このパケットを廃棄すべきパケット
と判定する。

【０００９】この判定に基いて、このＬＡＮに対応する
ＬＡＮコントローラは該当パケットを中継せずに廃棄す
る。この結果マイクロプロセッサは、パケット廃棄制御
やアドレス学習処理から解放される。

【００１０】

【実施例】以下、本発明のＬＡＮ間接続装置の一実施例
を説明する。

【００１１】まず、図２において、本発明のＬＡＮ間接
続装置３０は、ＬＡＮ１０およびＬＡＮ２０に接続して
当該ＬＡＮ１０とＬＡＮ２０との間で送受信されるパケ
ットを中継するものである。上記ＬＡＮ１０およびＬＡ
Ｎ２０はバス型ＬＡＮであり、当該ＬＡＮ１０にはノー
ド（端末）１１，１２，１３…が接続され、ＬＡＮ２０
にはノード（端末）２１，２２，２３…が接続されてい
る。

【００１２】より詳細には、このＬＡＮ間接続装置３０
は図４（ａ）に示すように、各ＬＡＮ１０，２０に対応
して設けられたフィルタリング制御部１（１−１，１−
２）と、各フィルタリング制御部１に対応して設けられ
たＦＡＴメモリ部２（２−１，２−２）と、各フィルタ
リング制御部１に対応して設けられて各ＬＡＮ１０，２
０から送信されたパケットの中継又は廃棄を行うＬＡＮ
コントローラ３（３−１，３−２）と、ＬＡＮ間接続装
置３０全体の動作を制御する共通のマイクロプロセッサ
４と、ＬＡＮコントローラ３で受信されたパケットを一
時的に格納する共通のバッファ５と、から構成されてい
る。

【００１３】また、これとは別に、子のＬＡＮ間接続装
置３０は図４（ｂ）に示すように、各ＬＡＮ１０，２０
に対応して設けられたフィルタリング制御部１（１−
１，１−２）と、両フィルタリング制御部１に対して共
通に設けられたＦＡＴメモリ部２と、各フィルタリング
制御部１に対応して設けられて各ＬＡＮ１０，２０から
送信されたパケットの中継又は廃棄を行うＬＡＮコント
ローラ３（３−１，３−２）と、ＬＡＮ間接続装置３０
全体の動作を制御する共通のマイクロプロセッサ４と、
ＬＡＮコントローラで受信されたパケットを一時的に格
納する共通のバッファ５と、から構成しても良い。

【００１４】いずれの構成においても、このＬＡＮ間接
続装置３０は各ＬＡＮに対して図１に示すように、フィ
ルタリング制御部１、ＦＡＴメモリ部２、ＬＡＮコント
ローラ３、マイクロプロセッサ４、バッファ５から成る
インタフェース部を提供することになる。

【００１５】更に詳しくは、図１のＬＡＮ間接続装置３
０におけるフィルタリング制御部１は、シリアルインタ
フェース６を介してＬＡＮに接続された宛先アドレス検
出回路３１、タイミング生成回路３２、宛先アドレス保
持用レジスタ３３を有する。

【００１６】上記宛先アドレス検出回路（ＤＡ検出回
路）３１は、シリアルインタフェース６を介してＬＡＮ
から送信されたパケットに含まれる、例えば、４８ビッ
トの宛先アドレスのビット数を数えてＤＡ入力のタイミ
ングを検出するカウンタから構成される。タイミング生
成回路３２は、ＤＡ検出回路３１のＤＡ入力タイミング
に応じて各部で使用するタイミング信号を生成すると共
に、後述するライトアクセス制御も行う。宛先アドレス
保持用レジスタ（ＤＡ保持用レジスタ）３３は、ＬＡＮ
から送信されたパケットに含まれているＤＡをシリアル
インタフェース６を介して入力して保持するための４８
ビットのシフトレジスタである。

【００１７】また、フィルタリング制御部１は、アドレ
ス学習回路３４を有する。このアドレス学習回路３４は
送信元アドレス検出回路（ＳＡ検出回路）３５および送
信元アドレス保持用レジスタ（ＳＡ保持用レジスタ）３
６を有して、ＬＡＮから送信されるパケットの送信元ア
ドレス（ＳＡ）をＬＡＮに接続されているノードを示す
フィルタリングアドレス（ＦＡ）として学習する。ＳＡ
検出回路３５は、ＬＡＮから送信されたパケットのＤＡ
がＤＡ検出回路３１により検出された後に当該パケット
のＳＡ入力のタイミングを検出する。ＳＡ保持用レジス
タ３６は、ＳＡ検出回路３５により検出されたＳＡをシ
リアルインタフェース６を介して入力されたパケットの
中から保持するための４８ビットのシフトレジスタであ
る。

【００１８】一方、ＦＡＴメモリ部２は、アドレス学習
回路３４のアドレス学習で得られたＳＡをＦＡとするＦ
ＡＴデータ５０を登録するための複数のエントリを有す
るＦＡＴメモリ３７を有する。

【００１９】ここで、上記図４（ａ）の構成の場合は、
ＦＡＴメモリ３７の各エントリのＦＡＴデータ５０は図
３（ａ）に示すように、アドレス学習回路３４のアドレ
ス学習で得られたＳＡである４８ビットＦＡ５１と、こ
のＦＡＴデータ５０のＦＡ５１と同じＳＡを持つパケッ
トの送信が行われていない期間の長さを示すアクセスカ
ウント値５２と、このＦＡＴデータ５０が有効であるか
否かを、例えば有効（オン）のとき「１」に、無効（オ
フ）のとき「０」にセットされることにより示す有効／
無効ビット（Ｖビット）５３と、このＦＡＴデータ５０
が複数のノードに重複して割当てられているか否かを、
例えば重複時（オン）には「１」に、非重複時（オフ）
には「０」にセットされることにより示す重複有／無ビ
ット（０ビット）５４と、を含んでいる。又、上記図４
（ｂ）の構成の場合は図３（ｂ）に示すように、これら
に加えてパケットが送信されてきたＬＡＮを同定するＬ
ＡＮポート番号５５も含むようになる。

【００２０】このＦＡＴメモリ３７に対応して、フィル
タリング制御部１は更に、ＦＡＴメモリアドレス生成回
路３８を有する。このＦＡＴメモリアドレス生成回路３
８は、ＬＡＮから送信されたパケットに含まれている４
８ビットのＳＡ又はＤＡを順次圧縮してＦＡＴメモリ３
７内のエントリを示すアドレスを生成するものである。
この実施例では、ＦＡＴメモリアドレス生成回路３８は
ＣＲＣ（Ｃｙｃｌ−ｉｃ Ｒｅｄｕｎｄａｎｃｙ Ｃｈ
ｅｃｋ）回路で構成し、４８ビットのＳＡ又はＤＡをマ
イクロプロセッサ４から生成多項式の形で与えられる圧
縮用データにより除算した余りであるＣＲＣ符号を４８
ビットのＳＡ又はＤＡを圧縮して得られた８〜１６ビッ
トのＦＡＴメモリアドレスとして生成する。

【００２１】一方、ＦＡＴメモリ部２は更に、タイミン
グ生成回路３２とマイクロプロセッサ４からのＦＡＴメ
モリ３７へのアクセス要求を調停するアクセス調停回路
３９と、エージングタイマ回路４０とを有する。

【００２２】このエージングタイマ回路４０は、一定時
間毎にＦＡＴメモリ３７の全エントリを順に参照してＶ
ビット５３がオン状態のエントリを調べて同エントリ中
のアクセスカウント値５２をカウントアップする。又、
これら各エントリに登録されているＦＡ５１と同じＳＡ
を持ったパケットの送信が一定時間行われずにアクセス
カウント値５２がシステムの仕様により定まる所定値に
達するとエージングタイマ回路４０は、タイミング生成
回路３２に当該エントリの削除指令を出力して、Ｖビッ
ト５３をオフ状態にして同エントリを無効にするよう制
御する。

【００２３】また、フィルタリング制御部１は更に、Ｄ
Ａ保持用レジスタ３３に保持されたＤＡとＦＡＴメモリ
アドレス生成回路３８によりＤＡから生成されたＦＡＴ
メモリアドレスの指定に応じてＦＡＴメモリ３７から読
出されたＦＡＴデータ５０の４８ビットＦＡとを比較し
て、ＤＡ保持用レジスタ３３に保持されたＤＡがアドレ
ス学習回路３４の学習によりＦＡＴメモリ３７に登録さ
れたＦＡに一致するか否かを決める比較器４２を有す
る。

【００２４】更に、フィルタリング制御部１は、比較器
４２の比較結果とＦＡＴメモリ３７からのＦＡＴデータ
中のＶビット５３とを入力し、比較器４２によって一致
が検出され、且つＶビット５３が有効を示す状態（オン
状態）にある場合に、ＬＡＮコントローラ３に対してパ
ケット廃棄を指示するパケット廃棄信号４４を出力する
パケット廃棄信号生成回路４３を有する。

【００２５】ＬＡＮコントローラ３は、パケット廃棄信
号生成回路４３からのパケット廃棄信号４４に基いて、
ＬＡＮから送信されたパケットの中継又は廃棄を行う通
常同様のもので、通常のシリアル／パラレル交換等の機
能を有するものである。

【００２６】次に、この実施例のＬＡＮ間接続装置３０
のＬＡＮ１０側のインタフェース部の動作を説明する。

【００２７】ＬＡＮ間接続装置３０全体は、マイクロプ
ロセッサ４により制御されている。このマイクロプロセ
ッサ４は、初期化時には、ＦＡＴメモリ３７の各エント
リのＦＡＴデータ５０を全て無効状態に設定する。これ
は、ＦＡＴメモリ３７の各エントリのＦＡＴデータ５０
のＶビット５３をオフ状態にすることにより実現され
る。

【００２８】次にマイクロプロセッサ４は、ＬＡＮコン
トローラ３を全受信モードにセットアップし、ブリッジ
として動作を開始する。これにより、ＬＡＮ１０から送
信されたパケットは、最初はＬＡＮコントローラ３によ
り全て受信される。ＬＡＮコントローラ３によって受信
されたＬＡＮ１０からのパケットはバッファ５に一時格
納され、ＬＡＮ２０側のＬＡＮコントローラ３を介して
ＬＡＮ２０に中継される。

【００２９】アドレス学習回路３４は、ＬＡＮコントロ
ーラ３が受信したパケットがバッファ５に格納されてい
る間に、受信パケット中のＳＡをＳＡ検出回路３５とＳ
Ａ保持用レジスタ３６によりＦＡとして検出し、ＦＡＴ
メモリアドレス生成回路３８により受信パケット中の４
８ビットのＳＡを圧縮して生成されるＦＡＴメモリアド
レスに対応するＦＡＴメモリ３７内のＦＡＴデータ５０
のエントリに書込む。この際のＦＡＴデータ５０のアク
セスカウント値５２は全て「０」であり、Ｖビット５３
は「１」であり、又上記図３（ｂ）のフォーマットのＦ
ＡＴデータ５０の場合ＬＡＮポート番号５５はＬＡＮ１
０を示す値になる。又、このときアドレス学習回路３４
は、書込む前に読み出し動作を行い、既にＶビット５３
がオンで、ＦＡ５１が登録しようとするＳＡと異なって
いた場合には０ビット５４をオン（「１」）にし、新た
に登録しようとするＳＡをＦＡ５１に上書きする。

【００３０】この様にして、アドレス学習回路３４によ
るアドレス学習が進行するが、このアドレス学習の結
果、ＬＡＮ１０から送信されたパケットのうち、ＦＡＴ
メモリ３７に登録されたＦＡと同一の値のＤＡを持つパ
ケットについては、パケット廃棄信号生成回路４３から
ＬＡＮコントローラ３に対してパケット廃棄信号４４が
出力されるようになるため、以降はＬＡＮコントローラ
３より受信されなくなる。次にこのアドレス学習に基く
フィルタリング動作の詳細を説明する。

【００３１】まず、ＬＡＮ１０から送信されたパケット
は、シリアルインターフェース６を介して、図１に示す
ＤＡ検出回路３１、ＤＡ保持用レジスタ３３、ＦＡＴメ
モリアドレス生成回路３８およびＬＡＮコントローラ３
に導かれる。ＤＡ検出回路３１は、ＬＡＮ１０から送信
されたパケットの４８ビットのＤＡの入力を検出する
と、その旨をタイミング生成回路３２に通知する。タイ
ミング生成回路３２はＤＡ検出回路３１のＤＡ入力のタ
イミングに応じて、ＦＡＴメモリアルドレス生成回路３
８に対するアドレス生成開始指示、ＤＡ保持用レジスタ
３３に対するシフト停止指示、ＦＡＴメモリ３７に対す
るメモリアクセス信号、および比較器４２に対する比較
動作指示を、それぞれ与える。

【００３２】ＦＡＴメモリアドレス生成回路３８は、Ｌ
ＡＮ１０から送信されたパケットのＤＡを、タイミング
生成回路３２からのアドレス生成開始指示タイミング
で、マイクロプロセッサ４により予め設定されている圧
縮用データ（生成多項式）を使って圧縮してＦＡＴメモ
リアドレスを生成する。ここでは、４８ビットＤＡのＣ
ＲＣ符号（８〜１６ビット程度）がＦＡＴメモリアドレ
スとして生成される。

【００３３】一方、４８ビットのＤＡ保持用レジスタ３
３は、シリアルインターフェース６を介して入力された
パケットをその先頭から順に入力してシフトするシフト
動作を行う。このＤＡ保持用レジスタ３３のシフト動作
は、タイミング生成回路３２からのシフト停止指示のタ
イミングで停止されて、ＬＡＮ１０から送信されたパケ
ット中の４８ビットＤＡが保持されることになる。

【００３４】さて、ＦＡＴメモリアドレス生成回路３８
によってＤＡから生成出力されたＦＡＴメモリアドレス
はＦＡＴメモリ３７に供給され、このＦＡＴメモリアド
レスで指定されるＦＡＴメモリ３７内エントリが、タイ
ミング生成回路３２からのメモリアクセスタイミングで
アクセスされ、同エントリに登録されているＦＡＴデー
タ５０が読出される。

【００３５】ＦＡＴメモリ３７から読出されたＦＡＴデ
ータ５０中のＦＡ５１は、ＤＡ保持用レジスタ３３に保
持されたＤＡと共に比較器４２に供給される。比較器４
２はタイミング生成回路３２からの比較動作指示に応じ
て上記の両アドレスを比較し、一致／不一致を示す比較
結果をパケット廃棄信号生成回路４３に供給する。この
パケット廃棄信号生成回路４３にはＦＡＴメモリ３７か
ら読出されたＦＡＴデータ５０中のＶビット５３及び
（もしあれば）ＬＡＮポート番号５５も供給される。パ
ケット廃棄信号生成回路４３は、比較器４２の比較結果
が一致を示し、即ち、ＬＡＮ１０から送信されたパケッ
トのＤＡが先に学習したノードを示すＦＡに一致し、且
つＶビットがオンの場合（ＦＡＴデータ５０が有効な場
合）には、ＬＡＮコントローラ３に対してパケット廃棄
信号４４を出力して、ＬＡＮコントローラー３がＬＡＮ
１０からのパケットを受信せずに廃棄するようになる。

【００３６】ここで、タイミング生成回路３２は、上記
したＦＡＴメモリ３７に対するリードアクセス制御の
他、このリードアクセスによってＦＡＴメモリ３７から
読出されたＦＡＴデータ５０のＶビット５３とＬＡＮポ
ート番号５５と、更には比較器４２の比較結果に従って
次のようなライトアクセス制御を行う。．まず、Ｖビッ
ト５３がオン状態でＦＡＴデータ５０が有効であること
を示し、アドレス学習回路３４が登録しようとするＳＡ
と既に登録されたＦＡＴデータ５０中のＦＡ５１とが一
致した場合、タイミング生成回路３２は該当エントリの
アクセスカウト値を“０”にリセットして、エージング
タイマ回路４０によりこの有効エントリが誤って削除さ
れないようにする。

【００３７】次に、Ｖビット５３がオン状態でＦＡＴデ
ータ５０が有効であることを示し、ＬＡＮポート番号５
５もこのフィルタリング制御部１が接続されたＬＡＮの
ものと一致し、且つ比較器４２の比較結果が不一致を示
した場合は、上記ＦＡＴデータ５０中のＦＡ５１で指定
されるノードと、同ノードとは異なるノードとに、同じ
ＦＡＴメモリ３７内のエントリが重複して割当てられた
ことを示している。このようなことはめったに起こらな
いと考えられるが、ＦＡＴメモリアドレス生成回路３８
にて用いられる圧縮用データ（生成多項式）の選び方が
良くなかったとも考えられるので、タイミング生成回路
３２は、この事をマイクロプロセッサ４に通知するため
に、ＦＡＴメモリ３７の同エントリ中の０ビット（重複
有／無ビット）５４をオンにする。

【００３８】一方、エージングタイマ回路４０は、一定
時間毎にＦＡＴメモリ３７の全エントリを順に参照して
Ｖビット５３がオンしている有効エントリを調べ、同エ
ントリ中のアクセスカウント値をカウントアップしてい
く。もしも、そのエントリに登録されているＦＡ５１を
ＳＡとするパケットの送信が一定時間行われないと、ア
クセスカウント値５２は所定値に達し、エージングタイ
マ回路４０からタイミング生成回路３２に該当エントリ
の削除指令が出力され、Ｖビット５３がオフ状態にされ
て同エントリが無効とされる。これにより、ＦＡＴメモ
リ３７のエントリを効率良く活用出来るようになる。

【００３９】また、マイクロプロセッサ４は、ＦＡＴメ
モリ３７内の有効エントリの中で０ビット（重複有／無
ビット）５４がオンしているエントリ（重複エントリ）
を適宜調べる。もし重複エントリの割合が基準値を越え
ている場合には、マイクロプロセッサ４は、ＦＡＴメモ
リアドレス生成回路３８に設定した圧縮用データが適切
でなかったものと判断する。この場合マイクロプロセッ
サ４は、ＦＡＴメモリ３７の全エントリを一旦無効と
し、しかる後にＦＡＴメモリアドレス生成回路３８の圧
縮用データを異なるデータに換えて、動作を接続する。

【００４０】もし、マイクロプロセッサ４がタイミング
生成回路３２と同時にＦＡＴメモリ３７のアクセスを行
おうとする場合には、そのアクセス要求がアクセス調停
回路３９によって調停される。この場合タイミング生成
回路３２からのアクセス要求が優先され、マイクロプロ
セッサ４からのアクセスは待たされる。

【００４１】又、上記図４（ｂ）の構成の場合には、読
み出されたＦＡＴデータ５０のＬＡＮポート番号５５
は、このフィルタリング制御部１が接続されたＬＡＮに
与えられたＬＡＮポート番号と比較器４２において比較
され、パケット廃棄信号発生回路４３は比較器４２の比
較結果がＦＡとＤＡの一致とＬＡＮポート番号の一致と
を示すときのみパケット廃棄信号４４を出力するように
する。これにより、複数のフィルタリング制御部１でＦ
ＡＴメモリ部２を共有することが可能となり、ＬＡＮ間
接続装置３０全体のコストが低減できる。

【００４２】更に、この様な構成においてＬＡＮ間接続
装置が３つ以上のＬＡＮの間を接続する場合には、マイ
クロプロセッサ４はＦＡＴデータ５０中のＬＡＮポート
番号５５をＬＡＮコントローラ３が中継する中継先のＬ
ＡＮを示すものとして利用できる。即ち、ＬＡＮから送
信されたあるパケットについて比較器４２の比較結果が
ＦＡとＤＡは一致するもののＬＡＮポート番号は不一致
であることを示した場合、このパケットは中継されなけ
ればならないが、この時の中継先は比較されたＦＡ５１
を含んだＦＡＴデータ５０のＬＡＮポート番号５５の示
すＬＡＮであると判断出来るので、マイクロプロセッサ
４はこのＬＡＮポート番号５５に基いてＬＡＮコントロ
ーラ３による中継動作を適宜制御できるようになる。

【００４３】このように、アドレス学習回路３４による
ＦＡのアドレス学習と、これに基いたフィルタリング動
作は全てフィルタリング制御部１とＦＡＴメモリ部２で
実行されるため、マイクロプロセッサ４の負荷を軽減で
きることになり、ＬＡＮ間接続装置３０のパケットの中
継等の処理を迅速にして装置の処理能力を向上できる。

【００４４】なお、前記実施例では、ＦＡＴメモリアド
レス生成回路３８はＣＲＣ回路で構成され、ＣＲＣ符号
生成用の生成多項式を用いてＤＡおよびＳＡを圧縮して
ＦＡＴメモリアドレスを生成するものとして説明した
が、圧縮用データを用いて圧縮する回路であれば、ＣＲ
Ｃ回路に限るものではない。

【００４５】また、前記実施例では、バス型ＬＡＮ同士
を接続するＬＡＮ間接続装置に実施した場合について説
明したが、バス型ＬＡＮとリング型ＬＡＮを接続するＬ
ＡＮ間接続装置、更にはリング型ＬＡＮ同士を接続する
ＬＡＮ間接続装置にも同様に適用可能である。

【００４６】更に、前記実施例では、ＬＡＮから送信さ
れたパケットのＤＡをＦＡＴメモリ３７のＦＡＴデータ
５０中のＦＡ５１と比較することによりパケットの廃棄
制御を行なう場合について説明したが、ＤＡの代わりに
ＳＡをＦＡＴメモリ３７のＦＡＴデータ５０中のＦＡ５
１と比較するようにして、中継制御に使用することもで
きる。即ち、リング型ＬＡＮに中継したパケットが、同
ＬＡＮを周回して戻ってきたことを検出して廃棄する機
能が要求される「トランスペアレント・ブリッジ」と呼
ばれるＬＡＮ間接続装置に、前記実施例におけるＤＡ検
出回路３１とＤＡ保持用レジスタ３３をＳＡ用のものに
置き換え、アドレス学習回路３４により中継されてきた
パケットのＳＡをＦＡとしてアドレス学習させるように
したものを応用できる。

【００４７】

【発明の効果】以上詳述したようにこの発明によれば、
同一ＬＡＮ上で送受信されるパケットの廃棄制御が、ア
ドレス学習回路によって学習されたＦＡをもとに、専用
のハードウェア回路で行えるため、マイクロプロセッサ
はアドレス学習およびパケット廃棄制御から解放される
ようになり、中継制御を主とする本来の業務を効率よく
行うことができ、装置全体の性能向上を図ることができ
る。

【００４８】また、この発明によれば、ＦＡを含むＦＡ
Ｔデータを登録するためのＦＡＴメモリの各エントリが
複数のノードに重複して割当てられているか否かを、そ
のＦＡＴデータ中の重複情報（０ビット）によって示す
構成とし、重複エントリの割合が多い場合には、ＦＡＴ
メモリアドレスの生成に用いられる圧縮用データを別の
ものに換えるようにできる更に、ＦＡＴデータ中にタイ
マ情報であるアクセスカウント値を設けたことにより、
ＦＡＴメモリのエントリを有効に活用できる。

【００４９】また、ＦＡを含むＦＡＴデータをＦＡＴメ
モリの各エントリにＬＡＮポート番号を記録するように
して、パケットのＤＡがＦＡＴメモリ中の該当エントリ
のＦＡと一致し、更にＬＡＮポート番号が一致した時に
パケット廃棄信号を生成し、不一致の場合は受信するよ
うにすることにより、複数のＬＡＮポートで上記ＦＡＴ
メモリを共有することができ、装置の価格を抑えること
ができる。

【図面の簡単な説明】

【図１】本発明の一実施例のＬＡＮ間接続装置のインタ
フェース部分の詳細構成を示すブロック図。

【図２】図１のＬＡＮ間接続装置によって２つのバス型
ＬＡＮが接続されたＬＡＮシステムの概略構成を示すブ
ロック図。

【図３】図１に示すＦＡＴメモリ３７に登録されるＦＡ
Ｔデータ５０のフォーマットを図４（ａ）（ｂ）に示す
全体構成の場合についてそれぞれ示す模式図。

【図４】本発明の一実施例のＬＡＮ間接続装置に適用可
能な２通りの全体構成の概略を示すブロック図。

【符号の説明】

１ フィルタリング制御部 ２ ＦＡＴメモリ部 ３ ＬＡＮコントローラ ４ マイクロプロセッサ ５ バッファ ６ シリアルインターフェース １０，２０ ＬＡＮ ３０ ＬＡＮ間接続装置 ３１ ＤＡ検出回路 ３２ タイミング生成回路 ３３ ＤＡ保持用レジスタ ３４ アドレス学習回路 ３５ ＳＡ検出回路 ３６ ＳＡ保持用レジスタ ３７ ＦＡＴメモリ ３８ ＦＡＴメモリアドレス生成回路 ４０ エージングタイマ回路 ４２ 比較器 ４３ パケット廃棄信号生成回路

フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｌ 13/08 7240−5Ｋ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 少くとも２つのＬＡＮを接続するＬＡＮ
   間接続装置であって、フィルタリングアドレス（ＦＡ）
   を含んだフィルタリングアドレステーブル（ＦＡＴ）デ
   ータを登録するための複数のエントリを有する少くとも
   １つのＦＡＴメモリ手段と、 前記少くとも２つのＬＡＮに対応して設けられた少くと
   も２つのフィルタリング制御部で、 対応するＬＡＮから送られた各パケットの送信元アドレ
   ス（ＳＡ）と宛先アドレス（ＤＡ）を圧縮して前記ＦＡ
   Ｔメモリ手段のエントリを指定するＦＡＴメモリアドレ
   スを生成するＦＡＴメモリアドレス生成手段と、 対応するＬＡＮから送られた各パケットのＳＡを求め、
   求めたＳＡをＦＡとするＦＡＴデータを、前記ＦＡＴメ
   モリアドレス生成手段により該各パケットのＳＡから生
   成されたＦＡＴメモリアドレスによって指定される前記
   ＦＡＴメモリ手段のエントリの一つに登録するアドレス
   学習手段と、 対応するＬＡＮから送られた各パケットのＤＡを求める
   ＤＡ取得手段と、 対応するＬＡＮから送られたパケットについて、前記Ｆ
   ＡＴメモリアドレス生成手段により該パケットのＤＡか
   ら生成されたＦＡＴメモリアドレスによって指定される
   前記ＦＡＴメモリ手段のエントリの１つに登録されたＦ
   ＡＴデータのＦＡと、前記ＤＡ取得手段により求められ
   たＤＡとが一致する時、 このパケットを廃棄すべきパケットと判定する判定手段
   とを含むものと、 前記少なくとも２つのフィルタリング制御部に対応して
   設けられた少くとも２つのＬＡＮコントローラで、前記
   判定手段が廃棄すべきパケットと判定したパケットを廃
   棄し、廃棄すべきパケットと判定しなかったパケットを
   受信するものと、 前記少なくとも２つのＬＡＮコントローラの各々で受信
   したパケットを、対応するＬＡＮ以外のＬＡＮに中継す
   るように前記少くとも２つのＬＡＮコントローラを制御
   するマイクロプロセッサと、 から成る装置。