JPH01218147A - ネットワーク相互接続回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、ローカルエリアネットワークで送受信される
メツセージの発着信局アドレスの情報を記憶し、２つの
ローカルエリアネットワークを効果的に相互接続する、
ネットワーク相互接続回路に関するものである。

〔発明の概要〕

本発明は、ネットワークに存在する局が１０００局程度
０ローカルエリアネットワークにおいて、ネットワーク
から受信されるメツセージの発着信局アドレスの巡回符
号検査（以下、ＣＲＣ検査と呼ぶ）を行い、発信局アド
レスのＣＲＣ検査結果をメモリアドレスとしてネットワ
ーク上の発信局の記憶を行いながら、メソセージ受信の
際に着信局アドレスのＣＲＣ検査結果によるメモリ読み
出しの内容からメツセージの受信動作をｍｖｔ又は中断
させることによって、これまでマイクロプロセッサが行
っていた発着信局アドレスの記憶、検索、比較、等の処
理をなくし、ネットワーク相互のメツセージ転送速度を
向上するようにしたものである。

〔従来の技術〕

従来、２つのローカリエリアネットワークを相互に接続
する回路において、発着信局アドレスを記憶し、そのア
ドレスがどちらのローカルエリアネットワーク内に存在
するかを検索することにより２つのローカルエリアネッ
トワーク内に属する局を認識し、一方のネットワークか
ら受信したメツセージの着信局アドレスが他方のネット
ワークに存在しない場合、そのメツセージを投棄するこ
とにより２つのネットワークを効果的に接続する回路方
式が特開昭６０−１５２１４５号公報で提案されている
。その概略的な動作は、マイクロプロセッサが受信メツ
セージ内の発着信局アドレスを直接メモリに記憶し、双
方のネットワークに接する、局アドレスのテーブルを作
成する。そして、一方のネットワークからのメツセージ
を受信する度にそのテーブルを検索し、現在受信してい
るメツセージ内の着信局アドレスとの比較を行ってから
、このメツセージの他のネットワークへの送信の有無を
判定するというものであった。

〔発明が解決しようとする問題点〕

上記の方法においては、２つのネットワークを相互に接
続する場合、その転送速度はネットワークの物理的な転
送速度ではなく、ネットワーク相互接続回路内のマイク
ロプロセッサの処理速度により制限されることになる欠
点を有していた。

〔問題点を解決するための手段〕

上記問題点を解決するために、本発明においては、マイ
クロプロセッサが行っていた発着信局アドレスの記憶、
検索、比較、判定等の処理を、発着信局アドレスのＣＲ
Ｃ検査を行うことにより、一方のネットワークからメツ
セージを受信した場合には、メソセージの受信動作中に
おいて発信局アドレスのＣＲＣ検査結果をアドレスとし
てメモリにビット書き込みを行うことにより前記メツセ
ージを受信した側のネットワークに存在する発信局の記
憶を行う。また着信局アドレスのＣＲＣ検査結果をアド
レスとして前記メモリのビット読み出しを行い、この読
み出したビットの内容から着信局が前記メツセージを受
信した側のネットワークに存在する局か否かの検索及び
判定を行い、これによって着信局が前記メツセージを受
信した側のネットワークに存在する局であるとの判定を
行った場合には、前記受信メツセージの受信動作を中断
する信号を発生させ、その受信動作を不成立にさせる。

上記のような構成のものを２つのネットワークの受信手
段部分にそれぞれ設け、ネットワーク相互接続回路とす
ることにより、前記ネットワーク相互連続回路内のマイ
クロプロセッサは、従来のようなテーブル検索の処理を
行わずにすみ、一方のネットワークから正常に受信され
たメツセージを他方のネットワークに対し送信するだけ
の処理を行うことになる。

ここで、ＣＲＣ検査を簡単に説明しておくと、局アドレ
スのＣＲＣ検査は、ＣＲＣ−１６を使用した場合、判別
は６４０００通りであり、１６ビツト以上のアドレスの
場合は重複したＣＲＣ値を持つ場合がある。しかしネッ
トワークに存在する局が１０００局程度０ロ合、確率的
にＣＲＣ検査値が重複する局は下の第１式のように１０
００局中、７．８局となる。

１０００Ｃ２ＸＩ／６４０００＃７．８−・−・　第１
式さらに、物理的な局アドレスは、ｒＥＥＥ８０２．３
の形式に従えば第２図、第３図に示すように４８ビツト
あり、特にこの方式における製品においては、会社コー
ドと呼ばれる特定の３バイト分の値が割当てられている
ため、第４図に示すように物理的な局アドレスの中で個
別に意味を持つ範囲毎（会社コード、任意ビット、局ア
ドレス）にＣＲＣ検査を行い、それぞれのアドレス毎に
異なるビットを割当てることによって、重複度を減少さ
せることができる。

さらに、発信局を記憶するメモリをマイクロプロセッサ
からもアクセス可能にしビットを割り当て、任意のＣＲ
Ｃ検査結果をアドレスとした場合のビット読み出しにお
いて、無条件に受信させるようにこのビットを意味付け
れば、重複度が存在した場合においてこのビットを使用
することによりメツセージの廃棄を防ぐことができる。

〔作用〕

上記のような構成によれば、マイクロプロセッサの処理
のうち発着信局アドレスの記憶、検索、比較、判定等の
処理は一切無くなり、一方のネットワークから受信した
メツセージを他方のネットワークへ送信するだけの処理
となってネットワーク転送速度の低下を防ぐことができ
る。

〔実施例〕

以下に本発明の実施例を図面に基づいて説明する。

第１図ではイーサネットによるローカルエリアネットワ
ークにおける本発明の一実施例を示している。第１図は
セグメントｌに接続された局ＩＡ。

２Ａから構成された第１のネットワークと、セグメント
２に接続された局ＩＢ、２Ｂから構成された第２のネッ
トワークを、本発明による接続回路により相互接続した
場合のシステムブロック図を示している。各々のネット
ワークに接続されている局の個数は３個以上でもよい。

前記第１のネットワークは、エンコーダデコーダ１１と
接続されており、前記第２のネットワークは、エンコー
ダデコーダ１３と接続されている。さらにエンコーダデ
コーダ１１はバス１５を介しＬＡＮコントローラ１２゜
同期回路３１に接続され、エンコーダデコーダ１３はバ
ス１８を介しＬＡＮコントローラ１４．同期回路３４に
接続されている。エンコーダデコーダ１１および１３の
各々は例えば、インテル社製１８２５０１デバイスやア
ドバンストマイクロデバイス（以下ＡＭＤと称する）社
製篩７９９２Ｂデバイス等が使用でき、またＬＡＮコン
トローラ１２および１４の各々はインテル社製１８２５
８６デバイス等が使用できる。ＬＡＮコントローラ１２
はバス２１を介しメモリコントロール回路６２に接続さ
れ、バス６５を介してバッファメモリ６３をアクセスで
きるよう構成する。同様にＬＡＮコントローラ１４はバ
ス２２を介しメモリコントロール回路６２に接続され、
バス６５を介してバッファメモリ６３をアクセスできる
よう構成する。各ネットワーク間のメツセージ転送はＬ
ＡＮコントローラ１２および１４をマイクロプロセッサ
（以下ＭＰＵと称する）６１が制御して行う。例えば、
前記第１のネットワークからメソセージを受信する場合
、ＭＰＵ１６はライン２５を介してＬＡＮコントローラ
１２にチャネルアテンション信号を送り起動をかけ、Ｌ
ＡＮコントローラ１２がメツセージの受信を完了すると
、ＬＡＮコントローラ１２はライン２３を介してＭＰＵ
６１に割り込み信号を送るように接続される。ＬＡＮコ
ントローラ１２がメツセージを受信している間、メツセ
ージはバッファメモリ６３に送られる。同様に第２のネ
ットワークにメツセージを送信する場合は、ＭＰＵ６１
はライン２６を介してＬＡＮコントローラ１４にチャネ
ルアテンション信号を送り起動をかけ、ＬＡＮコントロ
ーラ１４がメツセージの送信を完了すると、ＬＡＮコン
トローラ１４はライン２４を介してＭＰＵ６１に割り込
み信号を送るように接続される。ＬＡＮコントローラ１
４がメツセージを送信している間、ＬＡＮコントローラ
１４は送信メツセージをバッファメモリ６３から転送す
る。

Ｃ３ＭＡ／ＣＤ方式を用いるイーサネットでは、メツセ
ージの転送時、に衝突検出信号１７および２０をセンス
しており、メツセージの送信中および受信中に衝突検出
信号１７および２０が有効になった場合、ＬＡＮコント
ローラ１２および１４はＭＰＵ６１に対し送信または受
信のエラーとして割り込み信号を送信し、メソセージの
送信または受信動作を中断する。

ここで同期回路３１はメツセージ受信中にメツセージの
中の発着信局アドレスに同期し発着信局アドレスをバス
３７を介してＣＲＣ演算回路３２に送る。

ＣＲＣ演算回路３２はバス３８を介してメモリコントロ
ール回路５１に接続されており、ＣＲＣ検査結果をメモ
リアドレスとして、メモリコントロール回路５１に対し
ルックアップメモリ５２のアクセス要求を送る。メモリ
コントロール回路５１はバス５５を介してルックアップ
メモリ５２の読み出しおよび書き込みを行う、ルックア
ップメモリ５２から読み出されたデータはバス５６を介
して判定回路３３に送られ、判定回路３３は判定結果と
して中断信号３９を送る。

中断信号３９は衝突検出信号１７と論理和がとられライ
ン４３を介してＬＡＮコントローラ１２に入力される。

同様に同期回路３４においても、ＣＲＣ演算回路３５．
メモリコントロール回路５３およびルックアップメモリ
５４がそれぞれバス４０バス４１およびバス５７を介し
て相互に接続され、ルックアンプメモリ５４の読み出し
データはバス５８を介し判定回路３６に送られ、判定回
路３６からの中断信号４２は衝突検出信号２０と論理和
がとられライン４４を介してＬＡＮコントローラ１４に
入力される。

次にシステムの総合的な動作を説明する。第１図のルッ
クアップメモリ５２および５４はＭＰＵ６１により初期
化されている。初期化の方法は第５図および第６図を用
いて後述説明を行う。

まず局ＩＡから局ＩＢに対しメソセージを送信する場合
を例に説明を行う。第４図において局ＩＡから送信され
たメツセージはトランシーバＴ１を経由してセグメント
１に送信され、さらにトランシーバＴ３を経由してエン
コーダデコーダ１１に入力される。エンコーダデコーダ
１１では符号化されたメソセージをデコードして第７図
に示すように受信クロック１３１・と受信データ１３２
に分離し、かつキャリア検出信号１６および衝突検出信
号１７をＬＡＮコントローラ１２に送る。ＬＡＮコント
ローラ１２はキャリア検出信号１６が有効になると受信
クロック１３１に同期して受信データ１３２を受信し、
前述の通りメツセージをバッファメモリ６３に転送する
。ＬＡＮコントローラ１２は受信動作中に衝突検出信号
１７が有効にならず、またメソセージの受信に対しエラ
ーの検出がない場合にＭ　Ｐ　Ｕ６１に対してライン２
３を介して割り込み信号を発生し正常受信であることを
通知する。ここで衝突検出信号１７が有効であったり、
メツセージ受信でエラーを発生した場合、ＬＡＮコント
ローラ１２はＭＰＵ６１に対しエラーを通知する。ＭＰ
Ｕ６１は正常受信の割り込みを受けた場合にはＬＡＮコ
ントローラ１４に対しチャネルアテンシッン信号をライ
ン２６を介して送り、ＬＡＮコントローラ１４を起動し
てバッファメモリ６３にバッファリングした局ＬＡのメ
ツセージをセグメント２に対して送信させる。

またＭ　Ｐ　Ｕ６１はエラーの割り込みを受けた場合に
は受信メツセージを廃棄してセグメント２へ送信は行わ
ない。

ここでエンコーダデコーダ１１からの受信クロック１３
１．受信データ１３２およびキャリア検出信号１６は第
７図に示すように同期回路３１に、またキャリア検出信
号１６は判定回路３３へ入力される。

同期回路３１ではキャリア検出信号１６が有効になると
受信クロック１３１に同期して受信データのサンプリン
グを行い、第２図に示す同期ビットを検出すると、ＣＲ
Ｃ演算回路３１に対し次に続く着信局アドレスからの演
算データ１３７．サンプリングクロック１３６および演
算イネーブル信号１３８を送る。ＣＲＣ演算回路３２で
は演算イネーブル信号１３８が有効になるとサンプリン
グクロック１３６に同期して演算データ１３７に対し所
定のビット長に対しＣＲＣ演算を行う。

その動作は、まず同期ビット以降の着信局アドレスの任
意のビット長に対してＣＲＣ演算を行い、その結果をア
ドレスとして、メモリコントロール回路５１にバス３８
を経由してメモリリクエスト信号を出力する。このメモ
リリクエスト信号は着信局アドレスの各々の任意のビッ
ト長に対しＣＲＣ演算を行った結果に対し個別に割り当
てられる。

そしてルックアップメモリ５２のデータビットはメモリ
コントロール回路５１によりメモリリクエスト信号と同
様に割り当てられる。メモリコントロール回路５１は着
信局アドレスのＣＲＣ演算結果に対する各々のメモリリ
クエスト信号に対しルックアンプメモリ５２から各々の
ビットを読み出し判定回路３３に入力する。判定回路３
３では上記ＣＲＣ演算結果に対して読み出した全ビット
がセットされている場合に中断信号３９をキャリア検出
信号１６が有効な期間出力する。中断信号３９はエンコ
ーダデコーダ１１からの衝突検出信号１７と論理和がと
られ、信号線４３からＬＡＮコントローラ１２に入力中
断信号１６が発生した場合は、ＬＡＮコントローラ１２
は衝突発生メツセージを判断しこのメツセージの受信を
エラーとしてＭＰＵ２１に割込みをかけることになる。

前記の場合はルックアップメモリ５２が初期化されてお
り、また発信局アドレスの記憶がされていないので中断
信号３０の発生はなく、正常受信としてＬＡＮコントロ
ーラ１２はＭＰＵ６１に対しライン２３を介して割り込
み信号を発生させる０ＭＰ　Ｕ６１は受信メソセージを
ＬＡＮコントローラ１４を使ってセグメント２に送信し
局ＩＢへのメツセージ送信を完了する。同期回路３１は
着信局アドレスの次の発信局アドレスをＣＲＣ演算回路
３２に送出する。ＣＲＣ演算回路３２は着信局アドレス
の場合と同様に任意のビット長に対しＣＲＣ演算を行い
メモリコントロール回路５１にメモリリクエスト信号を
出力する。メモリコントロール回路５１は、発信局アド
レスの場合にはＣＲＣ演算結果をアドレスとして、ＣＲ
Ｃ演算を行った任意のビット長の各々に対応するビット
をルックアップメモリ５２にセントする。これによりセ
グメントｌに属する発信局ＩＡは、ルックアップメモリ
５２に記憶される０次に局２Ａから局ＩＡに対しメツセ
ージを送出した場合を例にとる。この場合は、着信局Ｉ
Ａの局アドレスのＣＲＣ演算結果に対応するビットは、
ルックアップメモリ５２に、ＩＡが発信局であった時に
セットされ・ており、着信局をＩＡとした場合、ルック
アップメモリ５２から読み出されるビットはすべてセン
トされている。従って判定回路３３は中断信号３９を有
効にするため、ＬＡＮコントローラ１２に対し、衝突検
出信号４３が有効になる。

それによりＬＡＮコントローラ１２はこの受信メンセー
ジをエラーとして、ライン２３を介してＭＰＵ６１用− メツセージをセグメント２に送信することは行わない。

以上の回路はセグメント１，２に対し備えており、セグ
メント２の局からメツセージを受信した場合も同様にセ
グメント２に属する局ＩＢ。

２Ｂの局アドレスがルックアップメモリ５４に記憶され
てゆく。このようにして本装置ではメツセージの受信を
繰り返すたびに各セグメントに属する発信局アドレスを
記憶し、着信局アドレスからセグメント間のメツセージ
転送を制御する。さらに２つのセグメント存在する局の
ＣＲＣ検査結果が重複する場合は、ＭＰＵ６１用にルッ
クアップメモリにビットを割り当てておき、いずれかの
ＣＲＣ検査結果をアドレスとした場合のビット読み出し
においてこのビットを読み出し、これを中断信号３９お
よび４２のマスクビットとして利用する。すなわちこの
ビットがセットされている場合は、中断信号３９および
４２の発生を無効にし、無条件にセグメント間で転送を
行わせる。

次に第５図、第６図を用いてセグメント１からのメツセ
ージ受信におけるルックアンプメモリの制御を説明する
。第４図に示すように会社コード、任意ビット、局アド
レスの各々にＣＲＣ検査を行った場合を例にとる。第５
図に示すとおりＣＲＣ演算回路３２で行われたＣＲＣ検
査の結果はＣＲＣデータバス１１０に出力され、ＣＲＣ
デークランチ信号１１１によりアドレスラッチ７２にラ
ンチされる。さらにＣＲＣ検査結果がランチされる毎に
セレクタ７１に対しリクエスト１〜３信号１０１〜１０
３が出力される。ここでリクエスト１〜３信号１０１〜
１０３は各々会社コード、任意ビット、局アドレスの各
々のＣＲＣ検査結果に対応させる。

またセレクタ７１からは前記リクエスト１〜３信号１０
１〜１０３に対応してセレクト１〜３信号１０６〜１０
８が出力される。さらにセレクタ７１にはＭＰＵ６１か
らのリクエスト４信号１０４が出力される。ルックアッ
プメモリ５２のアドレスとしてセレクタ７１はＣＲＣ演
算回路３２からのリクエストの場合にはゲート信号１１
２を有効にしルックアンプメモリ５２のアドレスバス１
１５にアドレスラフチア２のラッチデータを出力し、Ｍ
ＰＵ６１からのリクエストの場合には、ゲート信号１１
３を有効にしてアドレスラッチ７３のラッチデータを出
力する。

ルックアップメモリ５２の初期化はＭ　Ｐ　Ｕ６１によ
り行う。初期化データはＭ　Ｐ　Ｕ６１により、第６図
のデータラッチ７５に書き込んでおく。初期化データが
ルックアップメモリ５２の全エリアに対し同一であれば
、データラッチ７５に対し一度の書き込みを行い、特定
のアドレスにより異なる場合は、そのアドレスによるリ
クエスト４信号１０４を発生する前にデータラッチ７５
の内容を書き換えてお（。

ＭＰＵ６１がルックアップメモリ５２の任意のアドレス
を出力すると、このアドレスはアドレスラッチ７３にラ
ッチされ、またアドレスデコーダ７４からセレクタ７１
に対しリクエスト４信号１０４が発生される。セレクタ
７１はゲート信号１１３を有効にしルックアンプメモリ
５２にアドレスを与え、さらに第６図に示すメモリコン
トローラ８０に対しセレクト４信号１０９を出力する。

ルックアップメモリ５２のメモリサイクルは読み出しサ
イクルと書き込みサイクルを１つのリクエストに対する
サイクルとして構成する。すなわち与えられたアドレス
に対しルックアップメモリ５２の内容を読み出してルッ
クアップメモリのデータバス１１６に出力しリードデー
クラッチ信号１２５の出力でデータラッチ７６にラッチ
し、次の書き込みサイクルでデータラッチ７５の内容を
ルックアップメモリ５２に書き込む。ここでゲート７７
およびゲート７８のイネーブルＩＡ〜４Ａ信号１１７〜
１２０イネーブルＩＢ〜４Ｂ信号１２１〜１２４を制御
することによりルックアンプメモリ５２の各ビットの書
き込みデータの制御を行う。前記ＭＰＵ６１からのリク
エストの場合は書き込みサイ゛クルにおいてゲート７８
のイネーブルＩＢ〜４Ｂ信号１２１〜１２４は全て無効
にしゲート７７のイネーブルＩＡ〜４Ａ信号１１７〜１
２０を全て有効にすることによって全ビットにデータラ
ッチ７５の内容を書き込んでルックア・７プメモリ５２
の初期化を行う、この時、２つのセグメント間に重複す
るＣＲＣ検査値をもつ局アドレスがありその値が判明し
ていればＭ　Ｐ　Ｕ６１に割り当てられたビットをセン
トしておく、セグメントｌからメツセージを受信すると
、着信局アドレスの会社コードからＣＲＣ演算が行われ
その結果はアドレスラッチ７２にラッチされると共に、
リクエスト１信号１０１がセレクタ７１に入力される。

セレクタ７１はゲート信号１１２を有効にしてアドレス
をアドレスバス１１５に出力させ、同時にセレクト１信
号１０６を有効にする。メモリコントローラ８０はルッ
クアップメモリの内容を読み出しデータバス１１６に出
力しデータラッチ７６にラッチする。同時に会社コード
に割り当てられたビットをデータラッチ７９にもラッチ
する。前記の場合衣の書き込みサイクルではイネーブル
ＩＢ〜４Ｂ信号を有効にし全ビットは、データランチ７
６にラッチされた読み出しデータの内容を書き込み、ル
ックアップメモリ５２の内容を変化させない。同様に任
意ビット、局アドレスのビットを読み出し、対応するビ
ットの内容を各々データラッチ７９にラッチする。Ｍ　
Ｐ　Ｕ６１による中断信号３９のマスクビットは、局ア
ドレスのＣＲＣ検査結果をアドレスとした場合にデータ
ラッチ７９にラッチさせておく。

これらのラッチデータはバス５６を経由して判定回路３
３に入力される。全ビット確定したところで判定回路３
３はＭ　Ｐ　Ｕ６１に割り当てられた中断信号３９のマ
スクビット以外のビットが全てセットされている場合に
は中断信号３９を有効にしてこの受信メツセージを衝突
発生が起こったメツセージにして、ＬＡＮコントローラ
１２によるメツセージの受信を不成功にさせる。

次にＣＲＣ演算回路３２が発信局アドレスのＣＲＣ演算
を開始すると、ＣＲＣ演算回路３２は切換信号１０５を
有効にしＣＲＣ検査が着信局から発信局に切り換わった
ことを後段の回路に通知する。

着信局アドレスの場合と同様にＣＲＣ演算回路３２は会
社コードから順にセレクタ７１に対しリクエスト１〜３
信号を発生し、これに対応してセレクタ７１はメモリコ
ントローラ８０に対しセレクト１〜３信号を発生する。

発信局アドレスの場合はルックアップメモリの書き込み
サイクルが着信局の場合と異なる。すなわち、各リクエ
スト信号に対して対応するビットについてデータラッチ
７５の内容を書き込み、それ以外のビットについてはデ
ータラッチ７６の内容を書き込んで、ルックアップメモ
リ５２のビットの内容を保持する。

会社コードによるセレクトｌ信号１０６が有効の場合、
書き込みサイクルにおいてはゲート７７に対してイネー
ブルＩＡ信号１１７のみを有効にしゲート７８に対して
はイネーブル２Ｂ〜４Ｂ信号１２２〜１２４を有効にし
て会社コードに対応したＤｏビットのみのセントを行う
。同様に他のリクエストに対しても割り当てビットのみ
のセットを行うことによりルックアップメモリ５２への
セグメント１に属する発信局アドレスの記憶を行う。

ここで発信局アドレスの場合は切換信号１０５を有効に
することによりデータラッチ７９によるルックアップメ
モリ５２の読み出しサイクル時のビットのランチは行わ
れない。

〔発明の効果〕

以上の説明したとおり、本発明によればメツセージの受
信を行う毎に受信側セグメントに属する発信局アドレス
をＣＲＣ検査結果に変換した情報としてメモリに記憶さ
せることにより、受信メツセージの着信局アドレスを受
信するとほぼ同時にこのメツセージの受信の廃棄の判定
を行うことができ、さらに、従来マイクロプロセッサが
処理していた発信局アドレスの記憶、着信局アドレスの
検索、比較、判定といった一連の処理を一切なくすこと
ができるので、２つのネットワークを相互接続する場合
のマイクロプロセッサの処理は単に一方のセグメントか
ら他のセグメントへの受信メソセージの再送という動作
に単純化されて、ネットワーク相互接続の転送速度の向
上を達成することができる。これは、マイクロプロセッ
サの処理速度に対しネットワークの物理的な転送速度が
格段に高速化された場合等に特に有効に機能する。

【図面の簡単な説明】

第１図は本発明のシステムブロック図、第２図はＩＥＥ
Ｅ８０２．８におけるメツセージ形式を示した図、第３
図はメツセージ内の局アドレスの形式を示した図、第４
図は任意データ長のＣＲＣ検査結果をアドレスとしてル
ックアンプメモリのビットに対応付けを行った図、第５
図および第６図はルックアップメモリのメモリコントロ
ール回路のブロック図、第７図は各モジュール間の接続
図である。 １１・・・・エンコーダデコーダ １２・・・・ＬＡＮコントローラ ３１、３４・・同期回路 ３２、３５・・ＣＲＣ演算回路 ３３、３６・・判定回路 ５１、５２・・メモリコントロール回路６１・・・・マ
イクロプロセッサ ６３・・・・バッツァメモリ 以上 出願人　セイコー電子工業株式会社 木発哨のシステム子口・ノアｒ２ 第１図 第２図 会λ土フード　　　任意、ビ９ト メ−）ｔ−ゾ内の局Ｙド［スの形式５示しに間第３図 ル・／７了ツ７メｔりの〆干すコントローノし回路）゛
ロ１．，７図各モソｔ−ル間／ｌ挿絖図 弔７図

Claims (1)

【特許請求の範囲】
1. 複数の局を有する２つのローカルエリアネットワークを
   相互接続するための接続回路であって、各局は発信局ア
   ドレスと着信局アドレスを含むメッセージを送信するよ
   うになされており、メッセージの送受信を行う回路手段
   と、発着信局アドレスの巡回符号検査（以下ＣＲＣ検査
   と呼ぶ）を行う回路手段と、前記ＣＲＣ検査結果をアド
   レスとしてビットの書き込み、読み出しを行うメモリ手
   段とを有し、前記発着信局アドレスのＣＲＣ検査を行う
   回路手段は、発着信局の任意のビット長に対しＣＲＣ検
   査を複数回行うことができるように構成され、前記発着
   信局アドレスのＣＲＣ結果をアドレスとしてビットの書
   き込み、読み出しを行うメモリ手段は、任意長の発着信
   局アドレスのＣＲＣ検査により複数回算出された結果を
   アドレスとした際に、各々異なるビットの割当てを行う
   ように構成されることを特徴としており、前記メモリか
   ら読み出したビット情報からメッセージの受信を中断さ
   せる回路手段と、受信メッセージのバッファリングを行
   うメモリ手段と、マイクロプロセッサ手段とを組み合わ
   せて含み、前記ＣＲＣ検査結果をアドレスとしてビット
   書き込み、読み出しを行うメモリは、マイクロプロセッ
   サ手段より任意アドレスを与えてビットの書き込みが行
   えるようになされておりさらに、前記メモリは発信局ア
   ドレスのＣＲＣ検査結果をアドレスとした場合にビット
   書き込みを行い、着信局アドレスのＣＲＣ検査結果をア
   ドレスとした場合にビット読み出しを行うようになされ
   ており、前記ビット読み出しを行った結果によりメッセ
   ージの受信動作を中断させるようになされたネットワー
   ク相互接続回路。