JPH104410A - 通信制御システム - Google Patents

Abstract

(57)【要約】 【課題】 多重系伝送路のネットワークシステムにおい
て、各ステーションの共通メモリ内の送信データに変化
があった場合だけデータ全系伝送路に送信することによ
り、伝送路の通信効率向上、データの信頼性向上をはか
り、かつまた計算機の処理の高速化を目的とする。 【解決手段】 各ステーションは計算機２と通信制御装
置３により構成される。計算機側処理装置５に隣接して
共通メモリ１９を置き、通信制御装置３で共通メモリ内
の送信データの変化を検出する。通信制御装置３は、計
算機２とインタフェース部７で接続され、共通メモリ１
９内の送信データの変化を検出すると、そのデータを送
信フレームとして通信コントローラ１５−１、１５−２
からＡ系ならびにＢ系伝送路４−１、４−２に同一デー
タ、同一タイミングで送信する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、多重伝送路による
ローカルエリアネットワークで同報通信をするシステム
に係り、特に通信効率向上ならびに信頼性向上に好適な
通信制御システムに関する。

【０００２】

【従来の技術】従来の同報通信方式の通信制御装置は、
特開平７−１４３１４８号公報に記載のように通信制御
装置内に共通メモリが存在し、計算機からの共通メモリ
アクセスで、共通メモリへの書き込みデータが前回に書
き込んだデータと異なった場合に、各ステーションに同
報通信を行うものとなっていた。また共通メモリは、計
算機内の処理装置、通信制御装置内のプロセッサ、デー
タ変化検出回路の３ポートよりアクセスされる方式であ
った。

【０００３】図１０から図１１により従来の技術を説明
する。

【０００４】図１０は、ネットワークシステムの構成図
を示す。各ステーション１−１〜１−３と伝送路４によ
りバス形ネットワークシステムを構成する。各ステーシ
ョンは、図１１に示すように計算機２と通信制御装置３
とからなり、通信制御装置３は、計算機２とのインタフ
ェース部７、共通メモリ８、共通メモリ８のデータ変化
を検出するデータ変化検出回路９、ＤＭＡコントローラ
１０、通信データ格納用送受信バッファ１１、通信制御
装置３の動作用ＲＡＭ１２、マイクロプロセッサ１３、
マイクロプログラム用ＲＯＭ１４、通信コントローラ１
５により構成され、計算機２は処理装置５と処理装置５
のプログラム格納用メモリ６により構成される。

【０００５】図１１によりステーション１−１から他の
各ステーション１−２〜１−３にデータを送信する場
合、計算機２は通信制御装置３の共通メモリ８にデータ
を書き込む。

【０００６】このとき、データ変化検出回路９は共通メ
モリ８のデータをデータ変化検出回路９内に取り込み、
計算機が書き込む前の共通メモリ８のデータを記憶して
いる内部のデータと、今回書き込まれたデータを、共通
メモリ８の全エリアに対して比較する。

【０００７】比較されたデータに変化があった場合、送
信データでは、ＭＰＵ１３に対し送信起動信号を出力
し、データを一伝送路より一回送信する。したがって、
共通メモリのデータ変化により、変化したデータを伝送
路に一回のみ送信されることで伝送効率が向上する。

【０００８】これにより共通メモリの変化データは、早
く送信できる。

【０００９】

【発明が解決しようとする課題】上記従来技術は、共通
メモリのデータ変化を隣接するデータ変化検出回路が共
通メモリと同じデータを記憶し、このデータと共通メモ
リのデータを常時比較する方法で変化検出を行ってい
た。しかし、この方法では、通信制御装置内の共通メモ
リ容量に限界があるうえ、通信制御システムの二重化時
には、計算機からの共通メモリアクセスを各々の通信制
御装置に行うために、各々の通信制御装置内部の共通メ
モリデータの一致化に時間がかかるうえに計算機の負荷
が重荷になり処理速度が低下することがあった。

【００１０】また、伝送路にデータを送信しても、一伝
送路では伝送路の異常、例えばノイズによりデータ化け
等、データが受信できない場合には一時的にデータの取
こぼしで共通メモリのデータが更新されない場合があっ
た。

【００１１】本発明の目的は、共通メモリの容量を増加
し、ならびに計算機の処理を高速化させ、共通メモリ内
データの信頼性を向上させるシステムの提供にある。

【００１２】

【課題を解決するための手段】上記の目的は、計算機側
のメモリに共通メモリを置くことで達成できる。これに
より共通メモリの容量を増加させ、共通メモリの変化デ
ータを通信制御装置内で検出させ、計算機のメモリを共
通メモリで使用するために処理時間が低減する。また、
共通メモリの送信データに変化があった場合のみ優先的
に送信させることで変化データを早く送信でき、伝送路
を多重化することで通信データの欠落等が無くなるた
め、すなわち、伝送路を多重化し全伝送路に同一データ
を送信することで、一伝送路の故障やフレームの破壊等
が発生しても、通信データの取こぼしが無くなる為に信
頼性が向上できる。

【００１３】

【発明の実施の形態】以下、本発明の実施の形態を図に
より説明する。

【００１４】図２は本発明の一実施形態のネットワーク
システム構成図を示す。各ステーション１−１〜１−３
は、二重系伝送路（Ａ系伝送路４−１、Ｂ系伝送路４−
２）にて接続される。各ステーション１−１〜１−３の
内部構成は、計算機２−１〜２−３と、通信制御装置３
−１〜３−３、及びＰＩＯ３２−１〜３２−３により構
成される。

【００１５】送信したいＩ／ＯデータはＰＩＯ３２−１
〜３２−３からシステムバスを通して内部の共通メモリ
に書き込まれる。データは、例えばプラントの制御にお
いて、リレーのオン／オフや機器の起動／停止等の指令
や動作状態を表わす制御用Ｉ／Ｏデータを伝送する必要
がある。このときデータを書き込む共通メモリは計算機
２−１〜２−３内にあり、共通メモリに書き込まれたデ
ータは通信制御装置３−１〜３−３により書き込みデー
タの変化が検出されたとき、その変化したデータが伝送
路４−１〜４−２を通じて送信される。

【００１６】図１は本発明のステーション内部の通信制
御システムの構成図を示し、ステーション１は計算機２
と通信制御装置３により構成される。計算機２は、処理
装置５と計算機メモリ６と計算機メモリ６にある共通メ
モリ１９とにより構成される。通信制御装置３は、計算
機２とのインターフェース部７、通信を制御するマイク
ロプロセッサ１３、マイクロプロセッサ１３のＲＡＭ１
２、ＲＯＭ１４、通信を行う通信コントローラ１５−１
〜１５−２、共通メモリの送信データの変化検出ＤＭＡ
コントローラ１６、送信データを格納する送信バッファ
１７、通信コントローラ１５−１〜１５−２が受信した
受信データを格納する受信バッファ１８により構成され
る。

【００１７】上記ハード構成の通信動作を説明する。図
３は送信動作フローを示す。

【００１８】送信動作は、通信制御装置３のマイクロプ
ロセッサ（ＭＰＵ）１３より周期的に送信動作開始要求
があり、要求がくると変化検出ＤＭＡコントローラ１６
は、共通メモリ１９の送信データを送信バッファ１７に
転送開始する。そして、送信バッファ１７にデータを書
き込む時、書き込みデータと前回送信バッファに書き込
まれているデータとの間にデータ変化があるか否かを検
出する。

【００１９】図６に、本発明の変化検出ＤＭＡコントロ
ーラ内部構成図を示す。変化検出ＤＭＡコントローラ１
６は、送信データを一時的に格納する送信データフリッ
プ／フロップ２２、メモリのリード動作、ライト動作を
制御するメモリコントローラ２３、メモリのアドレスを
制御するアドレス変換コントローラ２４、データ転送語
数を管理するデータ数カウンタ２５、メモリに書き込む
データの変化部分をチェックするデータ変化検出回路２
６、変化検出回路２６からの出力にて送信動作を開始さ
せる送信起動回路２７により構成される。

【００２０】このＤＭＡ転送動作のタイミングは、図９
のＤＭＡ動作タイミング図に示す。ＤＭＡ動作は、１デ
ータ転送サイクル単位に行い、共通メモリ・リード動
作、データ比較、送信バッファデータライトの順に行
う。そして、ＤＭＡの転送語数のサイクル回数行い、転
送終了でデータ変化があると、送信起動信号を出力しデ
ータの送信を行う。

【００２１】データ変化検出においては、図７に本発明
の変化検出部の構成図を示す。書き込み先のデータを一
時保管するメモリデータフリップ／フロップ２８、新規
に書き込むデータを一時保管する書き込みデータフリッ
プ／フロップ２９、前記各データの異なる部分を比較す
るコンペア回路３０、比較した結果データの食い違いを
検出保管する変化検出フリップ／フロップ３１より構成
される。

【００２２】このハード構成のデータ変化検出を、図８
のメモリアクセスタイミング図により説明する。

【００２３】データ変化有り動作時は、送信データを共
通メモリよりリードし、前回送信バッファにライトした
データとのコンペアを行う。データの食い違いを検出す
ると、変化検出Ｆ／Ｆ３１をセットする。

【００２４】また、データ変化無し動作時は、送信デー
タを共通メモリよりリードし、前回送信バッファにライ
トしたデータとのコンペアを行う、データの食い違いが
無いと、送信バッファにデータをライトせず、変化検出
Ｆ／Ｆ３１もセットしない。

【００２５】上記、変化検出Ｆ／Ｆ３１の信号とデータ
転送終了により送信起動回路２７から通信コントローラ
１５−１〜１５−２の送信起動を行う。送信起動時は、
全系伝送路に送信データを送信する。

【００２６】図５の通信動作タイミング図に、例として
２重系伝送路における送信状態のタイミングを示す。送
信データが送信バッファに入った後に送信要求が両系通
信コントローラ１５−１〜１５−２に入り、送信動作が
起動するとＡ系ならびにＢ系伝送路に送信フレーム２０
を送信する。このとき、送信フレーム２０−１と送信フ
レーム２０−２のデータは同一であり送信タイミングも
同じである。また、次の送信データにおいても送信フレ
ーム２０−３ならびに送信フレーム２０−４も前記によ
り同一データ、同一時刻で送信となる。

【００２７】なお、共通メモリ１９のデータの変化の検
出は、変化検出ＤＭＡコントローラ１６に限らず、通信
制御装置内のマイクロプロセッサ（ＭＰＵ）１３が代替
することもできる。

【００２８】図４は本発明の受信動作フローを示す。

【００２９】受信動作は、各伝送路にて受信したデータ
を各々受信バッファ１８に格納する。通信制御装置３の
ＭＰＵ１３は、受信したデータを検索し、正常受信フレ
ームからの正常受信データで同じ受信データの場合には
後から受信したデータを廃棄する。ただし同一時刻の同
一データの場合には、Ａ系伝送路のデータを使用する。

【００３０】図５の通信動作タイミング図に、例として
２重系伝送路における送信状態のタイミングを示す。Ａ
系ならびにＢ系伝送路において受信データが入った受信
フレーム２１を受信する。このとき、受信フレーム２１
−１と受信フレーム２１−２のデータは同一であり受信
タイミングも同じである場合には、Ａ系伝送路の受信フ
レーム２１−１の受信データを使用する。

【００３１】またＢ系伝送路側の受信フレーム２１−４
ならびにＡ系伝送路受信フレーム２１−３が順番に受信
された場合には、先に受信されたＢ系伝送路からの受信
フレーム２１−４の受信データを使用する。

【００３２】また、Ｂ系伝送路からの受信フレーム２１
−６が早く受信されても受信フレーム２１−６が異常な
受信フレームの場合には、遅れて受信した正常な受信フ
レーム２１−５を使用する。

【００３３】受信した受信フレーム２１のデータは、送
り先の受信データに変化がある場合のため、変化検出Ｄ
ＭＡコントローラ１６より無条件で共通メモリにデータ
転送され受信動作を終了する。

【００３４】上記のような通信動作により共通メモリ内
の送信データに変化があった場合だけデータを全系伝送
路に送信するために伝送路の通信効率向上、ならびに共
通メモリデータの信頼性向上がはかれる。また共通メモ
リは計算機側に置く為に計算機処理の高速化がはかれ
る。

【００３５】

【発明の効果】本発明によれば、計算機側に共通メモリ
を置く為に計算機処理の高速化ならびに共通メモリの増
加ができ、共通メモリの送信データ部分のデータに変化
があった場合のみ送信させることで変化データを早く他
ステーションの共通メモリに送信でき応答性を高速化で
きる。また、伝送路を多重化しその多重化全伝送路に同
一データを送信することで、一箇所の通信データに欠落
等があってもデータの取こぼしが無いため信頼性が向上
出来る効果がある。

【図面の簡単な説明】

【図１】本発明のステーション内部構成図。

【図２】本発明のネットワークシステム構成図。

【図３】本発明の送信動作フロー図。

【図４】本発明の受信動作フロー図。

【図５】本発明の通信動作タイミング図。

【図６】本発明の変化検出ＤＭＡコントローラ内部構成
図。

【図７】本発明の変化検出部の構成図。

【図８】本発明のメモリアクセスタイミング図。

【図９】本発明のＤＭＡ動作タイミング図。

【図１０】従来のネットワークシステム構成図。

【図１１】従来のステーション内部構成図。

【符号の説明】

１…ステーション、２…計算機、３…通信制御装置、４
−１，４−２…伝送路、５…処理装置、６…計算機メモ
リ、７…インターフェース部、１１…送受信バッファ、
１２…ＲＡＭ、１３…マイクロプロセッサ、１４…ＲＯ
Ｍ、１５−１，１５−２…通信コントローラ、１６…変
化検出ＤＭＡコントローラ、１７…送信バッファ、１８
…受信バッファ、１９…計算機メモリ内共通メモリ、２
２…送信データフリップ／フロップ、２３…メモリコン
トローラ、２４…アドレス変換コントローラ、２５…デ
ータ数カウンタ、２６…データ変化検出回路、２７…送
信起動回路、２８…メモリデータフリップ／フロップ、
２９…書き込みデータフリップ／フロップ、３０…コン
ペア回路、３１…変化検出フリップ／フロップ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 冨沢 宏 茨城県日立市大みか町五丁目２番１号 株 式会社日立製作所大みか工場内

Claims (6)

【特許請求の範囲】
1. 【請求項１】 多重系伝送路のローカルエリアネットワ
   ークで同報通信をする通信制御システムにおいて、各ス
   テーションに、共通メモリを処理装置に隣接設置した計
   算機と、計算機側の共通メモリのデータの変化を検出
   し、データの変化が検出されたときに、その変化したデ
   ータを送信フレームとして多重化全伝送路に送信する通
   信制御装置とを備えたことを特徴とする通信制御システ
   ム。
2. 【請求項２】 上記通信制御装置は、上記共通メモリの
   データ変化を通信制御装置内のダイレクト・メモリ・ア
   クセス（ＤＭＡ）装置で検出するものであることを特徴
   とする請求項１記載の通信制御システム。
3. 【請求項３】 上記ＤＭＡ装置は、上記共通メモリから
   送信バッファに転送する送信データと送信バッファに書
   き込まれている前回のデータとを比較して変化があると
   き送信動作信号を通信コントローラに出力するものであ
   ることを特徴とする請求項２記載の通信制御システム。
4. 【請求項４】 上記通信制御装置は、上記共通メモリの
   データ変化を通信制御装置内のマイクロ・プロセッサ
   （ＭＰＵ）装置で検出するものであることを特徴とする
   請求項１記載の通信制御システム。
5. 【請求項５】 上記通信制御装置は、変化したデータを
   送信するとき、データフレームの送信回数を指定できる
   ものであることを特徴とする請求項１記載の通信制御シ
   ステム。
6. 【請求項６】 上記通信制御装置は、データフレームを
   受信したとき、同一データの場合に早く受信した方のデ
   ータを取り込み遅く受信したデータを廃棄する受信動作
   をするものであることを特徴とする請求項１記載の通信
   制御システム。