JPS61175842A

JPS61175842A - 高速の直列バス構造およびデ−タ転送方法

Info

Publication number: JPS61175842A
Application number: JP1272285A
Authority: JP
Inventors: ステイーブン・ジエームズ・パツカー; ナージヤラ・バースカー; ピーター・ダルトン・マクウイリアムズ; シーン・テイモシイ・マーフイ
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 1985-01-28
Filing date: 1985-01-28
Publication date: 1986-08-07

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔利用分野〕本発明は、ソースと複数の受信データ処理装置の間でデ
ータを転送する装置および方法に関するものであり、更
に詳しくいえば、多重バス構造を用いてソースと複数の
データ処理装置および複数の周辺装置の間でバスに沿っ
てデータを転送することに関するものである。

〔従来技術〕

コンピュータの分野においては、喪とえばコンピュータ
のような複数のデータ処理装置と、複数のプリンタと、
複数のメモリなど・との間で、システムバスすなわちデ
ータバスを介してデータと指令を転送することは、全く
一般的なことである。

データ処理装置は、メモリのアドレスに格納されている
命令を実行するプロセッサを通常含んでいる。処理され
るデータは、データ処理装置を他のデジタルハードウェ
アを相互に接続するバスを介して、入力装置／出力装置
によりシステムとの間で転送される。バスに結合されて
いるデータ処理装置の間のデータ転送の速度に対する共
通の制約は、データ処理装置の間で実際にデータの交換
が行なわれる前の指定された時間内に、所定の事象系列
が起ることを必要とするプロトコルすなわち「ハンドシ
ェーキング」制約である。

データ処理装置と、たとえば記憶装置と第２のプロセッ
サおよびディスクドライブなどのような周辺装置との間
で、データのやシと夛を行なうために種々の方法が考え
られている。そのうちの１つでは、処理装置の記憶装置
と周辺装置の間で大量の情報を動かせるようにする直接
メモリ転送を利用する。しかし、従来の直接メモリ転送
の欠点の１つは、直接メモリ転送ごとに何らかのプロセ
ッサの活動が必要なことである。転送をスタートおよび
ストップさせる各種の命令その他の信号が必要とされ、
しかもそれらの信号の発生には処理装置への割込みを必
要とする。複数のプロセッサを利用するデータ処理装置
においては、第１のプロセッサのメモリと第２のプロセ
ッサのメモリとの間における直接メモリ転送には、あい
まいさを避けるために、複雑なシステムプロトコルとア
ドレッシングとを必要とする。たとえば、第１のプロセ
ッサＡのローカルリソースメモリと第２のプロセッサＢ
のローカルリソースメモリの間の共通バスに沿うデータ
の転送には、第２のメモリをアクセスして、バスに沿う
第２のプロセッサの転送を開始させるために、第２のプ
ロセッサの機能への割込みを必要とするのが普通である
。また、第１のプロセッサのメモリと第２のプロセッサ
のメモリとの間のメモリアドレスの何らかの重なシ合い
のために、同じ番号をつけられている場所における各メ
モリの内容に何らあいまいさがないようにするには、デ
ータ転送プロトコルが複雑になる。

Ｌ７たがって、多数のプロセッサを有するデータ処理装
置においては、データ転送の効率を最高にするためには
、システムリソースの適切な割当ておよびアクセスが重
要であることは明らかである。

〔概要〕

本発明は、多数のプロセッサの間のデータおよびメツセ
ージの転送を最適にするために、かつ、システムリソー
スを各バスに結合の全ての装置へ秩序正しく割当てるた
めＫ、多重バス構造を含むデータ処理装置アーキテクチ
ャを提供するものである。本発明のバス構造は、汎用並
列バスと、通信プロトコル訃よびデータ転送プロトコル
を定めるシステムイシター７エイスを介して相互に接続
される特殊バスとを有する。

複数のデータ処理装置の間でデータを転送するための多
重バスシステム・アーキテクチャおよび改良したデータ
転送方法が、本発明により開示される。本発明のバス構
造は、実際のデータ転送に先立って最少の「ハンドシェ
イク」を用いてデータおよびメツセージの変換を高速度
で行なえるようにするために、データ処理装置と周辺装
置（それらをま２めて［エージェント（ａｇｅｎｔ）Ｊ
と呼ぶことにする）を相互に接続する並列バスと直列バ
スを含む。直列バスプロトコルおよヒ並列バスプロトコ
ルは、各通信エージェントに結合されているメツセージ
制御器により制御される。並列バスを介して行なわれる
データトラフィックに大きい影響を与えることなしに、
ローカルメモリと第２の処理リソースをアクセスできる
ように、ローカルバスがシステム内の処理エージェント
に結合される。あるエージェントのローカルバスに結合
されているリソースに対する他のバスエージェントから
の直接アクセスも、メツセージ制御器により制御される
。

ある要求バスエージェントが並列バスに沿うデータ交換
を開始することを希望したとすると、その要求バスエー
ジェントは、バス要求（ＢＲＥＱ）信号を表明し、それ
の独特のエージェント仲裁番号に対応するデジタルコー
ドを全てのシステムエージェントに結合されているＩ、
Ｄ、（識別）バスへ送る。バス要求エージェントの仲裁
番号が所定の最高優先度を有するのであれば、バス要求
エージェントは並列バスを使用できる。それから要求エ
ージェントはそれ自身のアドレスとともに応答エージェ
ントのアドレスをアドレス／データバス上に表明すると
同時に、応答エージェントへの指令を指令バス上に表明
する。データ交換を継続する用意ができた時に、要求エ
ージェントは要求エージェントレディ（ＲＥＱ　　ＲＤ
Ｙ）信号を表明する。

同様に、応答エージェントがデータ転送を続行する用意
ができた時に、応答エージェントは応答エージェントレ
ディ（ＲＥＰＬＹ　ＲＤＹ）信号を表明する。両方のレ
ディ信号が表明された時のみ、アドレス／データバス上
のデータが受画であると考えられる。ＲＥＱ　ＲＤＹ　
　９号と関連してサイクルの終ｐ　（ＩＯＣ）信号を表
明する要求エージェントにより、データ転送動作が終ら
される。

本発明の直列バスを用いて、メツセージを別のエージェ
ントへ送ることを希望しているバスエージェントが、デ
ータメツセージを包み、直列バスが使用されていないこ
とを確認してから、そのデータメツセージを送る。メツ
セージを受けた応答エージェントは、その直列メツセー
ジに続くフレーム間期間中に確認応答（ＡＣＫ）信号を
送る。そのバスに沿う要求が衝突することが検出される
と、直列バスエージェントが衝突再送仲裁サイクルを開
始する。その衝突再送仲裁サイクルにおいて直列バスの
使用権が適当なやシ方で割付けられる。

本発明のローカルバスは、あるエージェントの一第１の
プロセッサのために、ローカルメモリと処理リソースへ
の、高速、広帯域幅の並列バスを与える。データは、第
１の（またはｊｇ２の）プロセッサとローカルメモリリ
ソースの間で、ローカルバスプロトコルに従って転送さ
れる。ローカルバス上の全ての事象は、第１のプロセッ
サの内部クロックサイクルに合わせてクロックされる。

応答エージェントが、求められているデータ動作（たと
えば読出し動作まなは書込み動作）をバスクロックによ
り定められる速度で実行することができないものとする
と、その応答エージェントは、ローカルバスの状態と情
報内容とを次のクロックサイクルの間不変のまま保つこ
とを要求する待期信号を表明する。待期信号を使用する
ことにより、待期信号が表明されている間に遅延を導入
するととくよって、応答エージェントが第１のプロセッ
サよシも遅い速度で動作できるようにする。

〔実施例〕

以下、図面を参照して本発明の詳細な説明する。

以下Ｋ、複数のデータ処理装置の間でデータを転送する
ための多重バスシステム・アーキテクチャおよび改良し
たデータ転送方法について説明する。以下の説明におい
ては、本発明を完全に理解できるように、特定の数、特
定のバイト、特定のレジスタ、特定のアドレス、特定の
時間、特定の信号等について述べるが、本発明がそれら
の特定の具体例に拘束されずに実施できることは、当業
者には明らかであろう。また、本発明を不必要に不明確
にしないために、周知の回路や装置はブロック図で示す
ことにする。

まず第１図を参照して、本発明は、複数の処理装ｆｉ（
プロセシングユニット）２５．２６！＝、包括的記憶装
置３０（または、たとえばプリンタ。

ディスクドライブなどのような他の装置）のような周辺
装置とを含む。ここでの説明のために、本発明のバス構
造に結合されている全てのデータ処理装置および全ての
周辺装置のことを、まとめて「１−ジエント（ａｇｅｎ
ｔｓ）　Ｊと呼ぶことにする。

図示のように、処理装置２５．２６および包括的記憶装
置３０は、データ転送のために、並列バス３５および直
列バス３Ｔにより互いに相互接続される。各処理装置２
５．２６は、第１のプロセッサ４０．４１をそれぞれ含
む。それらの第１のプロセッサは、それぞれのバスイン
ターフェイス装置４４を介して並列バス３５と直列バス
３Ｔに結合される。バスインターフェイス装置４４は、
後に詳述するようＫＩ１０ロジック４６およびメツセー
ジ制御ロジック５０を含む。図示のように、各処理装置
は、メモリ５４のようなローカルデータ処理リソースへ
ローカルバス５６を介して結合され、処理装置２５の場
合にはローカルバス５６を介してメモリ５４のほか第２
のプロセッサ５７にも結合される。プロセッサ４０．４
１は、ｏ　−カルバスインターフェイス回路５８を介し
てメモリ５４のようなそれぞれのローカルリソースに結
合される。

後で説明するようＫ、本発明のバスアーキテクチャによ
り、メツセージをバスに結合されている全てのエージェ
ントの間で高速直列転送でき、データをエージェントの
間で高速並列転送することができる。更に５本発明のア
ーキテクチャにより、各処理装置のためのローカルリソ
ースを構成するローカルメモリ５４に格納されているデ
ータのアク七そを含めて、バスエージェントの間でデー
タ転送を行なうためのプロセッサ割込みが最少になる。

また、後で説明するように、データ転送を行なうために
は最少のハンドシエイク動作だけが要求されるように、
並列バス３５と、直列バス３Ｔ、およびローカルバス５
６に対してのデータ転送プロトコルが定められている。

ｊ１１図には、バスに結合されている処理装置が２つだ
け示されているが、本発明の構造により、複数の処理装
置と、メモリ、ディスクドライブ、プリンタなどのよう
な複数の周辺装置を、ここで説明するバス構造の１つま
たは全てを用いて、相互に接続できることがわかるであ
ろう、並列バス次に第３図を参照する。並列バス３５はアドレス／デー
タ線６０を含む。このアドレス／データ線６０は、ここ
で説明している実施例では、３２本のアドレス・データ
線（プラス４本のパリティ線）を有し、それらのアドレ
ス・データ線へはアドレスとデータが交互に多重化され
て与えられる。

また、並列バス３５に結合されている各エージェントが
バス獲得のために独特のエージェント仲裁番号（アービ
トレーション会ナンバー）を伝えられるようにするエー
ジェント仲裁線６２を含み、高優先度線６４（これにつ
いては後で説明する）は全体的な仲裁プロトコルとは無
関係に各エージエン？が並列バスの使用権を獲得できる
ようにすルＣ１ハスノ使用権ハ、ハスロック線６９にバ
スロック信号を表明（アサート）することにより保持で
き、それにより他のエージェントをバスの獲得から効果
的に閉め出す。また、エージェントが並列バス制御を要
求できるようにするためにバス要求線（ＢＲＥＱ）６　
Ｂが設けられ、処理装置２５゜２　ｇ−１）１他ｆ）Ａ
スェージエンドへ指令（コマンド）を伝えるようにする
ために指令バス６８が設けられる。誤シ状態を示すため
に異議線（イクセグション働ライン）７０が設けられ、
適切な同期をとり、制御を行なえるようにシステム制御
ＭＡ７２が設けられる。

並列バス３５は、３種類のバスサイクルをサポートする
。それらのサイクルは、たとえば処理装置２５のような
あるエージェントの要求で開始される、「仲！！（アー
ビトレーション）」サイクルと、「転送（トランスファ
ー）」サイクルと、「異議（イクセプション）」サイク
ルとである。とこでの説明のために、仲裁サイクルは、
並列バス３５を専用的に制御する試みがあるエージェン
トにより行なわれる、並列バスサイクルとして定義され
る。仲裁ティク／Ｉ／により、１度にただ１つの要求エ
ージェントが並列バス３５によりデータ転送サイクルを
実行できるようにする。仲裁サイクルが閉じると、ただ
１つのエージェント（たとえば処理装置２６）が、並列
バスを利用して、他のエージェントとの間でデータをヤ
シとシできるようになる。データ転送の処理中にシステ
ム・エラーが起ることがある。システム・工２−が起る
と、異議サイクルが開始される。どのエージェントが次
に並列バスの使用権を持てるかを決定するために、現在
性なわれている転送サイクル中罠他のエージェントが仲
裁サイクルを行なうことができるように、全部で３つの
並列バスサイクルが重なシ合って一緒に実行される、１第２図に示されているようＫ、メツセージ制御ロジック
５０は、通常のバスにより、バッファメモリ８２に結合
されるメツセージ制御器８０と、バス制御器８４と、直
接メモリアクセス（ＤＭＡ）インターフェイス８６と、
ＦＩＦＯポインタ８８とを含む。メツセージ制御ロジッ
ク５０は、直列および並列バスグ日トコルの実施と、そ
れぞれのバスへのアクセスを行なうことと、並列（およ
び直列）バスに結合されている他のエージェントとメモ
リ５４の間でＤＭＡインターフェイス８６とローカルバ
ス５６を介して行なうデータ転送とをとり扱う。

ここで、処理装置２５が、包括的記憶装置３０に格納さ
れているデータを並列バス３５を用いてフェッチするこ
とを、求められていると仮定する。

処理装置２５は、それのバス制御器８４を介して、仲裁
サイクルを開始する仁とにより、並列バス３５のアクセ
スを最初に行なわなければならない。第５ａ図および第
５ｂ図に示す流れ図に最もよく示されているように、処
理装置２５内のバス制御器８４が、バス要求（ＢＲＥＱ
）線６６に現在表明（アサート）がされているか否かを
最初に決定する。処理装置２５が高い優先度要求を持っ
ていないと仮定すると、処理装置２５は、ＢＲＥＱ線６
６線表６がされなくなるまで待ってから、仲裁サイクル
の解決段階に入らなければならない。ＢＲＩＱ線６６線
表６がされていないと仮定すると、処理装置２５が、Ｂ
ＲＥＱ線６６線表６をして、同時に、それの独特なエー
ジェント仲裁番号に対応するデジタルコードをエージェ
ント仲裁！６２へ与える（第４図および第５ａ図参照）
。並列バス３５に結合されている各エージェントのバス
制御器８４内の適切なロジックが、仲裁サイクルが開始
された後の一定数のクロックサイクル内で、最高の所定
優先度を有する（高優先度線６４に表明がされていない
と仮定して）要求エージェントの仲裁番号を選択する。

他のエージェント、たとえば処理装置２６が並列バス獲
得を要求すると同時に別のエージェントがより高い優先
度の仲裁番号を有するものとすると、処理装置２５は、
データ交換の終シを示すサイクルの終り（ＩＯＣ）信号
を、またはバスがアイドル状態になることを待たなけれ
ばならない１、同様に、前のバス使用エージェントがバ
スロック線６９に表明をしてい九とすると、並列バスに
結合されている全てのエージェントは、アクセスを行な
う前に並列バスの表明解除（ロック解除）を待ち、自己
の仲裁番号をエージェント仲裁線６２上に表明するとと
Ｋよシ、バスをアクセスする試みを繰シ返えさなければ
ならない。

ζこで説明している実施例においては、並列バス３５に
結合されているエージェントの間の優先度は、それぞれ
の仲裁番号により決定される。各エージェントは、バス
３５上の位置（「スロット」）に結合され、各スロット
位置に専用の「Ｔ」ビン線が結合される。電源が投入さ
れると、バスに結合されている中央サービスモジュール
（Ｃ８Ｍ）（図示せず）Ｋよシ、エージェントスロット
識別番号と独特の仲裁番号とが与えられる。中央サービ
スモジュール（Ｃ８Ｍ）　は、エージェントスロット識
別番号をエージェント仲裁線６２へ与え、そのスロット
識別番号を関連させねばならカいエージェントに対応す
るＴビン線を低レベルに駆動する。

Ｔピン線を低レベルに駆動することにより、そのエージ
ェント内のレジスタにスロット識別番号が保持される。

同様に、Ｃ８Ｍは、独特の仲裁番号をエージェント仲裁
線６２へ与え、仲裁番号を関連させるべきエージェント
に対応するＴビン線を低レベルに駆動する。そのＴビン
線を高レベルに駆動することにより仲裁番号が保持され
る。ここて説明している実施例においては、仲裁線６２
の１本の状態は、仲裁線の残シの線上に表明されている
数が、エージェントスロット番号であるのか、または仲
裁番号に一致するのかを示す。この動作は、全てのエー
ジェントに、それぞれのスロット識別番号と仲裁番号と
が割付けられるまで繰シ返えされる。処理装置２５．２
６のようなエージェントの間で、種々の優先度階層を定
め得ることが当業者には明らかであろう。

処理装置２５が（それの仲裁番号により優先権を有する
ことによ））バスの使用権を得たとすると、処理装置２
５は、バスの使用権エージェントとなって、ＢＲＥＱ信
号が表明解除（デアサート）のままである限シは転送が
終った後でも、バスの使用権を保持する。Ｅｏｃ信号が
検出され九時、ま喪はバスが現在アイドル状態である時
、応答エージェントのアドレス（宛先（デイテイネーシ
ョン）アドレス）と、データがメツセージを含んでいる
のであれば更に処理装置２５のアドレス（ソースアドレ
ス）とに対応するデジタルコードを処理装置２５はアド
レス／データバスへ与える。それと同時に、処理装置２
５は、応答エージェント（ここで説明している実施例に
おいては包括的記憶装置３０）により実行されるべき特
定の機能に対応するデジタルコードを、指令バスへ与え
る。第４図に示すように、処理装置２５のような要求エ
ージェントが種々のアドレスコードと種々の指令コード
を並列バス３５へ与えると、指令バス線が実動的に分割
されて、要求エージェントと応答エージェントにより種
々の確認応答信号を送ることができるようにする。要求
エージェント（ここで説明している実施例においては処
理装置２５）によるアドレスと指令の付与により、「要
求段階」と呼ばれるものが終る。ここで説明している実
施例においては、実際の要求段階は１クロツクサイクル
の間だけ持続する。

要求段階が終ると、指令バス６８を構成する線が、第６
図に示すように再割付けされる。とくに、エージェント
の間でデータの転送を行なうために要求されるハンドシ
ェイクを完了するために、要求エージェントに５本の指
令線が割当てられ、応答エージェントに５本の指令線が
割当てられる。

とくに、要求エージェント（ここで説明している実施例
においては処理装置２５）は、要求エージェントレディ
（ＲＥＱ　ＲＤＹ）信号を適切な指令線上に表明するこ
とにより、要求エージェントがアドレス／データバス６
０上のデータを受ける用意ができていることを、応答エ
ージェントへ指示する。同様に、応答エージェント（こ
こで説明している実施例においては包括的記憶装置３０
）が、応答エージェントレディ（ＲＥＰＬＹ　ＲＤＹ）
信号を表明（第７図参照）、アドレスデータバス６０上
のデータが妥当であり、受けることができることを要求
エージェントに指示する。したがって、並列バス３５の
プロトコルは、アドレス／データバス６０上のデータを
妥当であると考えて保持する前に、応答エージェントレ
ディ信号と要求エージェントレディ信号の表明を必要と
する。その後に行なわれる応答エージェントレディ信号
と要求エージェントレディ信号の表明解除（デアサーシ
ョン）と再表ＩＭ（リアサーション）により、付加デー
タパケットを並列バス３５を介して要求エージェントと
応答エージェントの間に送ることができる（第４図）。

図示のように、それ以上のデータ送信が行なわれないと
すると、要求エージェント（ここで説明している実施例
においては処理装置２５）が、ＲＥＱ　ＲＤＹ信号の表
明と同時に、サイクルの終ｊ９（ＥＯＣ）信号を表明す
る。ＥＱＣ信号の発生と送信によって、現在の転送サイ
クルの終シが、並列バス３５に結合されている他のエー
ジェントへ知らされ、バスの使用権の移転可能性が知ら
される。第５ｂ図に最もよく示されているように、妥当
なデータが標本化されると、応答エージェント（ここで
説明している実施例においては包括的記憶装置３０）が
、応答エージェントレディ信号により通常示されている
それのハンドシェイクの部分の間中に、データ転送の誤
シ（「異議」）全要求エージェントへ知らせることがで
きる。要求エージェント（ここで説明している実施例に
おいては処理装置２５）によりその期間中に検出された
データ転送サイクルのｉｌＤによって、次のクロックサ
イクルにおけるＩＯＣ信号の表明が行わされることによ
り、それ以上のデータ転送を中断させ、前記仲裁サイク
ルをうまく完了した任意の待機シテいるエージェントへ
バスの使用権を与える。

以上の説明は並列バス３５に結合されている応答エージ
ェントから要求エージェントへのデータ転送を示すもの
であるが、要求エージェント（たとえば処理装置２６）
から応答エージェント（たとえば処理装置２５）へのデ
ータ転送が、第４図に示されているようなほぼ同一のプ
ロトコルに従うことがわかるであろう。というのは、本
発明の並列バスプロトコルが、データの保持を並列バス
から解除する前に、ＲＥＱ　ＲＤＹ信号とＲＥＰＬＹ　
ＲＤＹ信号の表明を単に要求するだけだからである。し
たがって、本発明により、要求エージェントと応答エー
ジェントの動作速度を、同じ転送プロトコルを用いて、
異ならせることができる。

本発明のメツセージ制御ロジック５０により、並列バス
３５（および後で説明するように、直列バス）に結合さ
れているエージェントの間で、処理装置内の第１のプロ
セッサの割込みを最歩限に抑えて、数多くのメツセージ
転送とデータ転送を行なうことができる。たとえば、第
１のプロセッサ４０に割込む必要なしに、データを４０
のメモリへ転送でき、または専用リソースメモリ５４と
の間でデータをヤシとシできる３、後で説明するように
、ある特定のエージェントをメツセージ転送動作に含ま
せるべきかどうかを決定するために、メツセージ制御ロ
ジック５０内のメツセージ制御器８０が、データパケッ
ト内で並列ノ（ス３５と直列バス３Ｔに沿って送られる
メツセージアドレスを調べる。ある特定のメツセージ制
御器がアドレスされるものとすると、そのメツセージ制
御器は、そのメツセージパケットに含まれている種類（
タイプ）フィールドを調べ、第１のプロセッサに対して
求められる必要な任意の割込みを行なう。あるいは、割
込みが求められないとすると、リソースメモリ５４を外
部要求エージェントがアクセスできるようにするために
、適切な情報が直接メモリアクセス（ＤＭＡ）インター
フェイス８６へ転送される。。

次に、メツセージ制御ロジック５０を用いるメツセージ
転送動作の流れ図を示す第８図を参照する。まず、処理
装置２６内の第１のプロセッサ４１が、処理装置２５に
より直接アクセスできるメモリへデータを転送すること
を希望していると仮定する。要求エージェント（処理装
置２６）がそれのメツセージ制御器８Ｇへ「バッファ要
求」を発する。そのバッファ要求は、図示のように、宛
先の応答エージェントに対応する宛先バイトと、要求さ
れた特定の動作（この場合にはデータ書込み動作）に対
応する指令「樵類」バイトと、要求エージェントの独特
の識別番号に対応する識別バイトと、要求エージェント
によるアクセス対象のデータが格納されているローカル
データアドレスを示すバイトと、オプションとしてのフ
ァイル名および長さバイトと、最後に任意のデータ（デ
ータを転送するのであれば）とを含む。それらのメツセ
ージアドレス、ローカル内部バス２９に沿って要求エー
ジェントのメツセージ制御ロジック５０へ送られる。そ
の特定の要求エージェント（この例では処理装置２６）
のメツセージ制御器８０は。

ローカルアドレスと長さ情報とをメツセージ制御ロジッ
ク５０のバッファメモリ８２またはＤＭＡａ６に格納す
る。メツセージ制御器８ａは、現在の要求を識別する独
特の連絡転送番号（Ｉ　Ｄ／Ｓ　）を含むバイトを要求
パケットへ更に加える。メツセージ制御器８ａは、バッ
ファ要求パケットを、第４図、第５ａ図、第５ｂ図、第
６図および第７図を参照して先に説明したデータ転送プ
ロトコルを用いて、バス制御器８４と並列バスとを介し
て応答エージェント（この場合には処理装置２５〕へ送
る。応答エージェントのメツセージ制御ロジック５０は
、要求を応答処理装置２５の第１のプロセッサ４０へそ
のｔｔ送る。そのメツセージを受けた処理装置２５の第
１のプロセッサ４０は、長さバイト「長さ−１」によυ
定められている十分な長さを有する適切なメモリバッフ
ァを割付けることができるか否かを決定する。第１のプ
ロセッサ４０が要求されたメモリスペースを割付けると
、バッファ許可メツセージが発生される。そのバッファ
許可メツセージにおいては、種類バイトは、バッファ許
可を識別する独特のコードに対応する。

また、ローカル応答エージェントのアドレス１所は、割
付けられたバッファ長（「長さ−２」）とともに、指定
される３、そのバッファ長は、応答エージェントが実際
に割付けたメモリのサイズを示す。この割付けられたメ
モリサイズは、要求エージェントにより要求されたメモ
リサイズとは、異なることがある。最後に、連絡転送識
別番号（ＩＤ／Ｓ）を示すバイトが繰シ返えされる。そ
のバイトはある特定のバッファ要求を個別に識別する。

それから、バッファ許可データパケットが、ローカル内
部ハス２９に沿って応答エージェントメツセージ制御器
８０へ転送される。その応答エージェントメツセージ制
御器は、バッファのローカルアドレスと、連絡転送番号
Ｉ　Ｄ／Ｓ　、および長さ−２をｌ）ＭＡ８６に格納し
、かつ図示のようＫ、連絡転送要求者番号（ＩＤ／Ｒ）
　を、発生されているバッファ要求パケットに加える。

バッファ許可メツセージは、要求エージェントのメツセ
ージ制御ロジック５０へ転送される。メツセージ制御ロ
ジック５０は、それからＤＭＡインターフェイス８６を
使用することにより、応答エージェントへ転送すべきデ
ータを７エツチして、そのデータをバス制御器８４へ送
ル、第４図、第５図、第６図および第７図を参照して先
に説明したプロトコルに従ってそのデータを応答エージ
ェントへ送ることができる。データ転送は、第８図に示
すようＫ、１つまたはそれ以上のデータパケットで構成
できる。

希望していたデータ転送が終ると、両方のエージェント
のためのそれぞれのメツセージ制御器８０は、全体的な
終了メツセージを発生することにより、転送が終了した
ことを要求エージェントおよ’Ｃｆｉ応答エージェント
の第１のプロセッサに知らせる１、シたがって、メツセ
ージとデータは、本発明のバス構造に結合されているエ
ージェントの間で、第１のプロセッサの動作への割込み
を最少限にして転送でき、メツセージ制御ロジック５０
によ多制御されるデータ転送のための直接メモリアクセ
スを含むことができる。第８図に示されている以上説明
したメツセージ転送動作は、直列バス３７によっても利
用されることに注意されたい。

直列バス第１図を参照して先に説明したようＫ、本発明のバス構
造内の各エージェントは、前記並列バスはもちろん、ま
たは並列バスの代夛に、直列バス３Ｔにより結合できる
。並列バス３５の構造と動作は、並列バスに結合さてい
るエージエン）ｆｉＪｌで大量のデータを高速で転送さ
せるために主として構成されるが、本発明の直列バスは
、エージェント間の高速かつ高効率のメツセージ転送の
ために主として構成される。ここで説明している実施例
においては、直列バス３Ｔは、ｒｓＤＡＪおよびｒＳＤ
ＢＪという記号で示されている線を有する２線直列リン
クを備えている。第９図に示すように、各エージェント
のメツセージ制御ロジック５０内のメツセージ制御器８
０は、種々のエージェントとの間で直列バス３７を介し
てメツセージのやシとシを行なうための直列メツセージ
制御器１００を含む。直列バス３７の両方の線は、バス
状態検出器１１０に結合される。このバス状態検出器は
、３種類の基本的な信号出力を生ずる。直列バス３Ｔか
ら受けた符号化され九データは、キャリヤセンス（検知
）信号を示す信号とともに、デコーダ１１５へ送られる
。後で詳しく説明するように、バス状態検出器１１０は
、直列バス３Ｔを介して送られるメツセージの間で衝突
が起きたか否かの判定も行なう１．衝突検出線１１７が
ノ（ス状態検出器１１０から直列メツセージ制御ロジッ
ク１２４へ結合される。この直列メツセージ制御ロジッ
ク１２４は、後で説明するように、本発明の衝突再送仲
裁サイクルを制御する。メツセージを直列）（ス３Ｔに
より送ることができるようにするためＫ、直列送信器１
２８カ、直列メツセージ制御ロジック１２４と各直列線
ＳＤＡ　、　ＳＤＲに結合される。図示のようＫ、直列
バス３７を介して直列に送るべきメツセージは、第２図
に示されているメツセージ制御ロジック５０内の他のメ
ツセージ制御器８０の回路に直結されている内部メツセ
ージ制御線（図示せず）を介゛して、直列メツセージ制
御ロジック１２４へまず与えられる３、ここで説明している実施例においては、直列ノ（ス３７
を介して送られるデータは、線ＳＤＡとＳＤＢにおいて
位相が１８０度異なるようにドライブされる。更に、直
列メツセージ制御ロジック１２４は、送るべきメツセー
ジを、ここで説明している実施例においては、周知のマ
ンチェスタ（Ｐｉ！ａｎｃｈｅｓｔｅｒ）符号化技術を
用いて符号化する３、ここで第１０ａ図を参照して、バ
ス状態検出器１１Ｇは、受けた直列メツセージから、符
号化されたデータ信号と、衝突検出信号と、キャリヤセ
ンス信号とを発生する。

希望によっては、バス状態検出器１１０は、一対のｒＤ
Ｊ−ラッチ１３１（同期のため）を含むことができる。

それらのＤ−？ツチは、図示のように一対の類似のＤ−
ラッチ１３２に直列に結合される。

第３の一対のｒＤＪ−ラッチ１３３が、ラッチ１３２そ
れぞれの出力端子と検出器論理回路１３６とに結合され
る。線ＳＤＡとＳＤＢのためのＤ−５ｒツチ１３２の出
力端子が、検出器論理回路１３６の入力端子Ａ２．Ｂ２
に結合される。同様に、Ｄ−’ｙラッチ３３の出力端子
が、検出器論理回路１３６の入力端子ＡＩ、Ｂ１に結合
される。検出器論理回路１３６ｔたは外部クロックによ
り発生されたクロック信号（その周波数は典型的には２
０ＭＨｚ　）により、全てのラッチは同時にクロックさ
れる。Ｄ−ランチ１３１　、１３２　、１３３を使用す
ることにより、線ＳＤＡとＳＤＲにおいて同時に受けら
れる逐次データビットを比較できる。

本発明のバス状態検出器１１０により、直列バス３１に
沿って直列に送られた符号化されたデータをとり出す簡
単な方法と、直列バス３７に沿うメツセージの衝突を検
出する簡単な方法が得られる。

第１０ａ図および第１０ｂ図に示すように１バス状態検
出器１１０の衝突検出の（ＣＤ）ポートの出力を調べる
ことにより、直列データバスに沿うメツセージの衝突を
容易に検出できる。検出器論理回路１３６の全ての入力
ＡＩ、Ａ２．Ｂ１．Ｂ２が低レベル（論理０）であると
すると、両方の線ＳＤＡとＳＤＲは低レベルに引き下げ
られておシ、それにより、両方のデータ線がそれぞれの
エージェント内の各直列送信器１２８により位相が１８
０度異なるように通常ドライブされるから、衝突を指示
する。したがって、検出器論理回路１３６の全ての入力
ＡＩ。

Ａ２．Ｂ１．Ｂ２が低レベルである唯一の場合は、バス
に沿う衝突の場合である。その理由は、設計により、線
ＳＤＡに論理１が存在するには線ＳＤＲに論理０が存在
することが必要だからである。同様に、直列バスのアイ
ドル期間は、バス状態検出器１１Ｇのキャリヤセンス（
ＣＳ）ポートの出力を調べることにより検出される。図
示のように、バスのアイドル期間は、両方の線ＳＤＡ　
、　ＳＤＲが高レベル状態であることにより示される。

バス状態検出器１１０のキャリヤセンス（ＣＳ）ポート
は、論理０（低）信号を発生することによりアイドル状
態を示す。

特定の論理状態についてのバス状態検出器１１０の動作
を説明したが、論理状態の池の組合わせも等しく使用で
きることがわかるであろう。

ここで第１１ａ図を参照する、直列バス３７に沿って送
られる全てのメツセージは、マンチェスタ符号化を行な
うために必要な同期（ｒ　５ｙｎｅ　Ｊ　）前書き２０
０と、それに続くバイト２１０とを含む。バイト２１０
は宛先エージェント（たとえば処理装置２６）のアドレ
スを構成する。また、メツセージを送る発信元を識別す
るソースエージェントアドレス２２Ｇが含まれる。１種
類（タイプ）」バイト２２５が、エージェントの間で送
られるメツセージのキャラクタを識別する。種類指令の
例では、バッファ要求と、バッファ許可などが含まれる
。種類バッファ２２５の後には、特定の送信エージェン
トの独特の識別番号に対応する識別（ＩＤ）バイト２３
０と、データフィールド２３５が続く。直列バス３Ｔに
沿って誤シのない送信を行なうために、メツセージは、
周知の誤シチェックＣＲＣ（１６ビツトＣＣＩＴＴ）　
　コード２４０で終る。エージェントの間で直列バス３
７に沿って送られる各メツセージの後Ｋ、ｒフレーム間
スペース（インターフレームスペース）Ｊ（ＩＦＳ）と
呼ばれる無メツセージ送信期間が続く。ここで説明して
いる実施例においては、その無メツセージ送信期間は、
約４バイト時間を構成する。直列バス３Ｔに沿って送ら
れる全てのメツセージは、受信エージェントにより、第
１１ｂ図に示されている確認応答メツセージ書式（フォ
ーマット）を用いて確認応答される。図示のように、確
認応答信号は、同期前書き２００と、それに続く簡単な
確認応答フィールド２６０とを含む。その確認応答フィ
ールドは、希望により設けられるものであって、メツセ
ージ確認応答信号を表す独特のデジタルコードを含む。

ここで説明している装置においては、確認応答フィール
ドは使用されず、その代シに同期前書き２００と、それ
に続くフレーム間スペース時間内のバスアイドル期間に
より示される。ＩＦＳ時間時間内周期前書き２０Ｇとア
イドル期間の少なくとも一方が検出されないとすると、
誤シがあると想定される。

次に第１２ｍ図を参照して、直列バス３７に沿ってメツ
セージを送るために１メツセージ制御ロジツク５０によ
り実行される一連の論理動作について説明する。まず、
処理装置２５が直列バス３Ｔを用いてメツセージを処理
装置２６へ送らなければならないと仮定する。処理装置
２５は、バス状態検出器１１０のキャリヤセンス（ＣＳ
）出力ヲ調べることＫよシ、直列バス３７が現在使用さ
れているか否かをまず判定する。ここで説明している実
施例においては、直列バス３Ｔに沿って送られるデータ
が無いと、線ＳＤＡとＳＤＢが共に高レベル状態を保つ
ことになる（第１０ａ図参照）。線ＳＤＡとＳＤＲとに
ついての検出器論理回路１３６によるナンド動作が、直
列バス３７にキャリヤ信号が存在しないことを示す低レ
ベル状態を示す。直列バス３Ｔが使用されていないこと
を処理装置２５が判定すると、処理装置２５の直列メツ
セージ制御ロジック１２４が第１１ａ図に示すメツセー
ジ書式を用いてメツセージを包み（ｅｎｅａｐａｕｌａ
ｔｅ　）　、そのメツセージを、直列送信器１２８へ送
って線ＳＤＡ　、　ＳＤＢ上に表明する。処理装置２５
がそれのメツセージを直列バス３７に沿って送ると、第
１１ｂ図に示す書式を用いているメツセージに続くフレ
ーム間スペースの間、処理装置２６からの確認応答メツ
セージの受信を処理装置２５は待つ。その７レ一ム間ス
ペース（ＩＦＳ　）内に確認応答が受けられたと仮定す
ると、それで直列メツセージサイクルが終ったことにな
る。

処理装置２５が確認応答メツセージをフレーム間スペー
ス中に受けず、かつバス状態検出器１１０が直列バス３
７に沿う衝突を検出しないとすると、処理装置２５は、
メツセージ［類バイト２２５で第２の送信を複製された
パケットとして識別のためフラグビットをセットした後
、データ送信を繰シ返えす。しかし、バス状態検出器１
１０が衝突を検出したとすると、処理装置２５（および
直列バス３７に結合されている他のエージェント）が、
直列バス再送仲裁ティクルを開始する（　＄　１２ｂ図
。

第１２ｃ図および第１３図）。

データが直列バスに沿って送られる時の性質、すなわち
、データの位相が線ＳＤＡとＳＤＲに沿って逆にされる
ためＫ、１つまたはそれ以上の送信ステーションの間の
衝突メツセージの合計が線ＳＤＡ。

ＳＤＲを低レベルにする。衝突の発生を検出すると、直
列バス３１に結合されている全てのエージェントが「ジ
ャムサイクル」を開始する。そのジャムサイクルのはじ
まシは、線ＳＤＡとＳＤＲを低レベルに駆動して、所定
のビット時間の間直列バスを「詰らせる（ジャムとする
）」。そうするとエージェントはアイドル状態となって
所定時間バスの状態を調べて衝突を直すことができるよ
うにし、受画なジャムサイクルが起き念ことを確かめる
ために付加期間（ＩＦＳに等しい）を待つ。ジャムサイ
クルが終ると、各送信ステーションが、所定の時間スロ
ット０番からＮ番の計数を、同時に開始する（第１３図
）。直列バス３７に結合されている各エージェントには
、それのメツセージを再送する期間である独特の時間の
１つが割付けられる。

第１３図に示すように、各時間スロットは、複数の副時
間スロット（０番からＭ番）Ｋ分割できる。

各副時間スロツ）Ｋは、直列バスに結合されている特定
のエージェントが関連させられている。その場合にはそ
れに関連する副時間スロットを有する時間スロットまで
計数した時に、全てのステーションはジャムサイクルを
再び開始し、第１の時間スロット（第１３図においては
時間スロット２番）内の副時間スロットの計数を開始す
る。その結果、本発明の送信仲裁を、直列バス３７に結
合されている数多ぐのエージェントに効率良く使用でき
る。

第１３図は副時間スロットを使用することを示している
が、ここで説明している実施例においては、ただ１つの
エージェントがある特定のスロットに割轟てられるよう
にただ１つのレベルが使用される。

ここで直列バス３Ｔに沿ってエージエン）Ａとエージェ
ントＢとによ）送られたメツセージの間で、衝突が起き
たと仮定する。その衝突を検出し九後、直列バス３７に
結合されている全てのエージェントはジャムサイクルを
続け、時間スロット（ここで説明している実施例におい
ては、各時間スロットは約８ビツト時間を有する）の計
数を時間スロット０番から始める。ここで説明している
実施例においては、エージェント人に時間スロット０番
が割付けられている。したがって、直列バス３７に結合
している全てのエージェントは、エージエン）Ａがそれ
のメツセージを再送し終わるまで、時間スロットの計数
を停止する。エージエン）Ａが第１２図に示されている
プロトコルを用いてそれのメツセージを再送し終ると、
全てのエージェントは、時間スロット１番から時間スロ
ットの計数を再び継続する。（第１３図に示す時間スロ
ット２番の場合のように副時間スロットが割付けられて
いる場合には、特定の副時間スロットを割付けられてい
るエージェントがそれらのメツセージを送ることができ
るようにするために、休止してから、副時間スロットが
全てのエージェントにより同様にカウントダウンされる
。）したがって、本発明の衝突再送仲裁プロト；ルは、
直列バス３１に結合されている各エージェントに、それ
がメツセージを送る所定の時間スロットを割付けること
を、はぼ決定する。この決定の仕方は、たとえば、１つ
のエージェントが終局的にバスをアクセスするように、
再送信の前にあるランダムに重みづけられた時間を、全
ての送信エージェントが待つことを単に要求するｒ　Ｅ
ｔｈ＠ｒｎ＠ｔ　Ｊのような従来のＣ８ＭＡ／ＣＤプロ
トコル（米国特許第４　、０６３　、２２０号）とは、
基本的に異なる。

本発明のローカルバス５６は、第１図に示されている処
理装置２５．２６のよう表処理装置内の任意の第１のプ
ロセッサのためのローカルメそりとリソースに対する高
速・広帯域の並列バスを４見る。ローカルバス５６で行
なわれる全ての情報転送には、要求エージェントと応答
エージェントが必要である。たとえば、典型的な要求エ
ージェントは、第１のプロセッサ４０、またはデータ動
作の実行において第１のプロセッサ４０のリソースとし
て使用するためにローカルバス５６に結合される＠２の
プロセッサ５Ｔである。同様に、ローカルバス５６に沿
う典型的な応答エージェントは、メモリリソース５４で
ある。したがって、ローカルバス５６により、ｊＫｌの
プロセッサ４０というエージェントと、Ｉ＠２のプロセ
ッサ５Ｔ（もしローカルバス５６にこれが結合されてい
れば）というエージェントとの多重専用データ処理リン
ースである。こζで説明している実施例においては、最
大で２個の「要求エージェント」（プロセッサ）を１度
にローカルバス５６に結合できる。

第１４図に示すようＫ、ローカルバス５６は、アドレス
線３０Ｇと、指令線３１０と、データ線３１５と、ロー
カルバス５６のためのプロトコルに従ってシステムの制
御を維持する之めの複数の制御線３２０とを含む。第２
の要求エージェント５７と第１の要求エージェント４０
（処理装置２５の場合）の間に、バス要求線（ＢＵＳ　
　ＲＥＱ）　３２５がローカルバスインターフェイス５
８（第４図）を介して結合される。同様に、バス確認応
答（ＢＵＳ　ＡＣＫ）線３３０が、第２の要求エージエ
ン）５７と第１の要求エージェント４０の間で信号を与
えてバス使用権の確認応答を示す。ローカルバス５６を
第１のプロセッサの内部クロックと同期できるように、
バスクロック線３３５が１１ｃｌの要求エージェントに
結合される。したがって、全てのバス事象がバスクロッ
ク周期の整数倍で定められ、各事象の開始と終了、また
はそれの妥当性の持続時間は、バスクロックの信号の縁
部に対して定められた関係を有する。

全てのバス転送動作は、「仲裁（アービトレーション」
）サイクル、「転送（トランスファー）」サイクル、「
異議（イクセグション）」サイクルと呼ばれる３種類の
事象よシ成る。仲裁サイクル社、与えられた任意の時刻
には、１つの、そしてただ１つの要求エージェント（第
１のプロセッサまたは第２のプロセッサのいずれか）が
、ローカルバス５６に沿ってデータ転送の開始を許され
るようにする喪めのものである。ここで説明している実
施例においては、第２の要求エージェント５１による要
求が無い時は、第１の要求エージェント４０がローカル
バス５６の制御をまかされる。したがって、第２の要求
エージェント５Ｔがローカルバスに結合されているもの
とし、ローカルバスが第２の要求エージェントの制御の
下Ｋｍ在使用中である場合においてのみ、第１の要求エ
ージェント４０は、仲裁サイクルに入ることを必要とす
る（第１図に示す逃理装ｆ！１ｃ２６は、それのローカ
ルバスンζ第２のプロセッサを含まず、それの第１のプ
ロセッサがバス使用権のために決して仲裁を行なわなく
てすむことに注意されたい）。

次に本発明のローカルバス仲裁ティクルが示されている
第１５図を参照する。第２の要求エージェント５７がロ
ーカルバス５６の使用を要求したとすると、それはバス
要求（ＢＵＳ　　ＲＥＱ）信号をバス要求線３２５上に
表明（アサート）する。第１の要求エージェント４０は
、バス確認応答（ＢＵＳＡＣＫ）信号をバス確認応答線
３３０上に生ずることにより、第２の要求エージェント
のバス要求ｎ認応答する。それＫよシ、バス使用権が第
２の要求エージェント５７へ有効に移転される。それか
ら、要求されている所定のバス動作を開始させるために
、第２の要求エージェント５７は、適切なアドレス信号
と指令信号を、それぞれアドレス線３００　　と指令線
３１０を介して、メモリ５４のようなローカルバスリソ
ースへ与よる。！！求エージェント（プロセッサ）によ
るアドレスおよび指令情報の表明は、「要求段階」と呼
ばれ、ここで説明している実施例においては、少なくと
も２クロツクサイクル持続する。それから、応答エージ
ェント（ｆｃとえばメモリリソース５４）が、（「読出
し」動作の場合には）適切なデータをデータ線３１５上
に表明する。そのデータは、後述するプロトコルを用い
て第２の要求エージェント５７により受けられる。第２
の要求エージェント５７は、応答エージェントによる要
求した動作が終了した時に、バス要求線３２５上の表明
解除（デアサート）をすることによりバス使用権を第１
の要求エージェント４０へ譲シ渡す。

次に、本発明の待機（ｗＡｒＴ）信号の独特な使用を示
す第１６図を参照する。待機（ＷＡＩＴ）信号は、遅延
クロックサイクルを導入するととＫよシ応答段階を延長
することを要求するためＫ、ローカルパルス５６に結合
されている全ての「応答」エージェントにより使用でき
る。パイプライン処理が実行されると（現在のバス動作
の要求段階は先のバス動作の応答段階に重なシ合ってい
ると）、先のバス動作を行なっている応答エージェント
ニよる待機信号の表明によって、現在のバス動作の要求
段階を延長させることができる。第１６図に示すように
、第１のプロセッサ４Ｇは、（アドレスＭ３００と指令
線３１０を用いて）ローカルバス５６に結合されている
応答エージェントに対する要求を表明している。先のバ
ス動作にサービスしている応答エージェントが、現在の
バス動作の要求段階の第１のクロックサイクル中に待機
信号を表明している。これは、先のバス動作でサービス
中の応答エージェントが、現在のバスクロックサイクル
中にアドレスおよび指令情報を受けることができなかっ
たことを第１の要求エージェントに知らせる。要求され
たデータをアクセスして、そのデータをローカルバスに
与えるために、アドレスされた応答エージェントが付加
時間を要求するものとすると、その応答エージェントは
、要求段階の最後のクロックサイクルにおいて待機（Ｗ
ＡＩＴ）信号を表明せねばならない。要求エージェント
は、適切な数のアクセス遅延サイクルが導入されるまで
、待機信号の表明を続行せねばならない。ローカルバス
５６において遅延サイクルを効果的に与えるために待機
信号を使用することは、第１のプロセッサ４０が、九と
えばローカルメモリリソース５４のアクセス時間よシ速
い速度で動作している場合には、一般的なものである。

というのは、ローカルバス５６が第４のプロセッサ４０
と同じ速度でクロックされるからである。

第１６図に示す゛ように、要求段階の第１のクロックサ
イクルにおける待機信号の表明により、更に付加される
２つのクロックサイクルの間、第１の要求エージェント
の要求段階が縦続して表明される結果となる。したがっ
て、待機信号は、バス線の状態に遅延を実効的にさしは
さむが、ローカルバスの標準的なプロトコルを変更する
ことはない。ローカルバス５６上べおけるあらゆる要求
は最少限２クロック周期の間表明されるが、応答エージ
ェントは、要求を受けた後の任意の時刻に、その要求に
応答できる。いいかえると、要求エージェント（第１の
プロセッサまたは第２のプロセッサ）が要求を依然とし
て表明をしていても、応答エージェントは要求の表明の
後１クロツクサイクルはど速く応答できる（零サイクル
遅延）。

要求段階の第１のクロックサイクルの後（すなわち、そ
れのＭ２のクロックサイクル中）の待機信号の表明は、
その特定の要求段階には何の作用も及はさず、遅延の導
入によりその応答段階を延長することにより応答段階に
作用を及ぼすだけであることに気づくであろう。たとえ
ば、第１６図に示すように、第１の要求エージェントの
第２のバス動作の要求段階が、前のバス動作の応答段階
を終了させるべきであったクロックサイクル中に始まる
。待機信号が前のバス動作の応答段階を更に１サイクル
またはそれ以上のクロックサイクルだけ遅延させ九とす
ると、第２のバス動作の要求段階がそれに対応して延長
させられることになる。

応答段階の第１のクロックサイクル（要求段階の最後の
クロックサイクル）中に待機信号が表明されると、待機
信号が応答エージェントにより表明解除をされるまで、
応答エージェントの応答が遅延させられる結果をなる。

ここで説明している実施例においては、現在の応答エー
ジェントが与えられたバス動作の応答段階中に待機信号
を表明する権利を有する。

第１７図は、応答段階中における応答エージェントによ
る待機信号の使用と、本発明の異議サイクルを示すもの
である。図示のように、第１の要求エージェントが、ア
ドレス＠　３００と指令［３１０において、要求（アド
レスおよび指令情報）を表明している。第１のプロセッ
サの要求の第１のクロックサイクル中に待機信号は表明
されていないから、要求段階は最少限の２クロツクサイ
クルの間だけ持続する。応答エージェントは要求に応じ
て応答段階の第１のクロックサイクル（要求段階の最後
のクロックサイクル）の間に待機信号を表明するととく
よル、要求されたバス動作が待機信号が表明解除される
まで実行されないことと、それに従って他の全ての機能
が遅延させられることとを、全てのバスエージェントに
知らせる。ここで説明している実施例においては、第１
の要求エージェントにより読取られるデータを得るため
に応答エージェントは、ただ１サイクルのアクセス遅延
を要求し、それの応答をデータ線３１５に与えるのと同
時に待機信号の表明解除をする。応答段階中の待機信号
の表明解除により、ローカルバスに読出され良データが
妥当であって標本化できること、ま九は、要求エージェ
ントによりト２イブされる「書込みデータ」が標本化さ
れて、応答エージェントにより書込み動作が終了させら
れることを、要求エージェントに知らせる。

第１７図に示すように、応答段階の第１のデータ転送期
間中に、出された要求段階に関連する任意の誤９または
異議を、応答エージェントは要求エージェント（プロセ
ッサ）に知らせなければならない。いいかえると、こと
で説明している実施例においては、応答段階の第１のデ
ータ転送期間中には、要求に対するどのような異議（イ
クセプション）も報知される。要求段階の最後のクロッ
クサイクル中に待機信号が表明されない場合には、その
要求段階に対する異議がこの最後のクロックサイクル中
に報知される。第１７図に示すように、データに対する
異議は、データバス３１５にデータが加えられた直後の
クロックサイクル中に報知される１、第１８図および第２１図は、本発明による要求。

データに対する異議ならびに「継続」異議プロトコルを
示すものである。第１４図に示すように。

制御線３２０がアドレス誤ｐ（ＡＥＲＲ）＠とデータ誤
ｊ５　（ＤＥＲＲ）線を含んでいる。それらの線はロー
カルバス５６上の全てのエージェントに結合されている
。前記したように、たとえば第１のプロセッサという要
求エージェント４０により表明されな要求段階に対する
Ｊ！議は、応答段階の第１のデータ転送期間中に、要求
エージェントへ報知される。同様に、データ線３１５へ
与えられるデータに対する異議は、そのデータを与えた
直後のクロックサイクル中に報知される。本発明におい
ては、ローカルバスに沿ってバス動作を実行している要
求エージェントへ、継続異議はアドレス誤シ信号線（Ａ
ＥＲＲ）を介して報知される。ＡＥＲＲ信号は、データ
バスに与えられたデータは予測された応答エージェント
により駆動されていないことを示し、かつ継続ｖ４シ（
すなわち、物理的境界（あふれ）誤シ）が起きたこ・と
を実際には報知する。継続誤ルは、応答エージェントが
各動作の後で応答エージェントのデータアドレスを増し
、そのデータアドレスが応答エージェントの許容アドレ
ス範囲を超えるようなブロック転送の場合に起るととが
ある。その場合には、継続誤りが生じたことを、要求さ
れたデータが妥当であるべき期間中にＡＥＲＲ線に表明
をすることにより、応答エージェントは要求エージェン
トに知らせる。したがって、そうでなければデータが妥
当であるようなりロックサイクルと同時に全ての継続＠
シが報知される。継続誤りは、ブロック転送要求が行な
われた場合に、ブロック転送を支持しない応答エージェ
ントにより報知することもできる３、待機信号が表明さ
れ九とすると、この期間はそれに従って遅延させられる
１、次に第１９図を参照して、与えられた要求エージェント
のバス動作の要求段階と、それに先立つバス動作の応答
段階との重なシ合いを許すことにより、ローカルバス５
６倉ｒパイプライン」制御できる性能について説明する
。ここで説明している実施例においては、第１のプロセ
ッサ４０は、それの第１の要求段階を、アドレス線と指
令線上にドライブする。第１の要求エージェント（プロ
セッサ）４０は、第１のバス動作がブロック転送でなけ
れば、現在の要求段階が終了した直後にそれの第２のバ
ス動作を開始できる。第１のバス動作がブロック転送で
あれば、第１のバス動作の最後のデータ転送期間と予測
されるクロックサイクルまで、第２のバス動作の要求段
階を開始できないことがある。

第２０図は、第１の要求エージエン）４Ｇがローカルバ
子５６をアクセスしておシ、第２の要求エージエン）５
Ｆがバスアクセスを要求している場合を示すものである
。図示のように、Ｋ２のプロセッサ５７は、第１の要求
エージェントの要求段階中に、ＲＵＳ　　ＲＥＱ線に表
明をする６、第１の要求エージェントは、それの応答段
階の終シに続くクロックサイクルよシ早く、第２の要求
エージェントにローカルバスの使用権を譲シ渡さないこ
とを要求されている。図に示すように、第２の要求エー
ジェント５７の要求段階は、クロックサイクルを開始さ
せ、そのクロックサイクルに続いてＢＵＳ　　ＡＣＫが
第１の要求エージェント４０により異明される。

第２０図は、第１の要求エージェント５７の応答段階が
終了した時Ｋ、第２の要求エージェント５７が線を第１
の要求エージェント（プロセッサ）４０へ騙るためのタ
イミングをも示している。図に示すように、第２の要求
エージェントがバスの使用権を第４の要求エージェント
へ譲ることができる最も早いクロックサイクルは、それ
の応答段階の最後のクロックサイクルに続くクロックサ
イクルである、これは、ＢＵＳ　　ＲＥＱ信号の表明解
除をする第２の要求エージェント５７によプ達成される
３、以後のクロックサイクルにおいては、第４の要求エ
ージェント４０は、ＢＵＳ　ＡＣＫ信号の表明解除をし
なければならず、かつ新しいバス動作の要求段階を開始
できる。

！Ｉ２０図に示す実施例においては、第２の要求エージ
ェントの応答段階の第１のクロックサイクル中に、応答
エージェント４０は待機信号を表明することにより、付
加クロックサイクルの間データの表明を遅延させる。次
のサイクルにおける待機（ＷＡＩＴ）信号の表明解除は
、データ線に「読出された」データが妥当であって、要
求エージェントが受けなければならないことを指示する
１、待機信号は、第２の要求エージェントのバス動作の
応答段階に１クロツクサイクルを導入するためにも用い
られる、待機制御信号に加えて、ローカルバス５６は、ＬＯＣＫ
のような他の制御線を含む。それらの制御線は、それを
介して相互に排他的なバス動作を行なわせることができ
る信号機構である。ＬＯＣＫ信号は、要求エージェント
によりトライブされ、かつローカルバス５６に結合され
ている全ての応答エージェントにより受けられる。ＬＯ
ＣＫ信号は、与えられた任意の時刻にバスの使用権を有
する要求エージェントによ）、表明されることができる
。

全ての応答エージェントは、ＬＯＣＫ信号を監視しなけ
ればならず、ＬＯＣＫ信号が表明されているバス動作に
含まれている。応答エージェントは、非ローカルバスポ
ートをロックせねばならず、ＬＯＣＫ信号が表明解除さ
れるまでロックを保持する。第１の要求エージェントと
第２の要求エージェントとに関連する相互に排他的なバ
ス動作が終了され、かつＬＯＣＫ信号が表明解除される
まで、自己のバスの使用権を譲り渡さないことは、第４
および第２の要求エージェントの責任である。第２２図
に示すように、ＬＯＣＫ信号の作用は、与えられたバス
エージェントが、他の任意の要求エージェントによる応
答エージェントの当脛の間の使用を許すことなしに、一
連のバス動作を応答エージェントに対して実行すること
を許す相互に排他的な状態を求めることである。更に詳
しくいえば、ローカルバス５６が多重ボートをもつ応答
エージェントを有するものとすると、相互に排他的な機
能が全ての非ローカルバスポートの閉め出しを要求する
。

以上、第１５〜２２図を参照してメモリリソース５４な
どからのデータの第１のエージェントまたは第２のエー
ジェントのデータのアクセスと受信について説明したが
、要求エージェント（プロセン？）がメモリリソース５
４．プロセツサまたはその他のデータ処理装置へデータ
を書込む場合にも同じデータ転送プロトコルを使用でき
ることがわかるであろう。書込み動作の場合には、応答
エージェントは、待機信号を用いることＫよシ、バッフ
ァを割付けて、データが受けられて誤シを調べられるよ
うに、バス状態に休止を導入できる。

書込み動作中にデータをドライブする要求エージェント
は、待機信号がそのクロックサイクルにおいて表明され
るならば、データのドライブを次のクロックサイクルま
で延長せねばならない（第２１図）。

まとめ以上の説明に従って１本発明は、従来知られていなかっ
た独特なシステムデータバスアーキテクチャとデータ転
送プロトコルを提供するものであることが当業者には明
らかであろう。本発明はその並列バス３５により、バス
に結合されているエージェントの間で大量のデータを高
速で転送できるようＫするものである。それには、たと
えば処理装置と、包括的記憶装置、またはその他のデー
タ処理装置との間でのデータ転送を含めることができる
。同様に、本発明はその直列バス３７により、バス構造
内のエージェント間でのメツセージを効率良く転送でき
、それによりメッセージが並列バス３５を通ることを無
くす。更に、ローカルバス５６は、第１のプロセッサと
複数のローカルリソースの間で、他のシステムバスの利
用できる帯域幅に衝撃を与えることなしにデータを転送
するための高速かつ広帯域幅の並列バスを構成する。

【図面の簡単な説明】

第１図は本発明を実施するためのデータ処理装置のブロ
ック図、第２図は本発明のメツセージ制御ロジックを構
成する主な部品のブロック図、第３図は本発明の並列バ
スを構成する各種の副バス構造を示す略図、第４図は並
列バスに結合されているエージェントの間のデータ転送
のための並列システムバスプロトコルを示すタイミング
図、第５ａ図および第５ｂ図は応答エージェントからバ
スに沿ってデータを受けるために、並列バスに結合され
ている要求エージェントにょ夛実行される一連の動作を
示す流れ図、第６図は要求段階と応答段階における１！
ＩＪ御バスを＃ＩＩＪＲする線を示す説明図、第７図は
データを要求エージェントへ転送するために、並列バス
に結合されている応答エージェントにより実行される一
連の論理動作を示す流れ図、第８図は並列バスに沿う依
頼されたメツセージ転送を示す説明図、第９図は本発明
の直列バスに沿ってメツセージを送るための直列メツセ
ージ制御器を構成する主な部品のブロック図、第１０ａ
図は直列メツセージ制御器のバス状態検出回路を示す略
図、Ｍ　１０ｂ図は検出器論理回路の動作説明図、第１
１ａ図は本発明のバス構造に結合されているエージェン
トの間でメツセージを送る九めの本発明のデータを包む
構造を示す線図、第１１ｂ図は直列バスに沿うメツセー
ジ転送を確認応答するための直列バスにおいて使用され
る確認応答メツセージ構造を示す線図、第１２ａ図は本
発明の直列バスに沿って送信エージェントによシ夷行さ
れる一連の論理動作を示す流れ図、第１２ｂ図はメツセ
ージ衝突を検出するために直列バスに沿うエージェント
により同時に実行される一連の論理動作を示す流れ図、
第１２ｃ図はメツセージの検出と受信を行なうために直
列バスに沿うエージェントによシ同時に実行される一連
の論理動作を示す流れ図、＃１１３図は本発明の直列バ
スにより使用される決定論的な衝突再送仲裁のサイクル
を示す線図、第１４図は本発明のローカルバスを構成す
る各種の副バス構造を示す略図、第１５図は本発明のロ
ーカルバスにアクセスするための仲裁サイクルを示すタ
イミング図、第１６図は待機のローカルバスの使用を示
すタイミング図、第１７図は待機状態と異議状態でのロ
ーカルバス読出しアクセスを示すタイミング図、第１８
図はローカルバスブロック転送および継続誤シ報知を示
すタイミング図、第１９図は第１の要求エージェントの
制御の下にローカルバスが機能するバス仲裁、パイプラ
イン処理および待機を示すタイミング図、第２０図はロ
ーカルバスが最初に第１の要求ニージエントノ制御の下
にあるローカルバス仲裁と待機を示すタイミンク図、第
２１図はローカルバスブロック転送状、態と異議状態を
示すタイミング図、Ｍ２２図はＬＯＣＫ信号の制御の下
におけるローカルバス相互排他的動作を示すタイミング
図である３、２５．２６・・・・処理装置、３０・ｍｓ
・包括的記憶装置、３５・・・・並列バス、３７・・・
・直列バス、４０．４１・・・・第１のプロセ’）ｔ、
４４・・・・インターフェイス装置、４６・・φ・ｌ１
０Ｏシツク、５０・拳・・メツセージ制御ロジック、５
４・・・・メモリ、５６・・・・ローカルバス、５Ｔ・
・・・第２のプロセッサ、６０・Φ・・アドレス／デー
タ線、６２・・・・エージェント仲裁線、６４・・・・
高優先度線、６６・・・・バス要求線、６８・・・・指
令バス、６９・・−・バスロック線、１０・・・・異議
線、７２番・・・ψシステム制御線、８０・・・・メツ
セージ制御器、８２・・・・パックアメモリ、８４・・
・・バス制御器、８６・・・・直接メモリアクセス（Ｄ
ＭＡ）インターフェイス、８８・・・・ＦＩＦＯポイン
タ、１００・・・・直列メツセージ制御器、１１０・・
・・バス状態検出器、１１５・・・・デコーダ、１１７
・・・・衝突検出線、１２４・・・・直列メツセージ制
御ロジック、１２８・・・・直列送信器、１３１　、１
３２　、１３３・・・・Ｄ−ラッチ、１３６・・・・検
出器論理回路、３００・・・・アドレス線、３１０・・
・・指令線、３１５・・・・データ線、３２０・・・・
制御線、３２５・・・・バス要求線、３３０・・・・バ
ス確認応答線、３３５・００．バスクロック線、。

Claims

【特許請求の範囲】

（１）複数のデータ処理装置（エージェント）に結合さ
れて、それらのデータ処理装置の間でデータを転送する
ための高速の直列バス構造において、前記各エージェン
トと前記直列バスの間に結合され、前記直列バスに沿つ
て前記エージェントの間でデータをデータパケットの形
でデータを転送するメッセージ制御器を備え、このメッ
セージ制御器は、エージェントにより与えられた前記データパケットを前
記直列バスに沿つて送るために前記直列バスに結合され
る送信器と、種々のエージェントにより前記直列バスに沿つて送られ
るデータパケットの間の衝突を検出する衝突検出器を含
んでいて、前記直列バスに結合されて、前記直列バスに
沿つて送られるデータパケットを検出するバス状態検出
器と、このバス状態検出器に結合される受信器とを含み、前記データパケットは前記直列バス上で逆相と
なるようにドライブされ、前記受信器は、前記直列バス
上の逆相にドライブされた前記受けたデータパケットを
復号し、それらのデータパケットを再構成し、それによ
りデータパケットは前記バス構造に結合されているエー
ジェントの間を直列に転送されることを特徴とする複数
のデータ処理装置に結合されて、それらのデータ処理装
置の間でデータを転送するための高速の直列バス構造。
（２）特許請求の範囲第１項記載の直列バス構造であつ
て、前記データパケットを構成するデータは直列形式で
あり、かつ前記直列バス上において位相が１８０度異な
ることを特徴とする直列バス構造。
（３）特許請求の範囲第２項記載の直列バス構造におい
て、前記バス状態検出器は、同時にクロックされて、直
列に結合されるＤ−ラッチを含み、それらのＤ−ラッチ
は前記直列バスの各線に結合されて、前記直列バス上で
受けた逐次データビットの比較を行なえるようにされて
いることを特徴とする直列バス構造。
（４）特許請求の範囲第３項記載の直列バス構造におい
て、前記直列結合されているＤ−ラッチに結合され、前
記直列バスから前記符号化されたデータパケットをとり
出して、前記直列バスに沿う衝突を検出する検出論理手
段を含むことを特徴とする直列バス構造。
（５）特許請求の範囲第４項記載の直列バス構造におい
て、前記検出論理手段が同じ第１の論理状態にある両方
の直列バス線を検出した時に前記直列バスに沿う衝突が
検出されることを特徴とする直列バス構造。
（６）特許請求の範囲第５項記載の直列バス構造におい
て、前記第１の論理状態とは逆の同じ第２の論理状態に
ある両方の前記直列バス線を前記検出論理手段が検出し
た時にアイドルバス状態が検出されることを特徴とする
直列バス構造。
（７）特許請求の範囲第６項記載の直列バス構造におい
て、前記メッセージ制御器は、送信エージェントのため
の前記直列バスを秩序正しく割付けるための仲裁手段を
含むメッセージ直列制御ロジックを含むことを特徴とす
る直列バス構造。
（８）特許請求の範囲第７項記載の直列バス構造におい
て、前記検出論理手段は、メッセージ衝突が検出された
時に、前記直列バスに結合されている各エージェントが
、前記両方の直列バス線を所定時間だけ同じ論理状態に
ドライブするジャム信号を発生し、前記直列バス線を電
気的にクリヤできるように前記直列バスを所定時間だけ
アイドル状態に保つように、前記仲裁手段により仲裁サ
イクルを開始することを特徴とする直列バス構造。
（９）特許請求の範囲第８項記載の直列バス構造におい
て、前記仲裁サイクルは、逐次時間スロットの割付けを
含み、それらの時間スロットのうちの少なくともいくつ
かは、前記直列バスに結合されている特定のエージェン
トに対応し、前記仲裁サイクルが特定のエージェントの
割付けられている時間スロットまでカウントした時にそ
れのデータパケットを再び送り、時間スロットの前記逐
次カウントは、それの時間スロット内のエージェントに
よるデータパケットの送信中は一時的に止められること
を特徴とする直列バス構造。
（１０）特許請求の範囲第９項記載の直列バス構造にお
いて、前記時間スロットは複数の副時間スロットを含み
、それらの副時間スロットのうちの少なくともいくつか
は前記バスに結合されている種々のエージェントに対応
することを特徴とする直列バス構造。
（１１）特許請求の範囲第１０項記載の直列バス構造に
おいて、第１の要求エージェントがメッセージ要求を発
生して、その要求を前記第１の要求エージェントの前記
メッセージ制御器へ送り、前記第１の要求エージェント
は前記要求を前記直列バスに沿つて送るために前記要求
を包むことを特徴とする直列バス構造。
（１２）特許請求の範囲第１１項記載の直列バス構造に
おいて、前記包むことは特定のメッセージ要求を識別す
る第１の連絡番号の加算を含むことを特徴とする直列バ
ス構造。
（１３）特許請求の範囲第１２項記載の直列バス構造に
おいて、前記包まれた要求は前記応答エージェントの前
記メッセージ制御器により受けられ、内部バスに沿つて
前記応答エージェントのプロセッサへ送られることを特
徴とする直列バス構造。
（１４）特許請求の範囲第１２項記載の直列バス構造に
おいて、前記応答エージェントの前記プロセッサは前記
受けたメッセージ要求に対する応答を発生し、かつその
応答を包む前記応答エージェントのための前記メッセー
ジ制御器へ前記応答を送り、特定の応答を識別する第２
の連絡番号の付加を含むことを特徴とする直列バス構造
。
（１５）複数のデータ処理装置（エージェント）の間で
多重バス構造によりデータを転送する方法において、前
記データ処理装置は直列バス上に送出エージェントと応
答エージェントを含み、直列データパケットを発生し、逆相の前記データパケッ
トを前記直列バス上で送る過程と、所定のフレーム間ス
ペース（ＩＦＳ）期間中に前記応答エージェントにより
送られた確認応答（ＡＣＫ）データメッセージを前記直
列バス上の前記直列データパケットと任意の以後の直列
データパケットの間で検出するために前記直列バスを調
べる過程とを備え、それにより直列データパケットが送出エージェ
ントから応答エージェントへ転送されることを特徴とす
る複数のデータ処理装置の間での多重バス構造によるデ
ータ転送方法。
（１６）特許請求の範囲第１５項記載の方法において、
前記メッセージが前記フレーム間スペース内で前記ＡＣ
Ｋメッセージが検出されない場合に前記直列データパケ
ットを前記応答エージェントへ再び送り、再び送られた
前記パケットは、その再び送られたパケットを再試行送
信として識別するフラグビットを含むことを特徴とする
方法。
（１７）特許請求の範囲第１６項記載の方法において、
前記直列バスは２本の線を含み、各線は互いに位相が１
８０度異なるようにドライブされることを特徴とする方
法。
（１８）特許請求の範囲第１７項記載の方法において、
前記種々のエージェントにより送られたデータパケット
の間の衝突について前記直列バスを監視する過程を備え
ることを特徴とする方法。
（１９）特許請求の範囲第１８項記載の方法において、
衝突が検出された時に前記各エージェントは衝突仲裁サ
イクルを開始し、その衝突仲裁サイクルは、「ジャム」
信号を発生して、その信号を前記直列バス上に送ること
により前記直列バスを第１の所定時間だけ既知の状態に
ドライブする過程と、前記バスを電気的にクリヤできる
ように、前記直列バスを第２の所定時間だけアイドル状
態に維持する過程と、第３の所定時間の時間スロットを逐次カウントする過程
とを含み、前記各エージェントには独特の時間スロットが
割付けられ、その独特の時間スロット内に直列バス制御
が前記特定のエージェントへ割付けられ、時間スロット
の前記逐次カウントは送出エージェントによるデータパ
ケットの再送信中に一時的に中断されることを特徴とす
る方法。
（２０）特許請求の範囲第１９項記載の方法であつて、
アイドル期間について前記直列バスを監視する過程を含
み、前記アイドル期間は、前記各線が前記第１の論理状
態とは逆の第２の論理状態にある時に検出されることを
特徴とする方法。
（２１）特許請求の範囲第２０項記載の方法において、
前記ＡＣＫメッセージは同期前書き部を含み、その同期
前書き部の後には前記フレーム間スペース時間内のバス
アイドル期間が続くことを特徴とする方法。
（２２）特許請求の範囲第２１項記載の方法において、
複数のエージェントを副時間スロットに割付けることが
できるように、少なくとも１つの時間スロットが多くの
副時間スロットに分けられることを特徴とする方法。