JPH02116235A - 多重伝送装置 - Google Patents
多重伝送装置Info
- Publication number
- JPH02116235A JPH02116235A JP27021788A JP27021788A JPH02116235A JP H02116235 A JPH02116235 A JP H02116235A JP 27021788 A JP27021788 A JP 27021788A JP 27021788 A JP27021788 A JP 27021788A JP H02116235 A JPH02116235 A JP H02116235A
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- Japan
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- nrz
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- signal
- control system
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- 230000005540 biological transmission Effects 0.000 claims abstract description 53
- 238000006243 chemical reaction Methods 0.000 claims abstract description 11
- 238000001514 detection method Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 7
- 240000002853 Nelumbo nucifera Species 0.000 description 3
- 235000006508 Nelumbo nucifera Nutrition 0.000 description 3
- 235000006510 Nelumbo pentapetala Nutrition 0.000 description 3
- 239000000872 buffer Substances 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
Landscapes
- Small-Scale Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、いわゆるＣ３ＭＡ／ＣＤ （Ｃａｒｒｉｅ
ｒ ＳｅｎｃｅｄＭｕｌｔｉｐｌｅ Ａｃｃｅｓｓ／Ｇ
ｏｌｌｉｓｉｏｎ Ｄｅｔｅｃｔｉｏｎ）伝送方式を用
いた多重伝送装置に関し、さらに詳しくは、装置内の制
御系と共用される伝送路とで互いの処理信号形式か相違
する場合の整合化に関する。
ｒ ＳｅｎｃｅｄＭｕｌｔｉｐｌｅ Ａｃｃｅｓｓ／Ｇ
ｏｌｌｉｓｉｏｎ Ｄｅｔｅｃｔｉｏｎ）伝送方式を用
いた多重伝送装置に関し、さらに詳しくは、装置内の制
御系と共用される伝送路とで互いの処理信号形式か相違
する場合の整合化に関する。
［従来技術および発明の解決課題］
従来、多重伝送システムに関しては、特開昭６２４６５
８号公報に開示されたような技術があった。こうした多
重伝送システムでは、制御対象となる多数の電装品をノ
ード内の制御系に接続して該制御系によりそれらを統括
すると共に、そうしたノードを共通の伝送路に多重接続
し、例えばある特定の電装品を制御したいといった事象
発生時に、当該各ノード間でその旨の情報信号を共通の
伝送路を介して送受している。このとき、伝送路の多重
化は、伝送路が空いていれば自己ノードから情報信号を
送出できる分散多重方式であって、かつ送出中も伝送路
を監視して他ノードによる情報信号との衝突を検出し、
その衝突検出時には送出停止あるいは優先順位により衝
突に勝ち残って送出を続行させるなどの判定をする、い
わゆるＣ３ＭＡ／ＣＤ （Ｃａａｒｒｉｅｒ ５ｅｎｃ
ｅｄ ｌｌｕｌｔｉｐｌｅＡｃｃｅｓｓ／Ｃｏ１１ｉｓ
ｉｏｎ Ｄｅｔｅｃｔｉｏｎ）伝送方式によることか多
く、該Ｃ３ＭＡ／ＣＤ伝送方式は各ノードによる事象発
生が散発的な場合などに有利である。
８号公報に開示されたような技術があった。こうした多
重伝送システムでは、制御対象となる多数の電装品をノ
ード内の制御系に接続して該制御系によりそれらを統括
すると共に、そうしたノードを共通の伝送路に多重接続
し、例えばある特定の電装品を制御したいといった事象
発生時に、当該各ノード間でその旨の情報信号を共通の
伝送路を介して送受している。このとき、伝送路の多重
化は、伝送路が空いていれば自己ノードから情報信号を
送出できる分散多重方式であって、かつ送出中も伝送路
を監視して他ノードによる情報信号との衝突を検出し、
その衝突検出時には送出停止あるいは優先順位により衝
突に勝ち残って送出を続行させるなどの判定をする、い
わゆるＣ３ＭＡ／ＣＤ （Ｃａａｒｒｉｅｒ ５ｅｎｃ
ｅｄ ｌｌｕｌｔｉｐｌｅＡｃｃｅｓｓ／Ｃｏ１１ｉｓ
ｉｏｎ Ｄｅｔｅｃｔｉｏｎ）伝送方式によることか多
く、該Ｃ３ＭＡ／ＣＤ伝送方式は各ノードによる事象発
生が散発的な場合などに有利である。
また、各ノードからの情報信号は、エラー検出等が容易
で信頼性の高い送受（伝送）が可能なよう、その信号形
式を、各ビットの前後に識別ビットか付加される、いわ
ゆる３フエーズのＰＷＭ （ＰｕｌｓｅＷｉｄｔｈ Ｍ
ｏｄｕｌａｔｉｏｎ）とすることが多い。即ち、伝送路
内を伝送される信号はＰＷＭ変調された波形となってい
る。
で信頼性の高い送受（伝送）が可能なよう、その信号形
式を、各ビットの前後に識別ビットか付加される、いわ
ゆる３フエーズのＰＷＭ （ＰｕｌｓｅＷｉｄｔｈ Ｍ
ｏｄｕｌａｔｉｏｎ）とすることが多い。即ち、伝送路
内を伝送される信号はＰＷＭ変調された波形となってい
る。
一方、各ノード内の制御系は、ＣＰＵ などから構成
される、いわゆるコンピュータシステムとされることか
多く、そうしたＣＰＵおよびその周辺はＣＡＮ（Ｃｏｎ
ｔｒｏｌｌｅｒ Ａｒｅａ Ｎｅｔｗｏｒｋ）などとし
て従来から技術的には確立されており、すてに汎用化さ
れて様々な集積回路（ＩＣ）として市場に多数て出回っ
ているため、制御系をローコストて構成てきるというメ
リットかあった。
される、いわゆるコンピュータシステムとされることか
多く、そうしたＣＰＵおよびその周辺はＣＡＮ（Ｃｏｎ
ｔｒｏｌｌｅｒ Ａｒｅａ Ｎｅｔｗｏｒｋ）などとし
て従来から技術的には確立されており、すてに汎用化さ
れて様々な集積回路（ＩＣ）として市場に多数て出回っ
ているため、制御系をローコストて構成てきるというメ
リットかあった。
しかしながら、そうした制御系では、その信号形式かＮ
ＲＺ （Ｎｏｎ Ｒｅｔｕｒｎ Ｔｏ Ｚｅｒｏ）とな
っているため、該制御系と前述したＰＷＨによる伝送路
との間て信号形式を変換してやる必要かあった。しかも
このとき、ただ単に変換したのでは、ＰＷＭからＮＲＺ
への変換の際、ＰＷＭか３フエーズであるためにタイム
ラグを生ずることとなり、上述したような Ｃ３ＭＡ／
ＣＤ伝送方式では衝突検出後の判定の際、その判定に遅
れを生ずるといった不都合かあり、これか伝送不良を招
くため、伝送路を正常に多重化利用できずに信号伝送の
信頼性を低下させるといった問題があった。
ＲＺ （Ｎｏｎ Ｒｅｔｕｒｎ Ｔｏ Ｚｅｒｏ）とな
っているため、該制御系と前述したＰＷＨによる伝送路
との間て信号形式を変換してやる必要かあった。しかも
このとき、ただ単に変換したのでは、ＰＷＭからＮＲＺ
への変換の際、ＰＷＭか３フエーズであるためにタイム
ラグを生ずることとなり、上述したような Ｃ３ＭＡ／
ＣＤ伝送方式では衝突検出後の判定の際、その判定に遅
れを生ずるといった不都合かあり、これか伝送不良を招
くため、伝送路を正常に多重化利用できずに信号伝送の
信頼性を低下させるといった問題があった。
［発明の目的］
この発明は、上記のような背景に鑑みてなされたものて
あり、Ｃ３ＭＡ／ＣＤ 伝送方式における信号衝突時
でもその判定に遅れを生じないようＮＲＺとＰＷＭを相
互変換てきる多重伝送装置の提供、をその目的とする。
あり、Ｃ３ＭＡ／ＣＤ 伝送方式における信号衝突時
でもその判定に遅れを生じないようＮＲＺとＰＷＭを相
互変換てきる多重伝送装置の提供、をその目的とする。
［発明の構成］
上記目的達成のため、本発明による多重伝送装置は、Ｃ
ＰＵ制御される外部装置をノード内の制御系に接続して
該制御系によりそれらの外部装置を統括すると共に、そ
うした構成のノードを共通の伝送路に複数接続し、事象
発生時に各々ノード間でその旨情報信号を送受しており
、かつ前記ノードの制御系と伝送路とで互いの処理信号
形式が相違する多重伝送装置において、前記ノードの制
御系と伝送路間に互いの処理信号形式を相互に変換して
整合させるインターフェイスを設け、さらに該インター
フェイスにおける処理信号形式変換のタイムラグを補正
する補正手段を該インターフェイスが備えるように構成
したものである。
ＰＵ制御される外部装置をノード内の制御系に接続して
該制御系によりそれらの外部装置を統括すると共に、そ
うした構成のノードを共通の伝送路に複数接続し、事象
発生時に各々ノード間でその旨情報信号を送受しており
、かつ前記ノードの制御系と伝送路とで互いの処理信号
形式が相違する多重伝送装置において、前記ノードの制
御系と伝送路間に互いの処理信号形式を相互に変換して
整合させるインターフェイスを設け、さらに該インター
フェイスにおける処理信号形式変換のタイムラグを補正
する補正手段を該インターフェイスが備えるように構成
したものである。
以上のように構成すると上記インターフェイスにおける
信号形式変換時のタイムラグが上記補正手段で補正され
るので、信号衝突時の優先判定制御を遅れなく正常なタ
イミングにて実行できる。
信号形式変換時のタイムラグが上記補正手段で補正され
るので、信号衝突時の優先判定制御を遅れなく正常なタ
イミングにて実行できる。
［発明の実施例］
以下、本発明の実施例を添付図面を参照しながら説明す
る。
る。
第１図は、本発明による多重伝送装置の好適な一実施例
における構成図である。
における構成図である。
本発明による多重伝送装置は、第１図に示すノド１その
ものと言ってよく、該ノード１には、図示省略したか様
々多数の電装品が備えられており、それらは制御系とな
るＣＰＵ ２に接続されると共に、そのＣＰ［Ｉ ２に
よって統括されている。そして、このＣＰＵ２は、 Ｎ
ＲＺインタフェイス３およびインタフェイス４を介して
伝送路Ｂに接続される。また、この伝送路Ｂには、図示
省略したか、上記ノード１と同様な構成ではあるが他種
様々な電装品などを備えた他ノードか多数接続されてお
り、これにより多重伝送システムが構成される。
ものと言ってよく、該ノード１には、図示省略したか様
々多数の電装品が備えられており、それらは制御系とな
るＣＰＵ ２に接続されると共に、そのＣＰ［Ｉ ２に
よって統括されている。そして、このＣＰＵ２は、 Ｎ
ＲＺインタフェイス３およびインタフェイス４を介して
伝送路Ｂに接続される。また、この伝送路Ｂには、図示
省略したか、上記ノード１と同様な構成ではあるが他種
様々な電装品などを備えた他ノードか多数接続されてお
り、これにより多重伝送システムが構成される。
ＮＲＺインタフェイス３は、ＣＰＵ２とインタフェイス
４との間に介在して両者の情報信号なＮＲＺにて受は渡
しており、インタフェイス４側はシリアルなＮＲＺ、
ＣＰＵ Ｚ側は、パラレルなＮＲＺ となっているた
め、それらを相互に変換して各々の側へ受は渡している
。また、この ＮＲＺインタフェイス３では、伝送路Ｂ
上における他ノードによる伝送信号との衝突時の優先判
定制御もＣＰＵ ２の指示に基づいて行なわれるか衝突
があるかどうかを検出するためには常にバスの状態を監
視しなくてはならずＣＤ制御７のブロクつてその動作か
行なわれる。
４との間に介在して両者の情報信号なＮＲＺにて受は渡
しており、インタフェイス４側はシリアルなＮＲＺ、
ＣＰＵ Ｚ側は、パラレルなＮＲＺ となっているた
め、それらを相互に変換して各々の側へ受は渡している
。また、この ＮＲＺインタフェイス３では、伝送路Ｂ
上における他ノードによる伝送信号との衝突時の優先判
定制御もＣＰＵ ２の指示に基づいて行なわれるか衝突
があるかどうかを検出するためには常にバスの状態を監
視しなくてはならずＣＤ制御７のブロクつてその動作か
行なわれる。
インタフェイス４は、Ｎｌ？Ｚインタフェイス３と伝送
路Ｂとの間に介在して１両者間て相違した信号形式を、
該インタフェイス４内に備えられたＮＲＺからＰＷＭ
へ変換するＮ／Ｐ変換部５とＰＷＭからＮＲＺ へ
変換するＰ／Ｎ変換部６とにより相互に変換しているか
、夫々の信号形式においてＣ３ＭＡ／ＣＤ 伝送方式
で信号か伝送される点については変りはない。
路Ｂとの間に介在して１両者間て相違した信号形式を、
該インタフェイス４内に備えられたＮＲＺからＰＷＭ
へ変換するＮ／Ｐ変換部５とＰＷＭからＮＲＺ へ
変換するＰ／Ｎ変換部６とにより相互に変換しているか
、夫々の信号形式においてＣ３ＭＡ／ＣＤ 伝送方式
で信号か伝送される点については変りはない。
さて、第２図は、第１図の構成を詳細に示すブロック図
である。また、第３図は、第２図に示す各部の作動を説
明するタイミング図である。
である。また、第３図は、第２図に示す各部の作動を説
明するタイミング図である。
第２図において、８．９．１Ｏ１１１，１２，１３、は
バッファ、５０はＮＲＺ からＰＷＭ ヘ変換すル
Ｎ／Ｐ変換部、６０はＰＷＭ からＮＲＺ へ変換
するＰ／Ｎ変換部、７０は信号の衝突を検出するＣＤ、
７１ は指示によりＳＷＩおよびＳｉ２ の状態を
変更する状態制御、７２はＮ／Ｐ変換部５０の作動すな
わち送信を検出する送信検出、７３はＰ／Ｎ変換部５０
の作動すなわち受信を検出する受信検出である。
バッファ、５０はＮＲＺ からＰＷＭ ヘ変換すル
Ｎ／Ｐ変換部、６０はＰＷＭ からＮＲＺ へ変換
するＰ／Ｎ変換部、７０は信号の衝突を検出するＣＤ、
７１ は指示によりＳＷＩおよびＳｉ２ の状態を
変更する状態制御、７２はＮ／Ｐ変換部５０の作動すな
わち送信を検出する送信検出、７３はＰ／Ｎ変換部５０
の作動すなわち受信を検出する受信検出である。
Ｎ／Ｐ変換部５０ての変換は、第３図に示すように信号
ＴＸから信号Ｓ２への変換となり、回路素子の伝達遅延
分のみの遅れとなるため、略即時と考えて良い。
ＴＸから信号Ｓ２への変換となり、回路素子の伝達遅延
分のみの遅れとなるため、略即時と考えて良い。
一方、Ｐ／Ｎ変換＠６０での変換は、ＰＷＭか第３図の
信号ＳＩに示すようにコードビットｂ２の前後に各々識
別ビットｂ□、ｂ３か付加された３フエーズとなってい
るため、コートビットｂ２を認識判定するまてに遅れを
生し、第３図の信号Ｓ３に示すようなタイムラグｄを生
ずる。
信号ＳＩに示すようにコードビットｂ２の前後に各々識
別ビットｂ□、ｂ３か付加された３フエーズとなってい
るため、コートビットｂ２を認識判定するまてに遅れを
生し、第３図の信号Ｓ３に示すようなタイムラグｄを生
ずる。
状態制＠ｎは、ＣＤ ７０と送信検出７２と受信検出７
３の各々の指示によりＳＷＩ およびＳｉ２ のオ
ン、オフを制御しており、ＳＷＩは、ハスＢの状態をＮ
ＲＺインターフェイス３に伝達するためのスイッチであ
り、Ｓｉ２は、 ＳＷＩ ＯＮ によって検知された
ハスＢの状態に基いて、ハスＢからデータをＮＲＺイン
ターフェイス３に送るべきときにＯＮされるスイッチで
ある。即ち、ＳＷＩは制御ライン、Ｓｉ２はデータライ
ンのスイッチてあり、Ｓｉ２ ＯＮになるときはＳＷＩ
はＯＦＦとなる。
３の各々の指示によりＳＷＩ およびＳｉ２ のオ
ン、オフを制御しており、ＳＷＩは、ハスＢの状態をＮ
ＲＺインターフェイス３に伝達するためのスイッチであ
り、Ｓｉ２は、 ＳＷＩ ＯＮ によって検知された
ハスＢの状態に基いて、ハスＢからデータをＮＲＺイン
ターフェイス３に送るべきときにＯＮされるスイッチで
ある。即ち、ＳＷＩは制御ライン、Ｓｉ２はデータライ
ンのスイッチてあり、Ｓｉ２ ＯＮになるときはＳＷＩ
はＯＦＦとなる。
また、 ＮＲＺインタフェイス３には、ＣＡＮとして従
来から市場に多数流通のＬＳＩ を利用できるため、
ＮＲＺとＰＷＭ との相互変換のための本発明による
インタフェイス４を備えることてエラー検出等が容易で
信頼性の高い多重伝送装置（多重伝送システム）をロー
コストで構成てきる。
来から市場に多数流通のＬＳＩ を利用できるため、
ＮＲＺとＰＷＭ との相互変換のための本発明による
インタフェイス４を備えることてエラー検出等が容易で
信頼性の高い多重伝送装置（多重伝送システム）をロー
コストで構成てきる。
なお、インタフェイス４は、上記実施例に限定されるも
のではなく、例えば、第４図に示すようにしても良い。
のではなく、例えば、第４図に示すようにしても良い。
第４図は、本発明の他の実施例を示すブロック図である
。同図において、１４，１５．ｌｆｉは、バッファ、５
２はＮＲＺデコーダ、５３はメモリ、５４はＰＷＭエン
コータ、６２はＰＷＭデコーダ、６３はメモリ、６４は
Ｎｎｚエンコーダ、７４．７５はＣＤである。
。同図において、１４，１５．ｌｆｉは、バッファ、５
２はＮＲＺデコーダ、５３はメモリ、５４はＰＷＭエン
コータ、６２はＰＷＭデコーダ、６３はメモリ、６４は
Ｎｎｚエンコーダ、７４．７５はＣＤである。
この構成においては、 ＮＲＺからＰＷＭへの変換は
、ＮＩＩＺデコーダ５２からメモリ５３を介してＩＩＷ
Ｍエンコダ５４に受は渡すことて行なわれ、逆の場合も
同様である。このとき、メモリ５３てのデータの受は渡
しのためにそれぞれ書き込みと読み出しのブロックが追
加される。メモリから読み出されるデータはすべて直列
データてあり、その一連のデータの送出などこて停止さ
せるかをＣＤ７４により制御する。
、ＮＩＩＺデコーダ５２からメモリ５３を介してＩＩＷ
Ｍエンコダ５４に受は渡すことて行なわれ、逆の場合も
同様である。このとき、メモリ５３てのデータの受は渡
しのためにそれぞれ書き込みと読み出しのブロックが追
加される。メモリから読み出されるデータはすべて直列
データてあり、その一連のデータの送出などこて停止さ
せるかをＣＤ７４により制御する。
つまり、ＣＤ７４で検出されたバスＢの状態によっては
、いってもデータの送出を停止てきるようになっており
、引き続いて送出するときもメモリ５３から逐次データ
を読み出せば良い。
、いってもデータの送出を停止てきるようになっており
、引き続いて送出するときもメモリ５３から逐次データ
を読み出せば良い。
すなわち、ＣＤ ７５とＣＤ ７４は、独立のタイミン
グで作動制御しており、メモリ６３あるいはメモリ５３
に一時的に信号（データ）を保持させることて、自己ノ
ードと他ノードとの衝突発生を待期しており、これによ
り、ＮＲＺインタフェイス３による信号衝突時における
優先判定制御に遅れが生じないようタイミングをとって
いる。したがって、第４図に示すものも、先に説明した
第２図に示すものと同様な効果を得ることがてきる。
グで作動制御しており、メモリ６３あるいはメモリ５３
に一時的に信号（データ）を保持させることて、自己ノ
ードと他ノードとの衝突発生を待期しており、これによ
り、ＮＲＺインタフェイス３による信号衝突時における
優先判定制御に遅れが生じないようタイミングをとって
いる。したがって、第４図に示すものも、先に説明した
第２図に示すものと同様な効果を得ることがてきる。
［発明の効果］
以上説明したように、この発明によれば、ＮＲＺとＰＷ
Ｍとを相互変換するインタフェイスにおける信号形式変
換時のタイムラグが補正手段で補正されるのて、信号衝
突時の優先判定制御を遅れなく正常なタイミンクにて実
行てきる。また、従来より、多数普及のＣＡＮ のＬ
ＳＩ て制御系を構成てきると共に、伝送路側をＰＷ
Ｍとできるので、エラー検出等が容易て信頼性の高い多
重伝送装置をローコストで実現てきる。
Ｍとを相互変換するインタフェイスにおける信号形式変
換時のタイムラグが補正手段で補正されるのて、信号衝
突時の優先判定制御を遅れなく正常なタイミンクにて実
行てきる。また、従来より、多数普及のＣＡＮ のＬ
ＳＩ て制御系を構成てきると共に、伝送路側をＰＷ
Ｍとできるので、エラー検出等が容易て信頼性の高い多
重伝送装置をローコストで実現てきる。
第１図は本発明による多重伝送装置の好適な一実施例に
おける構成図、第２図は第１図の構成を詳細に示すブロ
ック図、第３図は第２図に示す各部の作動を説明するタ
イミング図、第４図は、本発明の他の実施例を示すブロ
ック図である。 ｌ・・・ノード ２・・・ＣＰＵ （制御系） ３・・・ＮＲＺ インタフェイス ４・・・インタフェイス ７・・・ＣＤ制御（補正手段） Ｂ・・・伝送路 （制御系）
おける構成図、第２図は第１図の構成を詳細に示すブロ
ック図、第３図は第２図に示す各部の作動を説明するタ
イミング図、第４図は、本発明の他の実施例を示すブロ
ック図である。 ｌ・・・ノード ２・・・ＣＰＵ （制御系） ３・・・ＮＲＺ インタフェイス ４・・・インタフェイス ７・・・ＣＤ制御（補正手段） Ｂ・・・伝送路 （制御系）
Claims (1)
- 【特許請求の範囲】 ＣＰＵ制御される外部装置をノード内の制御系に接続し
て該制御系によりそれらの外部装置を統括すると共に、
そうした構成のノードを共通の伝送路に複数接続し、事
象発生時に各々ノード間でその旨情報信号を送受してお
り、かつ前記ノードの制御系と伝送路とで互いの処理信
号形式が相違する多重伝送装置において、前記ノードの
制御系と伝送路間に互いの処理信号形式を相互に変換し
て整合させるインターフェイスを設け、さらに該インタ
ーフェイスにおける処理信号形式変換のタイムラグを補
正する補正手段を該インターフェイスが備えること、 を特徴とする多重伝送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27021788A JPH02116235A (ja) | 1988-10-26 | 1988-10-26 | 多重伝送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27021788A JPH02116235A (ja) | 1988-10-26 | 1988-10-26 | 多重伝送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02116235A true JPH02116235A (ja) | 1990-04-27 |
Family
ID=17483174
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27021788A Pending JPH02116235A (ja) | 1988-10-26 | 1988-10-26 | 多重伝送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02116235A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5402420A (en) * | 1991-08-12 | 1995-03-28 | Nippondenso Co., Ltd. | Communication unit having non-destructive arbitration function |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55121533A (en) * | 1979-03-10 | 1980-09-18 | Meidensha Electric Mfg Co Ltd | Format data converter |
| JPS624658A (ja) * | 1985-07-01 | 1987-01-10 | Sumitomo Electric Ind Ltd | 多重通信システム |
-
1988
- 1988-10-26 JP JP27021788A patent/JPH02116235A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55121533A (en) * | 1979-03-10 | 1980-09-18 | Meidensha Electric Mfg Co Ltd | Format data converter |
| JPS624658A (ja) * | 1985-07-01 | 1987-01-10 | Sumitomo Electric Ind Ltd | 多重通信システム |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5402420A (en) * | 1991-08-12 | 1995-03-28 | Nippondenso Co., Ltd. | Communication unit having non-destructive arbitration function |
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