JPH0750432B2

JPH0750432B2 - デ−タバスプリチャ−ジ回路

Info

Publication number: JPH0750432B2
Application number: JP60078203A
Authority: JP
Inventors: 幸次棚川; 次郎小林
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1985-04-12
Filing date: 1985-04-12
Publication date: 1995-05-31
Anticipated expiration: 2010-05-31
Also published as: JPS61237131A

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、データバス方式を使用した１チップのマイク
ロコンピュータ（以下、マイコンという）、大規模集積
回路（以下、LSIという）等の装置に設けられるデータ
バスプリチャージ回路に関するものである。

（従来の技術）内部データバス構造をもつ１チップマイコン等に設けら
れるデータバスプリチャージ回路は、データバスにデー
タ信号がセットされる前に、データバスの全ビット線を
強制的に論理“1"（電源電位VDD）の初期状態にし、デ
ータ信号をデータバスに確立するまでの時間を短縮する
回路である。

従来、このような分野の技術としては、特開昭56−9458
3号公報、特開昭57−12545号公報、特開昭57−81667号
公報、特開昭57−98028号公報、及び特開昭58−186827
号公報等に記載されるものがあった。以下、その構成を
図を用いて説明する。

第２図は、従来のデータバスプリチャージ回路の一構成
例を示す回路図である。

内部のデータバス１を構成する複数本のビット線には、
レジスタ２及びバスドライバ３で構成されるデータ保持
手段と、充電回路11と、プリチャージ検出回路12とが接
続されている。

充電回路11は、プリチャージ制御信号PRaに基づいてデ
ータバス１の全ビット線を電源電位VDD（論理“1"）に
充電する回路である。プリチャージ検出回路12は、デー
タバス１のビッド線の充電状態を検出する回路である。
この充電回路11及びプリチャージ検出回路12には、プリ
チャージ制御信号生成手段である制御信号発生回路13が
接続されている。制御信号発生回路13は、プリチャージ
検出回路12の出力信号と書込み及びプリチャージ用のク
ロック信号CPaとに基づいてプリチャージ制御信号PRaを
出力する回路である。

また、バスドライバ３にはAND回路14が接続されると共
に、レジスタ２にもAND回路15が接続されている。AND回
路14は、読出し制御信号RCa及びプリチャージ制御信号P
Raに基づき読出し信号を出力してバスドライバ３をオ
ン、オフ制御する回路である。AND回路15は、書込み制
御信号WCa及びクロック信号CPaに基づき書込み信号を出
力してレジスタ３の書込みを制御する回路である。読出
し制御信号RCaと書込み制御信号WCaとのタイミングは、
異なっている。

なお、第２図中、16はプリチャージ制御信号PRaを伝送
する信号線、及び17はクロックCPaを伝送する信号であ
る。また、図示されていないが、データバス１には、例
えば、データバス１との間でデータ信号の授受を行う他
のレジスタ及びバスドライバが接続されている。

以上のように構成される回路の動作を、第３図を参照し
つつ説明する。なお、第３図は第２図の動作波形図であ
る。

先ず、書込み制御信号WCaが論理“0"、及び読出し制御
信号RCaが論理“1"であると仮定する。クロック信号CPa
が“1"から“0"に変化すると、制御信号発生回路13から
出力されるプリチャージ制御信号PRaが“1"から“0"に
なって充電回路11がオン状態となる。これによってデー
タバス１の全ビット線が一定時間、電源電位VDD（論理
“1"）に充電される。

データバス１の全ビット線が“1"になると、プリチャー
ジ検出回路12は一定時間、“1"の出力信号を制御信号発
生回路13へ与える。そのため、プリチャージ制御信号PR
aが“0"から“1"へ変化し、充電回路11がオフ状態とな
る。

次に、読出し制御信号RCaが“0"、書込み制御信号WCaが
“1"であると仮定して、データバス１に接続された他の
レジスタ（図示せず）から該データバス１へデータ信号
が送出されると、プリチャージ検出回路12の出力信号が
“1"から“0"へ変化する。そして、クロック信号CPaが
“0"から“1"へ変化すると、AND回路15から出力される
書込み信号“1"により、データバス１の内容がレジスタ
２に格納される。

次いで、クロック信号CPaが“1"から“0"に変化する
と、充電回路11がオン状態となってデータバス１が“1"
に充電される。充電後、プリチャージ検出回路12及び制
御信号発生回路13により、充電回路11がオフ状態とな
る。そして読出し制御信号RCaが“1"、書込み制御信号W
Caが“0"となると、AND回路14から出力される読出し信
号“1"により、バスドライバ３がオン状態となってレジ
スタ２の内容がデータバス１に出力される。

以上のようにして、データバス１に対するデータ信号の
書込み及び読出し動作が行われる。

（発明が解決しようとする問題点）しかしながら、従来のデータバスプリチャージ回路で
は、次のような問題点があった。

（ａ）読出し制御信号RCaと書込み制御信号WCaとは、
異なるタイミングでAND回路14,15に入力されるため、デ
ータ信号をデータバス１へ送出するためのタイミング用
信号線16と、データ信号をデータバス１から受信するた
めのタイミング用信号線17との２系統の信号線が必要で
ある。この２系統の信号線16,17は、データバス１との
間でデータ信号の授受を行う他のレジスタ、メモリ、I/
Oポート等の全ての部分で必要とするため、データバス
１に沿って各所に配線する必要があり、これによって配
線面積が増大するという問題点があった。

この問題点を解決するために、読出し制御信号RCaと書
込み制御信号WCaとのタイミングを同一にして、クロッ
ク信号CPaとプリチャージ制御信号PRaとを共通化し、信
号線16と17を１本にすることが考えられる。しかし、こ
のようにすると、読出し制御信号RCa、書込み制御信号W
Ca及びクロック信号CPaのタイミングがわずかでもずれ
ると、レジスタ２がプリチャージデータ（オール“1"）
を書込み、あるいは読出してしまう可能性がある。その
ため、読出し制御信号RCaと書込み制御信号WCaとを同一
タイミングにすることが困難である。

（ｂ）従来の回路では、プリチャージの終了を検出す
るための回路12,13を必要とするため、回路構成が複雑
化するという問題点もあった。

本発明は、前記従来技術が持っていた問題点として、配
線面積の増大化と回路構成の複雑化の点について解決し
たデータバスプリチャージ回路を提供するものである。

（問題点を解決するための手段）本発明は、前記問題点を解決するために、書込み信号に
よりデータバス上のデータ信号を入力して保持し、かつ
その保持したデータ信号を読出し信号により該データバ
スへ出力するデータ保持手段と、プリチャージ制御信号
を生成するプリチャージ制御信号生成手段と、前記デー
タ保持手段における入出力動作前に、前記プリチャージ
制御信号に基づき予め前記データバスを充電する充電回
路とを、備えたデータバスプリチャージ回路において、
書込み／読出し信号生成手段を設けている。

書込み／読出し信号生成手段は、第１と第２の論理を有
するクロック信号の第１の論理と読出し制御信号との論
理積に基づき前記読出し信号を生成する第１の論理回路
と、前記クロック信号の第１の論理と前記読出し制御信
号とほぼ同一のパルス幅を有する同一論理の書込み制御
信号との論理積に基づき前記書込み信号を生成する第２
の論理回路とで、構成されている。

さらに、本発明において、前記プリチャージ制御信号生
成手段は、前記クロック信号の第２の論理と該クロック
信号を所定時間遅延させた遅延後の信号とに基づいて前
記充電回路を動作するプリチャージ信号を生成し、かつ
そのプリチャージ信号を、前記遅延後の信号の論理の変
化から前記クロック信号の論理の変化まで生成状態とす
る構成にしている。

（作用）本発明によれば、以上のようにデータバスプリチャージ
回路を構成したので、書込み／読出し信号生成手段とプ
リチャージ制御信号生成手段は、クロック信号に同期し
てプリチャージ動作とデータ信号の読出し（あるいは書
込み）動作とを交互に行わせる働きがある。そのため、
プリチャージ動作中に読出し（あるいは書込み）動作と
なることがない。

即ち、クロック信号が第２の論理（“0"または“1"）の
ときに、プリチャージ制御信号生成手段による所定の遅
延時間後に、充電回路によってデータバスがプリチャー
ジされる。さらに、クロック信号が第１の論理（“1"ま
たは“0"）のときに、第１（あるいは第２）の論理回路
から出力される読出し信号（あるいは書込み信号）によ
り、データ保持手段とデータバスとの間でデータ信号の
読出し（あるいは書込み）が行われる。

このように、一系統のクロック信号と同期してプリチャ
ージとデータ信号の読出し（あるいは書込み）とが交互
に行える。従って、前記問題点を除去できるのである。

（実施例）第１図は、本発明の実施例を示すデータバスプリチャー
ジ回路の回路図である。

第１図において、内部のデータバス20は、複数のビット
線０〜３で構成されている。ビット線の数は、図では４
本示されているが、このデータバス20には、レジスタ21
及びバスドライバ22で構成されるデータ保持手段と、バ
スラッチ回路23とが、接続されている。

レジスタ21は、データ入力端子D0〜D3、データ書込み端
子Ｗ、及びデータ出力端子Q0〜Q3を有し、そのデータ出
力端子Q0〜Q3には、バスドライバ22が接続されている。
バスドライバ22は、レジスタ21の出力をデータバス１へ
送出する回路であり、データ出力端子Q0〜Q3とデータバ
ス20のビット線との間に直列接続された複数のトライス
テート回路等で構成されている。バスラッチ回路23は、
データバス20上のデータを保持する回路であり、例えば
直列接続された２個のNOT回路が各ビット線にそれぞれ
構成された構成をなす。

バスドライバ22には第１の論理回路であるAND回路31が
接続されると共に、レジスタ21にも第２の論理回路であ
るAND回路32が接続され、それらのAND回路31及び32によ
って書込み／読出し信号生成手段が構成されている。ま
た、遅延回路33及びOR回路34からなるプリチャージ制御
信号生成手段が設けられ、このプリチャージ制御信号生
成手段とデータバス20との間に、充電回路35が接続され
ている。

AND回路31は、クロックCPと読出し制御信号RCの論理積
をとり、読出し信号を出力してバスドライバ22をオン、
オフ制御する機能を有している。AND回路32は、クロッ
ク信号CPと書込み制御信号WCとの論理積をとり、書込み
信号をレジスタ21のデータ書込み端子Ｗに与えてそのレ
ジスタ21のデータ書込みを制御する回路である。

遅延回路33は、クロック信号CPを一定時間ｔだけ遅らせ
た遅延信号DLを出力してOR回路34に与えるもので、通常
のインバータ回路２段、あるいはゲート入力容量を用い
たRC回路等で構成されている。OR回路34は、遅延信号DL
及びクロック信号CPを入力し、論理和出力であるプリチ
ャージ制御信号PRを充電回路35へ与える回路である。

充電回路35は、データバス20の全ビット線０〜３を電源
電位VDD（論理“1"）に充電するもので、例えば複数個
のＰ型MOSトランジスタP1〜P4で構成されている。各ト
ランジスタP1〜P4のドレインは電源電位VDDに共通接続
され、そのソースがデータバス20の各ビット線に接続さ
れ、そのゲートがOR回路34の出力端に共通接続されてい
る。

なお、第１図において、36はクロック信号CPを伝送する
信号線である。また、第１図では、レジスタ21及びバス
ドライバ22が１組だけ図示されているが、１チップマイ
コン等がバスドライバと共にデータバス20と接続されて
いる。

次に、以上のように構成される回路の動作を第４図を参
照しつつ説明する。

第４図は第１図の回路各部の信号波形を示すもので、そ
の第４図のS_n,S_n+1はステート、BDはデータバス20の電
位である。

先ず、第４図に示すステートS_n以前の期間において、レ
ジスタ21には論理0101のデータが格納され、かつ読出し
制御信号RC及び書込み制御信号WCが論理“0"であると仮
定する。

ステートS_n期間において、クロック信号CPが第４図のよ
うに論理“1"から“0"に変化すると、遅延回路33はクロ
ック信号CPを時間ｔだけ遅らせた遅延信号DLを出力し、
OR回路34に入力する。OR回路34は、クロック信号CPと遅
延信号Ｄの論理和をとり、“1"から“0"へ変化するプリ
チャージ制御信号PRを出力する。すると、充電回路35の
MOSトランジスタP1〜P4はオン状態となり、データバス2
0の全ビット線電位BDが急速に電源電位VDD（論理“1"）
に充電される。

その後、ステートS_n期間の後半で、クロック信号CPが
“1"になると、それと同一タイミングでプリチャージ制
御信号PRも“1"になり、充電回路35のMOSトランジスタP
1〜P4がオフ状態となって、その充電回路35とデータバ
ス20との間が遮断される。クロック信号CPの“1"への立
上りと同一タイミングで、読出し制御信号RCが“0"から
“1"に変化すると、AND回路31はクロック信号CPと読出
し制御信号RCとの論理積をとり、論理“1"の読出し信号
をバスドライバ22に入力する。すると、バスドライバ22
がオン状態となり、レジスタ21内のデータ0101がデータ
バス20へ送出される。

次に、第４図のステートS_n+1期間において、クロック信
号CPが“1"から“0"になると、時間ｔだけ遅れてプリチ
ャージ制御信号PRも“1"から“0"に変化し、充電回路35
がオン状態となってデータバス20の全ビット線０〜３が
“1"に充電される。

ステートS_n+1期間の後半において、クロック信号CPが
“0"から“1"に変化すると、それと同一タイミングで、
プリチャージ制御信号PRも“0"から“1"に変化し、充電
回路35がオフ状態となってデータバス20から切離され
る。クロック信号CPの“1"への立上りと同一タイミング
で、書込み制御信号WCが“0"から“1"に変化すると、AN
D回路32から出力される書込み信号“1"がレジスタ21の
データ書込み端子Ｗに与えられる。すると、レジスタ21
はデータバス20上のデータ0101をデータ入力端子D0〜D3
へ取込む。この際、データバス20上のデータ0101は、ス
テートS_n+1期間が終了した後も、バスラッチ回路23によ
って時間ｔだけデータバス20上に保持されるため、その
データ0101を書込むことができる。なお、書込み制御信
号WCにおける論理“1"の前半においては、データバス20
上のデータ信号が確立していないために不足データが書
込まれることになるが、最終的に正しいデータに落ちつ
くので、何ら問題はない。

本実施例では、次のような利点を有している。

（ｉ）クロック信号CPは、データバス20にデータ信号
を送信するタイミング信号と、データバス20からデータ
信号を受信するタイミング信号との２つの機能をもつた
め、データバス20に沿って設けられるレジスタ21や、図
示しない他のレジスタ、メモリ、I/Oポート等へクロッ
ク信号CPを伝送する場合、１本の信号線36で足り、これ
によって配線面積を小さくすることができる。しかも、
クロック信号CPに同期してプリチャージ動作を行わせる
ため、従来のようにデータバス20の全ビット線が全て
“1"になったか否かを検出する回路が不要となり、回路
構成が簡単になる。

（ii）第１図において、遅延回路33及びOR回路34がな
い場合を考える。この場合、クロック信号CPと、プリチ
ャージ制御信号PR、読出し制御信号RC及び書込み制御信
号WCとが、同一タイミングになり、それらの各信号CP,P
R,RC,WCのタイミングがわずかでもずれると、レジスタ2
1がプリチャージデータ（オール“1"を書込み、読出し
てしまうおそれがある。そこで、これを防止するため、
遅延回路33及びOR回路34からなる簡単な構成のプリチャ
ージ制御信号生成手段を設け、プリチャージ制御信号PR
の立下り時点（後縁）を遅らせ、データバス20のプリチ
ャージ開始時刻を遅らせている。これにより、データバ
ス20とレジスタ21との間で、的確な入、出力が行える。

なお、本発明の特徴は、クロック信号と同一論理（第４
図でいえば、クロック信号CPの“1"タイミング部分。な
お、これは“0"タイミング部分であってもよい）で書込
みと読出しを行うようにしたことにある。従って、これ
を逸脱することなく、図示の回路を種々変形しうること
はいうまでもない。例えば、第１図のOR回路34を省略
し、これと同機能を有するように充電回路35中の各トラ
ンジスタ構造を変形してもよい。また、第１、第２の論
理回路を、AND回路31,32以外の回路で構成することもで
きる。

（発明の効果）以上詳細に説明したように、本発明によれば、書込み／
読出し信号生成手段の出力とプリチャージ制御信号生成
手段の出力により、クロック信号に同期してプリチャー
ジ動作とデータ信号の読出し（あるいは書込み）動作と
を交互に行わせるようにしたので、プリチャージ動作中
にデータ信号の読出し（あるいは書込み）動作となるこ
とがない。よって、クロック信号のみによってデータ信
号の読出し（あるいは書込み）とプリチャージとを交互
に行うように制御することができ、配線面積の縮小と共
に、簡単な回路構成で、読出し（あるいは書込み）動作
をより正確に行うことができる。

つまり、クロック信号の第１の論理（“1"または“0"）
で、書込みと読出しを行うようにしたので、書込み制御
信号と読出し制御信号の制御を、クロック信号１本で行
うことが可能となり、配線面積の減少と回路構成の簡単
化が図れる。ここで、読出し制御信号と書込み制御信号
とを同一タイミングにすると、クロック信号、読出し制
御信号及び書込み制御信号のタイミングがわずかでもず
れると、データバスとデータ保持手段間の入、出力に誤
動作が生じるおそれがある。しかし、プリチャージ制御
信号生成手段から出力されるプリチャージ制御信号によ
り、データバスプリチャージ開始時刻が遅れるので、前
記の誤動作を簡易、的確に防止できる。従って、このデ
ータバスプリチャージ回路を半導体集積回路中に設けれ
ば、半導体のチップ面積を縮小できる。

【図面の簡単な説明】第１図は本発明の実施例を示すデータバスプリチャージ
回路の回路図、第２図は従来のデータバスプリチャージ
回路の回路図、第３図は第２図の動作波形図、第４図は
第１図の動作波形図である。 20……データバス、21……レジスタ、22……バスドライ
バ、23……バスラッチ回路、31,32……AND回路、33……
遅延回路、34……OR回路、35……充電回路、CP……クロ
ック信号、PR……プリチャージ制御信号、RC……読出し
制御信号、WC……書込み制御信号。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭57−98028（ＪＰ，Ａ) 特開昭56−94583（ＪＰ，Ａ) 特開昭57−12545（ＪＰ，Ａ) 特開昭57−81667（ＪＰ，Ａ)

Claims

【特許請求の範囲】

【請求項１】書込み信号によりデータバス上のデータ信
号を入力して保持し、かつその保持したデータ信号を読
出し信号により該データバスへ出力するデータ保持手段
と、プリチャージ制御信号を生成するプリチャージ制御信号
生成手段と、前記データ保持手段における入出力動作前に、前記プリ
チャージ制御信号に基づき予め前記データバスを充電す
る充電回路とを、備えたデータバスプリチャージ回路において、第１と第２の論理を有するクロック信号の第１の論理と
読出し制御信号との論理積に基づき前記読出し信号を生
成する第１の論理回路と、前記クロック信号の第１の論
理と前記読出し制御信号とほぼ同一のパルス幅を有する
同一論理の書込み制御信号との論理積に基づき前記書込
み信号を生成する第２の論理回路とで構成された書込み
／読出し信号生成手段を設け、前記プリチャージ制御信号生成手段は、前記クロック信
号の第２の論理と該クロック信号を所定時間遅延させた
遅延後の信号とに基づいて前記充電回路を動作するプリ
チャージ信号を生成し、かつそのプリチャージ信号を、
前記遅延後の信号の論理の変化から前記クロック信号の
論理の変化まで生成状態とする構成にした、ことを特徴とするデータバスプリチャージ回路。