JPS626520A - 平衡したエンハンスメント／デプレシヨンモ−ドガリウムひそバツフア／比較回路 - Google Patents
平衡したエンハンスメント／デプレシヨンモ−ドガリウムひそバツフア／比較回路Info
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- JPS626520A JPS626520A JP61151306A JP15130686A JPS626520A JP S626520 A JPS626520 A JP S626520A JP 61151306 A JP61151306 A JP 61151306A JP 15130686 A JP15130686 A JP 15130686A JP S626520 A JPS626520 A JP S626520A
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356017—Bistable circuits using additional transistors in the input circuit
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、２対の緊密に結合されたガリウムひそ電界
効果トランジスタを使用する平衡したエンハンスメント
／デプレションモードガリウムひそバッファ／比較回路
に関するものである。
効果トランジスタを使用する平衡したエンハンスメント
／デプレションモードガリウムひそバッファ／比較回路
に関するものである。
［従来技術］
文部（ＩＥＥＥガリウムひそ集積回路シンポジウム、テ
クニカルダイジェスト１９８４年１１７〜１２０頁）に
は通過ゲートメモリフリップフロップが示されている。
クニカルダイジェスト１９８４年１１７〜１２０頁）に
は通過ゲートメモリフリップフロップが示されている。
それは第４図に示されるような構成であり、それにおい
てはデータバスは通過ゲートを通って交差結合されたエ
ンファンスメントモード（以下Ｅモードという＞１５９
効果トランジスタ（以下ＦＥＴという）の状態の切替え
を行なうように動作する。デプレションモード（以下Ｄ
モードという）ＦＥＴは各交差結合されたＥモードＦＥ
Ｔに対する定電流源としてのみ作用する。
てはデータバスは通過ゲートを通って交差結合されたエ
ンファンスメントモード（以下Ｅモードという＞１５９
効果トランジスタ（以下ＦＥＴという）の状態の切替え
を行なうように動作する。デプレションモード（以下Ｄ
モードという）ＦＥＴは各交差結合されたＥモードＦＥ
Ｔに対する定電流源としてのみ作用する。
別の回路は第５図に示されている。この回路では、追加
のＥモードＦＥＴが第４図のＥモード［ＥＴと並列に接
続されている。これらのＥモードＦＥＴの入力にそれぞ
れ独立にパルスを与えることにより、パルスを与えられ
たＦＥＴはそれらの出力をアース゛に対してオーバード
ライブさせることができ、フリップフロップに新しい状
態を取らせるようになる。
のＥモードＦＥＴが第４図のＥモード［ＥＴと並列に接
続されている。これらのＥモードＦＥＴの入力にそれぞ
れ独立にパルスを与えることにより、パルスを与えられ
たＦＥＴはそれらの出力をアース゛に対してオーバード
ライブさせることができ、フリップフロップに新しい状
態を取らせるようになる。
第４図に示された前記のＲＡＭセルはフリップフロップ
に新しい状態を取らせるようにその出力をオーバドライ
ブするためのバスを必要とする。
に新しい状態を取らせるようにその出力をオーバドライ
ブするためのバスを必要とする。
ＤモードＦＥＴは常に交差結合されたＥモードＦＥＴに
対して“オン”であるようにバイアスを与え、交差結合
されたＥモードＦＥＴの一つは低電圧出力を得るために
常にバイアス電流をオーバードライブする゛オン”にあ
る。したがって、電力は効率的に使用できない。
対して“オン”であるようにバイアスを与え、交差結合
されたＥモードＦＥＴの一つは低電圧出力を得るために
常にバイアス電流をオーバードライブする゛オン”にあ
る。したがって、電力は効率的に使用できない。
第５図に示された前記フリップフロップは状態変化を生
じさせ、したがって入力をバッファするように出力をオ
ーバードライブするように結線されたオアＦＥＴを使用
している。しかしながら、ＦＥＴのバイアス電流は前記
のＲＡＭセルと同様の電力消費によって論理的低出力電
圧を得るためにオーバードライブされなければならない
。この状態は結線されたオアＦＥＴの高いバイアス電流
によってさらに悪化する。この回路はＲＡＭセルより２
個以上多い６個の能動装置を必要とする。
じさせ、したがって入力をバッファするように出力をオ
ーバードライブするように結線されたオアＦＥＴを使用
している。しかしながら、ＦＥＴのバイアス電流は前記
のＲＡＭセルと同様の電力消費によって論理的低出力電
圧を得るためにオーバードライブされなければならない
。この状態は結線されたオアＦＥＴの高いバイアス電流
によってさらに悪化する。この回路はＲＡＭセルより２
個以上多い６個の能動装置を必要とする。
［発明の概要］
この発明のＥ、Ｄモードガリウムひそバラノア比較回路
は２対の緊密結合されたＦＥＴ（ＤモードおよびＥモー
ド対）を使用する。ＤモードＦＥＴは交差結合されたＥ
モードＦＥＴの相補的トラッキング関数の状態を制御す
るために使用される。
は２対の緊密結合されたＦＥＴ（ＤモードおよびＥモー
ド対）を使用する。ＤモードＦＥＴは交差結合されたＥ
モードＦＥＴの相補的トラッキング関数の状態を制御す
るために使用される。
安定状態において、ＤモードＦＥＴは゛′オン゛°であ
り、〜方各ＥモードＦＥＴは゛′オフ″であり、相補出
力においてはＤモードＦＥＴは“ゼロボルト″にバイア
スされ、一方各ＥモードＦＥＴは“オン”にバイアスさ
れる。回路の制御にＤモードＦＥＴを使用する結果、Ｅ
モードＦＥＴをオーバードライブしなければならないバ
イアス電流が減少する。
り、〜方各ＥモードＦＥＴは゛′オフ″であり、相補出
力においてはＤモードＦＥＴは“ゼロボルト″にバイア
スされ、一方各ＥモードＦＥＴは“オン”にバイアスさ
れる。回路の制御にＤモードＦＥＴを使用する結果、Ｅ
モードＦＥＴをオーバードライブしなければならないバ
イアス電流が減少する。
この発明の別の目的は、ＦＥＴ対の一方あるいは双方の
しきい値変化に対する組込み安定度を与えることである
。両ＥモードＦＥＴは共通モードオフセットを加算的に
消去し、差動入力信号を加算的に増幅する。共通モード
オフセットは出力に増加する共通モード電圧を生じる。
しきい値変化に対する組込み安定度を与えることである
。両ＥモードＦＥＴは共通モードオフセットを加算的に
消去し、差動入力信号を加算的に増幅する。共通モード
オフセットは出力に増加する共通モード電圧を生じる。
交差結合されたＥモードＦＥＴは共に同一方向における
この電圧増加を感知し、それらのドレイン電流を共に増
加させ、それによって出力電圧を増加させる。差動電圧
がＥモードＦＥＴに発散する電流振幅を生じて、出力を
同様に発散させる。しかしながら、この発明の回路は、
対のＦＥＴ間のしきい値の処理変化により差動オフセッ
トの生成を最小にするように緊密結合されたＳＡＧ
ＦＥＴを使用する。
この電圧増加を感知し、それらのドレイン電流を共に増
加させ、それによって出力電圧を増加させる。差動電圧
がＥモードＦＥＴに発散する電流振幅を生じて、出力を
同様に発散させる。しかしながら、この発明の回路は、
対のＦＥＴ間のしきい値の処理変化により差動オフセッ
トの生成を最小にするように緊密結合されたＳＡＧ
ＦＥＴを使用する。
したがって、パッケージとして、この発明の回路は集積
回路レイアウトをもたらし、それは安定度を増加させる
。
回路レイアウトをもたらし、それは安定度を増加させる
。
この発明のさらに別の目的は、高い能力のＥモードＦＥ
Ｔを使用して時に複雑な論理機能を構成し、低い能力の
ＥモードＦＥＴが交差結合回路機能においてのみ使用さ
れるようにすることである。
Ｔを使用して時に複雑な論理機能を構成し、低い能力の
ＥモードＦＥＴが交差結合回路機能においてのみ使用さ
れるようにすることである。
したがって、高い能力のＤモードＦＥＴ回路にさらに共
通になり、一方標準の論理回路においてはＥモードＦＥ
Ｔがさらに普通となる。
通になり、一方標準の論理回路においてはＥモードＦＥ
Ｔがさらに普通となる。
この発明のさらに別の・目的は、アンド、ナンド、オア
、ノアおよびインバータ動作を単−回路中で行なうユニ
バーサルなゲート回路を提供することである。この回路
に特有の利点は、そこで認められる固有のヒステレシス
およびこの回路とのインターフェイスに使用される平衡
された信号が標準論理セルおよび回路で得られるものに
比較して雑音許容性が勝れていることである。
、ノアおよびインバータ動作を単−回路中で行なうユニ
バーサルなゲート回路を提供することである。この回路
に特有の利点は、そこで認められる固有のヒステレシス
およびこの回路とのインターフェイスに使用される平衡
された信号が標準論理セルおよび回路で得られるものに
比較して雑音許容性が勝れていることである。
［実施例］
第４図にはランタムアクセスメモリ（ＲＡＭ）中で使用
されるような従来の技術によるメモリセルが示されてい
る。この回路においては、ＦＥＴ（電Ｗ効果トランジス
タ）３および９は、データバス入力１および負のデータ
バス入力８がそれぞれＥモードＦＥＴ７および６の状態
を変化させるように機能するように入力ゲート２によっ
てゲート制御される。したがってＦＥＴ３および９はフ
リップフロップ回路の状態をｌ１１１１１する。Ｄモー
ドＦＥＴ４および５は共通のドレイン電圧Ｖｏを有し、
ＥモードＦＥＴ７および６のための独立の負荷（一定Ｎ
流源）としてのみ作用する。 □第５図および第６
図は従来技術によるＥモードＦＥＴセット・リセットフ
リップフロップ回路を示している。この回路では２対の
ＥモードＦＥＴ１５、１６．１７．１８は、各ＦＥＴが
その対の他のＦＥＴと並列に接続されるように接続され
ている。フリップフロップは、Ｑ入力１２がＦＥＴ１Ｂ
のゲートを制御し、Ｑ入力１１がＦＥＴ１７のゲートを
制御し、Ｓ（セット）入力１３がＦＥＴ１５のゲートを
制御し、Ｒ（リセット）入力１４がＦＥＴ１８のゲート
を制御するように構成されている。ＤモードＦＥＴ１９
および２０は独立の負荷（一定電流源）として各Ｅモー
ドＦＥＴに対して作用し、それらに接続されている。第
６図に示すように、第５図の回路は１対のノアゲートと
等価であり、それぞれ回路のセット人力１３およびリセ
ット入力１４ならびに他方のノアゲートの出力によって
動作する。フリップフロップ回路に対するＱおよびｄ出
力はそれぞれ１２および１１において得られる。
されるような従来の技術によるメモリセルが示されてい
る。この回路においては、ＦＥＴ（電Ｗ効果トランジス
タ）３および９は、データバス入力１および負のデータ
バス入力８がそれぞれＥモードＦＥＴ７および６の状態
を変化させるように機能するように入力ゲート２によっ
てゲート制御される。したがってＦＥＴ３および９はフ
リップフロップ回路の状態をｌ１１１１１する。Ｄモー
ドＦＥＴ４および５は共通のドレイン電圧Ｖｏを有し、
ＥモードＦＥＴ７および６のための独立の負荷（一定Ｎ
流源）としてのみ作用する。 □第５図および第６
図は従来技術によるＥモードＦＥＴセット・リセットフ
リップフロップ回路を示している。この回路では２対の
ＥモードＦＥＴ１５、１６．１７．１８は、各ＦＥＴが
その対の他のＦＥＴと並列に接続されるように接続され
ている。フリップフロップは、Ｑ入力１２がＦＥＴ１Ｂ
のゲートを制御し、Ｑ入力１１がＦＥＴ１７のゲートを
制御し、Ｓ（セット）入力１３がＦＥＴ１５のゲートを
制御し、Ｒ（リセット）入力１４がＦＥＴ１８のゲート
を制御するように構成されている。ＤモードＦＥＴ１９
および２０は独立の負荷（一定電流源）として各Ｅモー
ドＦＥＴに対して作用し、それらに接続されている。第
６図に示すように、第５図の回路は１対のノアゲートと
等価であり、それぞれ回路のセット人力１３およびリセ
ット入力１４ならびに他方のノアゲートの出力によって
動作する。フリップフロップ回路に対するＱおよびｄ出
力はそれぞれ１２および１１において得られる。
第１図はこの発明の１実流例のバッファ／比較回路を示
している。この回路は本質的には電圧比較装置であり、
ＤモードＦＥＴ２８および２９のゲートに供給される電
圧２６および３０を比較する。これらの入力はＦＥＴ３
３および３２の両端に誘起された比例電圧を生じる各Ｆ
ＥＴを通る比例電流を生成する。トラッキングＦＥＴ３
３および３２の両端間のドレイン電圧は交差結合回路に
よって増幅される。
している。この回路は本質的には電圧比較装置であり、
ＤモードＦＥＴ２８および２９のゲートに供給される電
圧２６および３０を比較する。これらの入力はＦＥＴ３
３および３２の両端に誘起された比例電圧を生じる各Ｆ
ＥＴを通る比例電流を生成する。トラッキングＦＥＴ３
３および３２の両端間のドレイン電圧は交差結合回路に
よって増幅される。
ドレイン電圧は、各ＦＥＴがその限界に傾斜上昇するに
したがって互いに反対方向に緊密に追跡される。
したがって互いに反対方向に緊密に追跡される。
第１図の回路においては、各ＦＥＴはそのゲート・ソー
ス電圧が増加するにしたがってドレイン・ソース電流を
増加させる。ＦＥＴ２８および２９は整合した同一の対
であり、同様にＦＥＴ３２および３３も整合した同一の
対である。この回路において、ＦＥＴ２８および２９は
負のしきい値電圧を有し、ＦＥＴ３２および３３はゼロ
しきい値を有する。他の全てのパラメータは等価である
。この回路に対して意図する機能に対しては、ＦＥＴ３
２および３３の相対的しきい値電圧がＦＥＴ２ｇおよび
２９に等しいか大きいことが必要であり、或いは共通ノ
ード電圧に対して出力電圧より大きいことが必要である
。
ス電圧が増加するにしたがってドレイン・ソース電流を
増加させる。ＦＥＴ２８および２９は整合した同一の対
であり、同様にＦＥＴ３２および３３も整合した同一の
対である。この回路において、ＦＥＴ２８および２９は
負のしきい値電圧を有し、ＦＥＴ３２および３３はゼロ
しきい値を有する。他の全てのパラメータは等価である
。この回路に対して意図する機能に対しては、ＦＥＴ３
２および３３の相対的しきい値電圧がＦＥＴ２ｇおよび
２９に等しいか大きいことが必要であり、或いは共通ノ
ード電圧に対して出力電圧より大きいことが必要である
。
他方、回路は増幅作用もなく、ヒステレシスもない。
第１図において、ＦＥＴ２８および３２はＦＥＴ２８よ
び２９の相補的入力制御信号（電圧）の結果として反対
の制御入力信号（電圧）を有する。換言すればＦＥＴ２
８の制御いる筒は高く、ＦＥＴ３３の制御入力信号は低
い。反対のことはＦＥＴ２８および３２を備えたトーテ
ムポール回路に対しても言える。
び２９の相補的入力制御信号（電圧）の結果として反対
の制御入力信号（電圧）を有する。換言すればＦＥＴ２
８の制御いる筒は高く、ＦＥＴ３３の制御入力信号は低
い。反対のことはＦＥＴ２８および３２を備えたトーテ
ムポール回路に対しても言える。
ＦＥＴ２８および３３ならびに２９および３２からなる
２個のトーテムポール回路はそれぞれＦＥＴの交差結合
作用を除けばソースフォロア回路として作用し、それは
無安定〈フリップフロップ回路）を生じる。差動入力が
相互に交差しているから、無安定回路は所望のヒステレ
シスが得られるまで出力の変化に抵抗し、その後出力状
態は反対樵性に切替えられ、ヒステレシスループの極性
を反転する。
２個のトーテムポール回路はそれぞれＦＥＴの交差結合
作用を除けばソースフォロア回路として作用し、それは
無安定〈フリップフロップ回路）を生じる。差動入力が
相互に交差しているから、無安定回路は所望のヒステレ
シスが得られるまで出力の変化に抵抗し、その後出力状
態は反対樵性に切替えられ、ヒステレシスループの極性
を反転する。
このヒステレシスのためにもしも入力信号が浮遊する（
３状態）ことができれば、回路はその最後の出力状態を
維持し、第４図および第５図に示されたようなＲＡＭお
よび５ＲＦＦの構成に有用である。
３状態）ことができれば、回路はその最後の出力状態を
維持し、第４図および第５図に示されたようなＲＡＭお
よび５ＲＦＦの構成に有用である。
共通モード入力信号はバイアス電圧から出力へのＦＥＴ
２８および２９の通過ゲート機能の増加を生じる。ＦＥ
Ｔ３２および３３はアースに対するそれらの通過ゲート
機能（電流）における増加を共通モードにおいて生じる
交差結合入力信号中の共通の増加を感知する。これは正
味のノード電流（キルヒフォッフの電流の法則）の平衡
に必要な共通モード出力信号を減少させる。出力信号は
ＦＥＴ２８および２９における入力信号バイアスから減
算される。したがってＦＥＴ３２および３３の共通モー
ドは加算的に共通モード排除率を増加させる。
２８および２９の通過ゲート機能の増加を生じる。ＦＥ
Ｔ３２および３３はアースに対するそれらの通過ゲート
機能（電流）における増加を共通モードにおいて生じる
交差結合入力信号中の共通の増加を感知する。これは正
味のノード電流（キルヒフォッフの電流の法則）の平衡
に必要な共通モード出力信号を減少させる。出力信号は
ＦＥＴ２８および２９における入力信号バイアスから減
算される。したがってＦＥＴ３２および３３の共通モー
ドは加算的に共通モード排除率を増加させる。
第１図において、入力端子２Ｇにおける正電圧はＦＥＴ
２８を高レベルに導き、ＥモードＦＥＴ３２中に比較的
低い３ｓ電状態を生じ出力端子２７に高レベル出力を生
じる。一方ＤモードＦＥＴ２９は低導電状態にあり、Ｆ
ＥＴ３３は高導電状態であり、出力端子３１は低レベル
である。回路はＤモードＦＥＴの一つにおける高電圧入
力がそのＤモードＦＥＴを高レベルに導き、したがって
、その特定の側にあるＥモードＦＥＴから電流を圧倒し
、その側で高レベル出力を生じる。実験ではフリップフ
ロップ回路が１つの状態から他の状態に切替え中に消費
する電流が少ないことが認められた。
２８を高レベルに導き、ＥモードＦＥＴ３２中に比較的
低い３ｓ電状態を生じ出力端子２７に高レベル出力を生
じる。一方ＤモードＦＥＴ２９は低導電状態にあり、Ｆ
ＥＴ３３は高導電状態であり、出力端子３１は低レベル
である。回路はＤモードＦＥＴの一つにおける高電圧入
力がそのＤモードＦＥＴを高レベルに導き、したがって
、その特定の側にあるＥモードＦＥＴから電流を圧倒し
、その側で高レベル出力を生じる。実験ではフリップフ
ロップ回路が１つの状態から他の状態に切替え中に消費
する電流が少ないことが認められた。
第２図はこの発明の１実施例を示している。それにおい
てはユニバーサルゲートを形成するために第１図の回路
にいくつかの素子が付加されている。すなわち、基本回
路のＦＥＴ２８−３２に対してＤモードＦ Ｅ Ｔ３７
．３８．４３が追加されてアンドゲートが形成されてい
る。同様に第１図の基本回路からＦＥＴ３２と並列にＤ
モードＦＥＴ３９が接続されてオアゲートが形成されて
いる。また回路中にはいくつかのインバータが設けられ
ている。
てはユニバーサルゲートを形成するために第１図の回路
にいくつかの素子が付加されている。すなわち、基本回
路のＦＥＴ２８−３２に対してＤモードＦ Ｅ Ｔ３７
．３８．４３が追加されてアンドゲートが形成されてい
る。同様に第１図の基本回路からＦＥＴ３２と並列にＤ
モードＦＥＴ３９が接続されてオアゲートが形成されて
いる。また回路中にはいくつかのインバータが設けられ
ている。
第３図にはＦＥＴ３２および３３と直列に接続された平
衡ＥモードＦＥＴ４４を備えている以外は第１図の回路
と類似している回路バ示されて’６ｚる。平衡Ｕモード
ＦＥＴ４４はより大きな増幅率を与え、したがってより
速いスイッチング時間を生じる。
衡ＥモードＦＥＴ４４を備えている以外は第１図の回路
と類似している回路バ示されて’６ｚる。平衡Ｕモード
ＦＥＴ４４はより大きな増幅率を与え、したがってより
速いスイッチング時間を生じる。
平衡ＥモードＦＥＴ４４はＦＥＴ２８および３２ならび
に２９および３３を通る２個の電流路によって共通の電
流シンク（ｓｉｎｋ）に対して競合する。これは電流ス
イッチング効果を生じる。第２に平衡ＦＥＴはアースか
らトラッキングＦＥＴのゲート・ソースキャパシタンス
を分離する。実験によれば、フリップフロップの状態の
切替えにおける過渡現象を阻止するのに有用である。
に２９および３３を通る２個の電流路によって共通の電
流シンク（ｓｉｎｋ）に対して競合する。これは電流ス
イッチング効果を生じる。第２に平衡ＦＥＴはアースか
らトラッキングＦＥＴのゲート・ソースキャパシタンス
を分離する。実験によれば、フリップフロップの状態の
切替えにおける過渡現象を阻止するのに有用である。
前記回路の応用はＶＡＸコンピュータシミュレーション
プログラムＳＰＭＣＥおよびＩ’８ＭポータプルＰＣコ
ンピュータシミュレーションプログラムＭＩＣＲＯＣＡ
Ｐで実証された。これらのシミュレーションは差動比較
装置、論理変換装置、シュミツトドシガーおよび平衡バ
ス受信装置および駆動装置に第１図の回路を直接使用も
のである。
プログラムＳＰＭＣＥおよびＩ’８ＭポータプルＰＣコ
ンピュータシミュレーションプログラムＭＩＣＲＯＣＡ
Ｐで実証された。これらのシミュレーションは差動比較
装置、論理変換装置、シュミツトドシガーおよび平衡バ
ス受信装置および駆動装置に第１図の回路を直接使用も
のである。
第２図に示された外部回路によって基本回路はユニバー
サルなアンド、ナンド、オア、ノア論理ゲートとして動
作する。他の追加の回路によって、ＲＡＭセル通かゲー
ト制御された５ＲＦＦ、ストローブされたＡＤＣ用比較
装置、アナログサンプルおよび保持装置、電圧制御遅延
装置および電圧およびデジタルＩＱ １０発振器で次に
使用されるデジタル制御遅延装置とて動作できる。その
他の応用も研究によって明らかにされるであろう。本質
的に平衡Ｅ、ＤモードＧａＡｓバッファ／比較回路機能
は多くの回路に適用するのに有用である。
サルなアンド、ナンド、オア、ノア論理ゲートとして動
作する。他の追加の回路によって、ＲＡＭセル通かゲー
ト制御された５ＲＦＦ、ストローブされたＡＤＣ用比較
装置、アナログサンプルおよび保持装置、電圧制御遅延
装置および電圧およびデジタルＩＱ １０発振器で次に
使用されるデジタル制御遅延装置とて動作できる。その
他の応用も研究によって明らかにされるであろう。本質
的に平衡Ｅ、ＤモードＧａＡｓバッファ／比較回路機能
は多くの回路に適用するのに有用である。
以上、この発明を特定の装置と関連して説明したが、こ
の説明は単なる例示に過ぎないものであって、特許請求
の範囲に記載されたこの発明の技術的範囲を限定するも
のではないことを明確に理解すべきである。
の説明は単なる例示に過ぎないものであって、特許請求
の範囲に記載されたこの発明の技術的範囲を限定するも
のではないことを明確に理解すべきである。
【図面の簡単な説明】
第１図はこの発明の１実施例の平衡Ｅ、ＤモードＧａＡ
Ｓバッファ／比校同校回路略化した回路図であり、第２
図はこの発明の他の実施例のユニバーサルなゲート回路
の回路図であり、第３図はこの発明のさらに他の実施例
の追加の平衡ＦＥＴを有する基本的な平衡Ｅ、Ｄモード
（３ａ Ａ Ｓ ／ｌツフ？／比較回路の簡略化した回
路図である。第４図、第５図および第σ図は従来技術に
よるものの回路図である。 ２８、２９・・・ＤモードＦＥＴ１３２．３３・・・Ｅ
モードＦＥＴ、２６．３０・・・入力端子、２７．３１
・・・出力端子。
Ｓバッファ／比校同校回路略化した回路図であり、第２
図はこの発明の他の実施例のユニバーサルなゲート回路
の回路図であり、第３図はこの発明のさらに他の実施例
の追加の平衡ＦＥＴを有する基本的な平衡Ｅ、Ｄモード
（３ａ Ａ Ｓ ／ｌツフ？／比較回路の簡略化した回
路図である。第４図、第５図および第σ図は従来技術に
よるものの回路図である。 ２８、２９・・・ＤモードＦＥＴ１３２．３３・・・Ｅ
モードＦＥＴ、２６．３０・・・入力端子、２７．３１
・・・出力端子。
Claims (5)
- （１）信号を通過ゲートさせる複数の手段と、入力信号
を前記信号を通過ゲートさせる複数の手段の一つに導く
手段と、 前記入力信号の相補的な負信号を前記信号を通過ゲート
させる複数の手段の他のものに導く手段と、 前記信号を通過ゲートさせる複数の手段の前記一つおよ
び前記他のものを前記信号を通過ゲートさせる複数の手
段のさらに他のものとそれぞれ直列に接続する手段と、 前記信号を通過ゲートさせる複数の手段の前記他のもの
のそれぞれから出力信号およびその相補出力を得る手段
とを具備していることを特徴とする平衡したエンハンス
メント／デプレションモードバッファ／比較回路。 - （２）前記信号を通過ゲートさせる複数の手段の一つは
デプレションモード電界効果トランジスタを具備し、そ
のゲートは前記入力信号に接続されている特許請求の範
囲第１項記載の回路。 - （３）前記信号を通過ゲートさせる複数の手段の他のも
のはデプレションモード電界効果トランジスタを具備し
、そのゲートは前記入力信号の相補的な負信号を供給さ
れている特許請求の範囲第２項記載の回路。 - （４）前記信号を通過ゲートさせる複数の手段のさらに
他のものは１対のエンファンスモード電界効果トランジ
スタを具備し、そのゲートはそれぞれ前記デプレション
モード電界効果トランジスタのソースに接続されている
特許請求の範囲第３項記載の回路。 - （５）前記デプレションモード電界効果トランジスタに
並列に接続されたデプレションモード電界効果トランジ
スタを具備し、そのゲートは前記入力信号の相補的な負
信号を供給されて、前記並列に接続されたデプレション
モード電界効果トランジスタのゲートは他の入力信号の
相補的な負信号を供給されている特許請求の範囲第４項
記載の回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/750,816 US4654547A (en) | 1985-06-28 | 1985-06-28 | Balanced enhancement/depletion mode gallium arsenide buffer/comparator circuit |
| US750816 | 1985-06-28 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
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Family
ID=25019284
Family Applications (1)
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Country Status (3)
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| JP (1) | JPS626520A (ja) |
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-
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Also Published As
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