DE2649725A1 - Volladdier-/subtrahierschaltung - Google Patents

Description

GLAWE, DELFS, MOLL & PARTNER

DR.-ING. RICHARD GLAWE. MÖNCHEN DIPL.-1NG. KLAUS DELFS, HAMBURG D1PL.-PHYS. DR. WALTER MOLL, MÖNCHEN DIPL.-CHEM. DR. ULRICH MENGDEHL, HAMBURG

8 MÖNCHEN 26 POSTFACH 37 LIEBHERRSTR. 20 TEL. (0β9) 22 65 48 TELEX 52 25 05

MÜNCHEN

A 67

2 HAMBURG» POSTFACH 2570 ROTHENBAUM-CHAUSSEE 58 TEL. (040)41020 08 TELEX 21 29 21

Nippon Electric Co., Ltd.
Minato-ku, Tokio, Japan

Volladdier-/Subtrahierschaltung

Die Erfindung betrifft eine Volladdier-/Subtrahierschaltung und insbesondere eine binäre Volladdier-ZSubtrahierschaltung zur Durchführung der Addition und Subtraktion von binären Operandensignalen.

Eine binäre Volladdier-ZSubtrahierschaltung empfängt drei binäre Eingangssignale, die aus zwei Operandensignalen und einem Additions- oder Subtraktions-tJbertragssignal bestehen,

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ORIGINAL INSPECTED

und führt die arithmetische Operation einer Addition und Subtraktion durch, um zwei binäre Ausgangssignale zu erzeugen, die aus einem Ergebnissignal und einem nächsten Additions- oder Subtraktions-Übertragssignal bestehen, heim das Steuersignal zur Addition gegeben wird, empfängt die Schaltung das Augend- (1. Summand), Addend- (2. Summand) und Übertragssignal und erzeugt das Summensignal und das nächste Übertragssignal. Wenn andererseits das Steuerungssignal für eine Subtraktion gegeben wird, empfängt die Schaltung das Minuend-, Subtrahend- und Subtraktions-Übertragssignal und erzeugt das Differenz- und nächste Subtraktions-Übertragssignal. Die bisher bekannten Volladdier-ZSubtrahierschaltungen bestehen aus einer großen Anzahl von G-atterschaltkreisen, und die Verbindungen zwischen diesen G-atterschaltkreisen sind auch sehr komplex. In einem G-atterschaltkreis wird normalerweise ein G-atterausgangssignal an seinem Ausgang abgenommen, das gegenüber dem Eingangssignal eine Zeitverzögerung aufweist. Da ein Signal die G-atterschaltkreise, die in einer Volladdier-/Subtrahierschaltung in mehreren Stufen miteinander verbunden sind, durchlaufen muß, wird das Ausgangssignal um einen Betrag verzögert, der der Anzahl der Stufen der Gatters chaltungen proportional ist. Um arithmetische Operationen mit mehrstelligen Zahlen gleichzeitig durchführen zu können, sollten die Volladdier-ZSubtrahierschaltungen, deren Zahl gleich der Zahl der Stellen beträgt, parallel geschaltet werden. Da dann ein Additions- oder Subtraktions-Übertragssignal

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von- der nachstriiedrigeren Steile an den Eingang einer VoIladdier-ZSubtrahierschaltung einer nächsthöheren Stelle mit einer Zeitverzögerung angelegt wird, die der Zahl der Stufen der G-atterschaltungen, wia oben "beschrieben wurde, proportional ist, wird ein Additions- oder Subtraktions-übertragssignal an der signifikantesten Stelle um eine Zeitdauer verzögert, die der Verzögerungszeit einer Volladdier-ZSubtrahierschaltung multipliziert mit der Anzahl der Stellen der Operanden entspricht. Folglich wird die für arithmetische Operationen benötigte Zeit verlängert, und es wird notwendig, die Zeitfolge zwischen einem Additions- oder Subtraktions-Übertragssignal und einem Ergebnissignal einzustellen.

Demzufolge besteht eine wesentliche Aufgabe der Erfindung darin, eine Volladdier-ZSubtrahierschaltung zu schaffen, die die für arithmetische Operationen benötigte Zeit verkürzen kann.

Eine weitere wichtige Aufgabe der Erfindung besteht darin, eine Volladdier-ZSubtrahierschaltung mit einer einfachen Konstruktion zu schaffen.

Eine weitere wesentliche Aufgabe der Erfindung besteht darin, eine Volladdier-ZSubtrahierschaltung zu schaffen, die unter Verwendung von Feldeffekttransistoren (FET), die hinsichtlich einer Schaltungsintegration extrem günstig sind, aufgebaut werden kann.

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Eine weitere wichtige Aufgabe der Erfindung besteht darin, eine Volladdier-ZSubtrahierschaltung zu schaffen, die einen völlig neuen Schaitungsaufbau aufweist, der eine VolladditionZ Subtraktion unter Verwendung nur eines einzigen Vierteladdierers ermöglicht.

Eine Punktions- oder Wahrheitstabelle, die die für eine Volladdier-ZSubtrahierschaltung nötigen Operationen darstellt, ist in der folgenden Tabelle 1 dargestellt:

Tabelle 1

A	B	C	Op	Fout	Ca/Bo	A	B	C	Op	Fout	Ca/Bo
0	0	0	1	O	O	O	O	O	O	O	O
1	0	0	1	1	O	1	O	O	O	1	O
0	1	0	1	1	O	O	1	O	O	1	1
1	1	0	• 1	O	1	1	1	O	O	O	O
0	0	1	1	1	, O	O «	O	1	O	1	1
1	0	1	1	O	1	1	O	1	O	O	O
0	1	1	1	O	1	O	1	1	O	O	1
1	1	1	1	1	1	1	1	1	O	1	1

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In dieser Tabelle kennzeichnet der Buchstabe A ein Operandensignal (Augend/Minuend), B das andere Operandensignal (Addend/Subtrahend) und C das Additions- oder Subtraktions-Übertragssignal von einer nächstniedrigeren Stelle. I¹ + kennzeichnet ein durch die arithmetische Operation erhaltenes Ergebnissignal (Summe/Differenz) und Ca/Bo ein nächstes Additions- oder Subtraktions-Übertragssignal für eine nächsthöhere Stelle. Zusätzlich dazu kennzeichnet Op ein Steuerungs- oder Auswahlsignal, das den Operationsmodus (Addition/Subtraktion) steuert oder auswählt. Im dargestellten lalle wird, wenn Op eine logische "1" ist, ein Additionsergebnis und ein nächster Übertrag erhalten, wogegen, wenn Op eine logische "0" ist, ein Subtraktionsergebnis und ein nächster Subtraktionsübertrag erhalten werden. Erfindungsgemäß wird eine Volladdier-ZSubtrahierschaltung geschaffen, die die in Tabelle 1 dargestellten Beziehungen erfüllt und die einen sehr einfachen Aufbau aufweist. Insbesondere weist die erfindungsgemäße Yolladdier-/Subtrahierschaltung eine Exe lusiv-ODER-Schaltung oder Antivalenz-Schaltung zur Erzeugung eines logischen Summenausdrucks aus dem Α-Signal und dem B-Signal, einen Ergebnissignalgenerator, einen Additionsund Subtraktions-Übertragssignalgenerator und eine Auswahlschaltung auf, die entweder das Additions- oder Subtraktions-Übertragssignal von dem Additions- und Subtraktions-Übertragssignalgenerator auswählt, um an dessen Ausgang entweder ein nächstes Additions- oder Subtraktions-Übertragssignal abzu-• nehmen.

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Der Ergebnissignalgenerator erzeugt das C-Signal und gibt das C-Signal selbst oder dessen invertiertes Signal (ein
wahres oder komplementäres Signal des G-Signals) als Ausgangsergebnis signal in Abhängigkeit vom Ausgangssignal der
Bxclusiv-ODER-Schaltung ab. Insbesondere weist der Ergebnissignalgenerator eine Vorrichtung zum wahlweisen übertragen
eines wahren und eines komplementären Signales des C-Signales an seine Ausgangsklemme auf, je nachdem, ob das wahre Ausgangssignal der Exciusiv-ODER-Schaltung eine logische "0"
oder "1" ist. Der Additions- und Subtraktions-übertragssignalgenerator erzeugt das B- und C-Signal und gibt eines dieser Signale als ein Additions-Übertragssignal und das andere als ein Subtraktions-übertragssignal ab, jeweils in Abhängigkeit vom Ausgangssignal der Exclusiv-üDER-Schaltung. Insbesondere überträgt der Additions- und Subtraktions-Übertragssignalgenerator wahlweise das B-Signal und C-Signal zur Auswahl Schaltung als ein nächstes Additions-Übertragssignal, je nachdem, ob das wahre Ausgangssignal der Exclusiv-ODER-Schaltung eine logische "0" oder "1" ist, und zur gleichen Zeit
überträgt er wahlweise das C- und B-Signal zur Auswahlschaltung als ein nächstes Subtraktions-übertragssignal, je nachdem, ob das wahre Ausgangssignal der Exelusiv-ODER-Schaltung eine logische "0" oder ¹M" ist.

Die Exclusiv-ODER-Schaltung kann einen Vierteladdierer
mit einem mit dem Ausgang verbundenen Inverter aufweisen,

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um ein komplementäres Ausgangssignal zu erhalten. Die Ergebnissignal -Erzeugungsschaltung weist vorzugsweise ein erstes Übertragungsgatter, das durch das wahre Ausgangssignal der Exclusiv-ODER-Schaltung gesteuert und an dessen Eingang das G-Signal angelegt wird, ein zweites Übertragungsgatter, das durch das komplementäre Ausgangssignal der Exclusiv-ODER-Schaltung gesteuert und an dessen Eingang ein zum C-Signal komplementäres Signal angelegt wird, und eine Ausgangsklemme für das Ergebnissignal auf, die mit den Ausgängen des ersten und zweiten Übertragungsgatters verbunden ist. Der Additionsund Subtraktions-Übertragssignalgenerator weist vorzugsweise eine Additions-übertragssignalgeneratorschaltung und eine Subtraktions-Übertragssignalgeneratorschaltung auf, wobei die erstere ein drittes Übertragungsgatter, das durch das Ausgangssignal der Exclusiv-ODER-Schaltung gesteuert und an dessen Eingang das B-Signal angelegt wird, ein viertes übertragungsgatter, das durch das komplementäre Ausgangssignal der Exclusiv-ODER-Schaltung gesteuert und an dessen Eingang das C-Signal angelegt wird, und eine Additions-Übertragssignalausgangsklemme aufweist, die mit dem Ausgang des dritten und vierten Übertragungsgatters verbunden ist. Die Subtraktions-übertragssignal-Erzeugungsschaltung weist ein fünftes Übertragungsgatter, das durch das wahre Ausgangssignal der Exclusiv-ODER-Schaltung gesteuert und an dessen Eingang das C-Signal angelegt wird, ein sechstes Übertragungsgatter, das durch das komplementäre Ausgangssignal der Exclusiv-ODER-

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Schaltung gesteuert und an dessen Eingang das B-Signal angelegt wird, und eine Subtraktions-Übertragssignalausgangsklemme auf, die mit dem Ausgang des fünften und sechsten übertragungsgatters verbunden ist. Die Auswahlschaltung empfängt ein Additionsbefehlssignal oder ein Subtraktionsbefehlssignal und gibt, in Abhängigkeit vom Additionsbefehlssignal, an seinem Ausgang das Ausgangssignal der Additions-Übertragssignal-Erzeugungsschaltung ab, während es, in Abhängigkeit vom Subtraktionsbefehlssignal, an seinem Ausgang das Ausgangssignal der Subtraktions-Übertragssignal-Erzeugungsschaltung abgibt.

Eine Ausführungsform der Erfindung wird anhand der Zeichnungen näher beschrieben. Es zeigen:

Fig. 1 ein Schaltungsdiagramm einer bevorzugten Ausführungsform der Erfindung und

Fig. 2 ein Blockdiagramm einer Schaltungsanordnung, die für die Durchführung von Paralleloperationen für mehrstellige Zahlen verwendet wird.

In Fig. 1 sind mit I.., I₂ und I₅ Inverterschaltungen und mit T. bis T._n und T₁. Feldeffekttransistoren (FET) gekennzeichnet. Die Schaltung nach Fig. 1 weist einen Tierteladdierer 1, eine Ergebnissignal-Erzeugungsschaltung 2, eine

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Additions-Übertragssignal-Brzeugungsschaltung 3, eine Subtraktions-UlDertragssignal-Erzeugungssclialtung 4 und eine Operationsmodus-Auswahlschaltung 5 auf.

Ein aus drei PET's T„, T_Q und T_L "bestehender Vierteladdierer 1 realisiert die Exclusiv-ODER-Punktion oder Antivalenzfunktion, d.h. in Abhängigkeit von zwei Eingangssignalen) dem A- und B-Signal, wird an seinem Ausgang ein "binäres Ausgangssignal abgegeben, das der Exclusiv-ODER-Verknüpfung entspricht. Wenn die beiden Eingangssignale den gleichen Binärwert haben, wird an seinem Ausgang ein Signal "0" abgenommen, während, wenn die beiden Eingangs signale voneinander verschieden sind, an seinem Ausgang ein Signal ¹¹1" abgenommen wird.

Eine Eingangsklemme für das eine Operandensignal A ist verbunden mit einer G-ate-Elektrode des PET T₇ und einer Source-Elektrode des PET Tg. Eine Eingangsklemme des anderen Operandensignals B ist verbunden mit einer Source-Elektrode des PET Τγ und einer Gate-Elektrode des PET 2_Q. Die Drain-Elektroden der PET's Tr₇ und T_Q sind miteinander verbunden an einer Ausgangsklemme 6 der Vierteladdiererschaltung 1. Der Last-PET T-j-, dessen Gate- und Drain-Elektrode miteinander verbunden sind, liegt zwischen einer Ausgangskiemme 6 und einer Stromquelle E.

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26497?5 Λ

Die E-rgebniKsigniJ>ürzeugungssch&'ltung 2 weist einer. Tl'T Ί_Λ, der ein auf daß Ausfeengssignai der Viertelcddierer&elialtun^ 1 ansprechendes übertragung gatter cildet, und einen FET I¹ ρ auf, der ein auf das Ausgangs signal eines-. Inverters Γ,., ansprechendes Übertragungsgatter bildet. Der Inverter I^ invertiert das Ausgangssignal der Vierteladdiererschaltung 1 und erzeugt das komplementäre Ausgangssignal. Eine Eingangsklemme für das Additions- oder Subtraktions-übertragsslgnal C von der nächstniedrigeren Stelle ist über einen Inverter I₁ mit einer Source-Elektrode des PET I₂ und direkt mit einer Source-Elektrode des J¹ET 3L verbunden. Die Drain-Elektroden der PET's T₁ und T₂ sind miteinander an einer Ausgangsklemine I¹ . für das Ergebnis signal verbunden. vVenn das Ausgangssig-

nal des Vierteladdierers 1 ^rtO" ist, wird der FET T₁ leitend, so daß an der Klemme F₀₁₁+ öas an die Klemme C angelegte Signal abgenommen wird. Wenn andererseits das Ausgangssignal des Vierteladdierers "1" ist, wird der PET T₂ leitend, so daß an der Ausgangsklemme P . ein invertiertes oder ein komplementäres binäres Signal (ein Ausgangssignal des Inverters I₁) des an die Klemme C angelegten Signals abgenommen wird.

Die Additions-Übertragssignal-Erzeugungsschaltung 3 v/eist einen PET T-, der ein auf das Ausgangssignal des Vierteladdierers 1 ansprechendes Übertragungsgatter bildet, und einen PET T, auf, der ein auf das Ausgangssignal des Inverters I₂ ansprechendes Übertragungsgatter bildet. Die Eingangsklemme

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für das Additions- oder Subtraktions-Übertragssignal C ist mit einer Source-Elektrode des FET T, und die Bingangsklemme i'iir das Signal B mit einer Source-Elektrode des FET S₅ verbunden. Die Drain-Elektroden der ¥£T's T~ und T, sind miteinander an einer Ausgangskleroxie 7 für ät-.a Additions-Übertragsausgangssignal verbunden.

".."enn das Ausgangs signal des Vierteladdierers 1 "0" ist, wird der FET T, leitend, so dai3 am Ausgang 7 der Schaltung 3 das an die Klerane B angelegte Signal abgenommen wird. Wenn andererseits das Ausgangssignal des Vierteladdierers "1" ist, wird der I¹ST¹ T. leitend, so daß am Ausgang 7 der Schaltung 3 das an die Klemme C angelegte Signal abgenommen wird.

Die Subtraktions-Üliertragssignal-Erzeugungsschaltung 4 weist einen PET T₁-, der ein auf das Ausgangs signal des Vierteiaddierers 1 ansprechendes Übertragungsgatter bildet, und einen FET IV auf, der ein auf das Ausgangssignal des Inverters Ig ansprechendes Übertragungsgatter bildet. Die Eingangsklemme C ist mit einer Source-Elektrode des FET T₁- und die Eingangsklemme B mit einer Source-Elektrode des FET Tg verbunden. Die Drain-Elektroden der FET¹S T₅ und Tg sind an einer Ausgangsklemme 8 für das Subtraktions-Übertragssignal miteinander verbunden.

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Wenn das Ausgsngssignal des Tierteladdierers "O" ist, wird der FET Tj- leitend, so daß am Ausgang 8 der Schaltung 4 das an die Klemme C angelegte Signal abgenommen wird. Y/enn andererseits das Ausgangssignal des Tierteladdierers "1" ist, wird der FET T,- leitend, so daß am Ausgang 6 aer Schaltung 4 das an die ICIeame 3 angelegte Signal abgenommen wird.

!•ie Auswahlschaltung 5 weist einen FET T_n, einen FET T₁₀ und einen Inverter I~ auf. Eine Eingangsklemme für das Operations-Befelilssignal Op ist über einen Inverter I~ mit einer G-ate-Eloktrode des FET T_n und direkt mit einer Gate-Elektrode des FET T₁₀ verbunden. Eine Source-Elektrode des

FET T_n ist mit der Ausgangsklemme 7 der Schaltung 3 und eine y

Scurce-Elektrode des FET T₁₀ mit der Ausgangsklemme 8 der Schaltung 4 verbunden. Tie Drain-Elektroden der FET's T_q und T₁₀ sind an der Ausgangsklemme für das Additions- oder Subtraktions-übertragssignal Ca/Bo miteinander verbunden.

Wenn ein Signal "1" an die Klemme Op angelegt wird, um die

Addition durchzuführen, wird der FET T_n leitend, so daß das

Ausgangssignal der Additions-Übertragssignal-Erzeugungsschaltung 3 an der Klemme Ca/Bo abgenommen wird. Wenn andererseits ein Signal "0" an die Klemme Op zur Durchführung der Subtraktion angelegt wird, wird der FET T₁₀ leitend, so daß das Ausgangssignal der Subtraktions-übertragssignal-Erzeugungsschaltung 4 an der Klemme Ca/Bo abgenommen wird.

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Unter der Annahme, daß die binären Eingangssignale entsprechend der "bestimmten binären Daten an die entsprechenden Eingangsklemmen angelegt wurden, treten bei der oben beschriebenen Schaltungsanordnung die folgenden Operationen auf. Der leichteren Erklärung wegen wird angenommen, daß die I¹ET's T. bis T₁₀ und T₁ Feldeffekttransistoren vom P-Kanal-Typ sind und daß eine Spannung von -E Volt (entspricht dem "O"-Niveau) an eine Klemme der Stromquelle E angelegt wurde. Zusätzlich dazu wird angenommen, daß die Spannung E der Stromquelle einen weitaus größeren Spannungswert hat, als die Schwellwertspannung der Feldeffekttransistoren.

Erster Pall: A, B und C haben alle "0"-Hiveau und Op "1"-Niveau

In diesem Fall leiten die FET's T₇, T_g, T₁, T₅, T₅ und T_g, während die FET's Tp> T,, Tg und T₁₀ sperren. Demzufolge nimmt das Signal an der Klemme F . "0"-NiVeau, da das Niveau des C-Signals über FET T₁ übertragen wird, und das Signal an der Klemme Ca/Bo "O"-Niveau an, da das Niveau des B-Signals über die FET's T^ und T_n übertragen wird.

Zweiter Fall: A auf "1"-Niveau, B und C auf "O"-Niveau und Op auf "1"-Niveau

In diesem Fall leiten die FET's Tg, T₂, T., Tg und Tg, während die FET's T₇, T₁, T~, Tf- und T₁₀ sperren. Demzufolge

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go

nimmt das Signal an der Klemme F , " 1 "-Niveau, da das Niveau der Inversion des C-Signals über FET T„ übertragen wird, jedoch das Signal an der Klemme Ca/Bo "O"-Fiveau an, da das Niveau des C-Signals über die FET's T. und Tq übertragen wird.

Auf diese Art und V/eise können, hinsieht lieh der anderen Kombinationen der entsprechenden Eingangssignale, die Additions/Subtraktionsoperationen nach der Funktionstabelle nach Tabelle 1 in ähnlicher V/eise erhalten werden. Bei den oben beschriebenen Operationen wurde die positive Logik gewählt, wobei -E Volt als "O"-Niveau und 0 Volt als "1"-Niveau gewählt wurden. Diese Operationen können jedoch in gleicher Weise auch für die negative logik durchgeführt werden, wobei die Niveaus jeweils entgegengesetzt gewählt werden. Zusätzlich dazu können die Operationen in ähnlicher Art und Weise erhalten werden, selbst wenn T₁ bis T₁₀ Feldeffekttransistoren vom N-Kanal-Typ sind.

Mit der oben beschriebenen Ausführungsform der Schaltungsanordnung wird eine Volladdier-/Subtrahierschaltung erhalten, die eine vollständig einheitliche Konstruktion mit einer weit geringeren Anzahl von Gattern und Bauteilen als ein bekannter Volladdierer/Subtrahierer, und dennoch die gleichen logischen Punktionen aufweist wie der bekannte Volladdierer/Subtrahierer. Bei dieser Schaltung hat, wobei ein Additions- oder Subtraktions-Übertrags signal Ca/Bo erhalten wird, nur eine Stufe des

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Inverters Ip Einfluß auf die Zeitverzögerung, so daß die Verzögerung in der Operationszeit nur 1 χ t ist, wobei t die Verzögerungszeit durch den Inverter Ip darstellt.

Die Erfindung ist jedoch nicht auf die oben beschriebene bevorzugte Ausführungsform beschränkt, sondern kann auch verschiedene veränderte Ausführungsformen annehmen. So können z.B. anstelle der in den Schaltungen 2, 3, 4 und 5 enthaltenen PET's T. bis Tg, Tq und T₁₀ bipolare Transistoren oder andere Übertragungsgatter verwendet werden, um eine Information von einer Eingangsseite zu einer Ausgangsseite nur dann zu übertragen, wenn sie leitend sind. Darüber hinaus kann anstelle des Vierteladdierers 1 eine weitere Exclusiv-ODER-Schaltung mit zwei Eingängen verwendet werden.

Es wird nun anhand von Pig. 2 eine n-stellige Parallel-Addier-/Subtrahier-Schaltung beschrieben, die sich aus einer Kombination von η Volladdier-/Subtrahierschaltungen nach Pig. 1 zusammensetzt. Es ist hier anzumerken, daß jeweils, obwohl es in der Figur nicht dargestellt ist, an die Klemmen Op aller η Schaltkreise L₁ bis L- ein gemeinsames Operations-Befehl s signal angelegt wird. Das Signal P ,₁ wird verzögert, wenn die Daten den Weg einschließlich des Inverters I₁₁ und des PET T₂₁ durchlaufen. Dabei wird angenommen, daß I₁- und Tp. üblicherweise den Inverter I₁ und den PET T_? in der i-ten Volladdier-/Subtrahierschaltung L-. kennzeichnen. Da die Zeit-

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verzögerung zu dem Zeitpunkt, wenn das C -Signal den Inverter I₁₁ durchlaufen hat, gleich t ist und da die Gate-Elektrode des FET Tp-f ^zur Zeit t schon auf "0"-i3"iveau war, ist die maximale Terzögerung am Ausgang F_ou+-t gleich t.

Hinsichtlich der Klemme Ca/Bo 1 ergeben sich die folgenden vier Wegei

1. C₁ durchläuft T₄₁ und

2. C₁ durchläuft Τ_ΚΛ und

3. B₁ durchläuft T₃₁ und Tg₁

4. B₁ durchläuft Tg₁ und ^₁₀₁

Ca/Bo 1

Da das Signal I im Falle des Weges 1 den Inverter I₂₁ durchläuft, wird das liveau der Gate-Elektrode des FET T^₁ mit einer Zeitverzögerung von t auf "0" umgeschaltet, und zu diesem Zeitpunkt befand sich die Gate-Elektrode des FET T_n.

y ι

schon auf "0"-lTiveau, so daß die Zeitverzögerung an der Klemme Ca/Bo 1 gleich t ist. In gleicher Weise ergibt sich im Falle des Weges 2 kein Einfluß eines Inverters auf die Verzögerungszeit, während im Falle des Weges 3 und 4 die Zeitverzögerung gleich t ist, da das Signal den FET T^₁ oder den Inverter I₀₄ durchläuft.

Im nachfolgenden wird nun die Zeitverzögerung an der Klemme ]P .λ- und an der Klemme Ca/Bo 2 betrachtet. Hinsichtlich

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der Klemme P_QU+2 ^ergiht sich eine Gesamt verzögerung von 2 χ t, da das Signal Cp> d.h. das Signal an der Klecime Ca/Bo 1, tun 1 χ t verzögert wird, wenn es den Weg einschließlich des Inverters I₁₂ und des I¹ET T₂₂ durchläuft, und da das Signal an der Klemme Ga/Bo 1 schon um 1 χ t verzögert wurde.

Hinsichtlich des Signals an der Klemme Ca/Bo 2 ergeben sich die folgenden vier Wege, ähnlich des Signals an der Klemme Ca/Bo 1:

1. Ca/Bo 1 durchläuft T,₂ und Tq₂

2. Ca/Bo 1 durchläuft T₅₂ und

5. B₂ durchläuft T₅₂ und T₉₂

4. B₂ durchläuft Tg₂ und

Es wird nun erwartet, daß das Eingangssignal an der Klemme Ca/Bo 1 eine Zeitverzögerung von t aufweist, während das Eingangssignal B₂ ohne Verzögerung angelegt wird. Im falle des Weges 1 wurde zum Zeitpunkt t das Niveau der Gate-Elektroden der PET's T.₂ und Tq₂ schon auf "0" umgeschaltet, so daß die Zeitverzögerung für das Signal an der Klemme Ca/Bo 2 nur t "beträgt. In ähnlicher Weise kann im 3PaIIe der Wege 2, 3 oder 4 die Zeitverzögerung ebenso nur t sein.

Obwohl hinsichtlich der Ausgangsklemme ^_ολχ^-ζ eine Zeitverzögerung von t im Inverter I₁₃ und I¹ET T₂* erwartet wird, ist

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die Zeitverzögerung des Signals an der Klemme Ca/Bo 2 gleich t, und die Gesamtverzogerungszeit beträgt nur 2t.

Wie aus der obigen Beschreibung ersichtlich wurde, ist, selbst im lalle einer Parallel-Addition/Subtraktion von mehrstelligen Zahlen, am Ausgang 1 . nur mit einer Verzögerung zu rechnen, die höchstens zwei Gatterstufen entspricht, und am Ausgang Ca/Bo mit einer Verzögerung, die höchstens einer Gatterstufe entspricht. Da darüber hinaus die Zahl der benötigten Transistoren gering ist, ist eine Schaltungsintegration leichter und weniger kostspielig und wird auch der elektrische Stromverbrauch vermindert.

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Lee rTe i t e

Claims (5)

1. Patent ansprüche

   Volladdier-ZSubtrahierschaltung, dadurch gekennzeichnet , daß sie aufweist:

   eine Exclusiv-ODBR-Schaltung oder eine Antivalenzschaltung zur Erzeugung eines binären Summensignales analog der Exclusiv-ODER-Funktion aus einem ersten (B) und einem zweiten (A) Signal,

   einen Inverter (Ip) zur Inversion des Ausgangssignals der Exelusiv-ODER-Schaltung (1),

   eine Ergebnissignal-Erzeugungsschaltung (2) mit einem ersten Übertragungsgatter (T₁), das durch das Ausgangssignal der Exclusiv-ODER-Schaltung (1) gesteuert und an dessen Eingang ein drittes Signal (C) angelegt wird, einem zweiten Übertragungsgatter (T₂), das durch das Ausgangssignal des Inverters (I₂) gesteuert und an dessen Eingang ein invertiertes Signal des dritten Signals (C) angelegt wird, und mit einer Ergebnis signalausgangsklemme (^₀V₁ + ) > die ^mi"fc &^e? Ausgangsklemme des ersten und zweiten Übertragungsgatters (T₁, T₂) verbunden ist,

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   eine Additions-Ubertragssignal-Erzeugungsschaltung (5) mit einem dritten Übertragungsgatter (T-^), das durch das Ausgangssignal der Exclusiv-ODER-Schaltung (1) gesteuert und an dessen Eingang das erste Signal (B) angelegt wird, einem vierten Übertragungsgatter (T,), das durch das Ausgangssignal des Inverters (I_?) gesteuert und an dessen Eingang das dritte Signal (G) angelegt wird, und mit einer Additions-übertrags-Gignalausgangsklemme (7), die mit der Ausgangsklemme des dritten und vierten Übertragungsgatters (Τ·*, Τ.) verbunden ist,

   eine Subtralrbions-Übertragssignal-Erseugungssciialtuiig (4) mit einem fünften ubertragungsgatter (T₁-), das durch das Ausgangssignal der Exclusiv-ODER-Sehaltung (1) gesteuert und an dessen Eingang das dritte Signal (C) angelegt wird, einen sechsten Übertragungsgatter (Tg), das durch das Ausgangssignal des Inverters (I_?) gesteuert und an dessen Eingang das erste Signal (B) angelegt wird, und mit einer Suotraktions-Übertragssignalausgangsklemme (8), die mit der Ausgangsklemme des fünften und sechsten Übertragungsgatters (T₁-, Tg) verbunden ist, und

   eine Auswahlschaltung (5), die mit der Additions-Übertragssignalausgangsklemme (7) und der Subtraktions-Übertragssignalausgangsklemme (8) verbunden ist, um wahlweise das Additionsübertragssignal oder das Subtraktions-Übertragssignal auszuwählen, in Abhängigkeit von einem Additionsbefehls- oder Subtraktionsbefehlssignal.

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2. 2. Volladdier-ZSubtrahierschaltung nach Anspruch 1, dadurch gekennzeichnet , daß die Exclusiv-ODER-Schaltung einen ersten Feldeffekttransistor (T₇), an dessen Source- und G-ate-Elektrode jeweils das erste und zweite Signal (B, A) angelegt wird, einen zweiten Feldeffekttransistor (T₈)» an dessen Source- und G-ate-Elektrode jeweils das zweite und erste Signal (ä, B) angelegt wird, wobei die Drain-Elektroden des ersten und zweiten Transistors (T₇, T_Q) gemeinsam verbunden sind mit einer Ausgangsklemme (6) der Exclusiv-ODER-Schaltung (1), und eine Last (T₁) aufweist, die mit der Ausgangsklemme (6) und einer Stromquelle (E) verbunden ist.
3. 3. Schaltung, dadurch gekennzeichnet , daß sie aufweist:

   eine die Exclusiv-ODSR-Funktion von einem ersten und zweiten Operandensignal bildende Erzeugungsschaltung, eine Ergebnissignal-Erzeugungsschaltung, die ein das Additions- oder Subtraktions-Übertragssignal darstellendes drittes Signal empfängt und von diesem ein Ergebnissignal und ein dazu invertiertes Signal in Abhängigkeit vom Ausgangssignal der die Exclusiv-ODER-Funktion erzeugenden Schaltung abgibt, eine Additions- und Subtraktions-übertragssignal-Erzeugungsschaltung, die von dem dritten Signal und dem ersten Operandensignal eines als Additions-Übertragssignal und das andere als Subtraktions-Übertragssignal abgibt, jeweils in Abhängigkeit

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   vom Ausgangssignal der die Exeiusiv-ODEE-Funktion erzeugenden Schaltung, und eine Auswahlschaltung, die von dem Additions-Übertragssignal und Subtraktions-Übertragssignal eines auswählt, in Abhängigkeit von einem Befehlssignal für die Addition oder Subtraktion.
4. 4. Schaltung nach Anspruch 3, dadurch gekennzeichnet , daß das erste Operandensignal ein Binärsignal ist, das entweder den Addend oder Subtrahend darstellt, während das zweite Operandensignal ein entweder den Äugenden

   en
   oder Minuend' darstellendes Binärsignal ist.
5. 5. Schaltung, dadurch gekennzeichnet , daß sie aufweist:

   eine erste Eingangsklemme, die ein den Augenden oder Minuenden darstellendes erstes Binärsignal empfängt,

   eine zweite Eingangsklemme, die ein den Addenden oder Subtrahenden darstellendes zweites Binärsignal empfängt,

   eine dritte Eingangsklemme, die ein den Additionsübertrag oder Subtraktionsübertrag darstellendes drittes binäres Signal empfängt,

   eine Steuerklemme, die ein Steuersignal für die Operation

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   der- Addition oder Subtraktion empfängt,

   eine erste Ausgangsklemmen die ein das Ergebnis der Addition oder Subtraktion darstellendes erstes binäres Ausgangssignal liefert,

   eine zweite Ausgangsklemmen die ein den nächsten Additionsübertrag oder nächsten Subtraktionsübertrag darstellendes zweites binäres Ausgangssignal liefert _t

   eine Yierteladdiererschaltung, die mit der ersten und zweiten Eingangsklemme verbunden ist und ein wahres und ein komplementäres Ausgangssigüal der Exelusiv-QBER-Funktion des ersten und zweiten binären Signales erzeugt,

   eine Ergebnissignal-Erzeugungsselialiiung_r die mit der dritten Eingangsklemme und der ersten. Ausgangsklemme verbunden ist und eine Yorriehtung ztm wahlweisen Übertragen eines wahren und eines komplementären Signales des dritten binären Signales, in Abhängigkeit von binären. ^tc0^tl- und ^lt 1 "-Signalen des wahren Ausganges der Yierteladdierersehaltung, an die erste Ausgangsklemme aufweist,

   eine Additions— und Subtraktions—tlbertragssignal-Erzeu— gungsschaltungj, die mit der zweiten und dritten. me verbunden, ist»

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   eine Auswahlschaltung, die mit der Steuerklemme und der zweiten Ausgangsklemme verbunden ist,

   wobei die Additions- und Subtraktions-übertragssignal-Erzeugungsschaltung wahlweise das zweite Binärsignal und das dritte Binärsignal, in Abhängigkeit von den binären ⁿ0ⁿ- und "!"-Signalen des wahren Ausganges der Yierteladdierersehaltung, zu der Auswahlschaltung als näcjistes Additions-Übertragssignal überträgt und sie auch, wahlweise das dritte Binärsignal und das zweite Binärsignal, in Abhängigkeit τοη binären «0™- und " 1 "-Signalen des wahren Ausganges der Vierteladdierersehaltung, der Auswahlschaltung als näciistes Subtraktionsübertragssignal überträgt und

   wobei die Auswahlschaltung von dem nächsten Additionsibertragssignal und dem nächsten Subtraktions-Übertragssignal eines an die zweite AusgangskleBme überträgt, in Abhängigkeit vom Steuersignal.

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