JPH09258960A - 全加減算器 - Google Patents
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- JPH09258960A JPH09258960A JP8069511A JP6951196A JPH09258960A JP H09258960 A JPH09258960 A JP H09258960A JP 8069511 A JP8069511 A JP 8069511A JP 6951196 A JP6951196 A JP 6951196A JP H09258960 A JPH09258960 A JP H09258960A
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Abstract
(57)【要約】
【課題】 加算ないし減算演算と、一致判断とを同時か
つ高速に行なうことができる非同期式1ビット加減算器
および全加減算器を提供する。 【解決手段】 入力信号XiとYiをそれぞれ入力する
XOR11、12と、XOR11による排他的諭理和の
結果信号、および加算または減算を切り替えるモード切
替入力信号Miを用いて、入力信号Yi、ないし下位ビ
ットからの入力信号CBiのいずれかを選択して出力信
号Boとして出力するスイッチ14を設け、さらに、一
致判断入力信号Ei、ないし「不一致」を示す論理レベ
ルから一致判断出力信号Eoを選択して出力するスイッ
チ151を設けて、非同期式1ビットの加減算器を構成
する。また、この非同期式1ビット加減算器を、2ビッ
ト以上のビット幅の1組の数値入力信号XおよびYのビ
ット幅に応じて設け「X−Y」の減算演算結果を出力す
るのと並行して、XとYとの一致判断を行ないその結果
を出力する非同期式全減算器を構成する。
つ高速に行なうことができる非同期式1ビット加減算器
および全加減算器を提供する。 【解決手段】 入力信号XiとYiをそれぞれ入力する
XOR11、12と、XOR11による排他的諭理和の
結果信号、および加算または減算を切り替えるモード切
替入力信号Miを用いて、入力信号Yi、ないし下位ビ
ットからの入力信号CBiのいずれかを選択して出力信
号Boとして出力するスイッチ14を設け、さらに、一
致判断入力信号Ei、ないし「不一致」を示す論理レベ
ルから一致判断出力信号Eoを選択して出力するスイッ
チ151を設けて、非同期式1ビットの加減算器を構成
する。また、この非同期式1ビット加減算器を、2ビッ
ト以上のビット幅の1組の数値入力信号XおよびYのビ
ット幅に応じて設け「X−Y」の減算演算結果を出力す
るのと並行して、XとYとの一致判断を行ないその結果
を出力する非同期式全減算器を構成する。
Description
【0001】
【発明の属する技術分野】本発明は、ディジタル処理に
よって数値の加算演算あるいは減算演算を行なう回路に
関し、とくに2組の数値の一致判断機能を有する非同期
式全加減算器に関するものである。
よって数値の加算演算あるいは減算演算を行なう回路に
関し、とくに2組の数値の一致判断機能を有する非同期
式全加減算器に関するものである。
【0002】
【従来の技術】従来は、2組の数値の全加減算演算と一
致判断とはそれぞれ独立した処理部により各々の処理が
行なわれていた。
致判断とはそれぞれ独立した処理部により各々の処理が
行なわれていた。
【0003】図5は、非同期式全加減算器の従来例の構
成要素である、1ビット全加減算器である。なお、以下
では、正論理を用い、”0”にはグランド電位”Vs
s”を割り当て、”1”には電源電位”Vdd”を割り
当てることとする。また、減算演算が負数の場合は2の
補数表現を用いることとする。
成要素である、1ビット全加減算器である。なお、以下
では、正論理を用い、”0”にはグランド電位”Vs
s”を割り当て、”1”には電源電位”Vdd”を割り
当てることとする。また、減算演算が負数の場合は2の
補数表現を用いることとする。
【0004】入力信号XiおよびYiは1ビットの入力
数値である。また、入力信号Miは加算・減算の演算モ
ード切替信号である。
数値である。また、入力信号Miは加算・減算の演算モ
ード切替信号である。
【0005】入力信号CBiは演算モードに応じた下位
ビットからの桁上げもしくは桁借り入力信号、同様にC
Boは上位ビットへの桁上げもしくは桁借り出力信号で
あり、出力信号SDは加算もしくは減算演算結果であ
る。
ビットからの桁上げもしくは桁借り入力信号、同様にC
Boは上位ビットへの桁上げもしくは桁借り出力信号で
あり、出力信号SDは加算もしくは減算演算結果であ
る。
【0006】入力信号XiとYiは排他的論理和ゲート
(以下XORと呼ぶ)11へ入力され、その出力端子はX
OR12およびXOR13の一方の入力端子に接続され
ている。XOR12の他方の入力端子には桁上げもしく
は桁借り入力信号CBiが入力され、XOR13の他方
の入力端子にはモード切替入力信号Miが入力される。
(以下XORと呼ぶ)11へ入力され、その出力端子はX
OR12およびXOR13の一方の入力端子に接続され
ている。XOR12の他方の入力端子には桁上げもしく
は桁借り入力信号CBiが入力され、XOR13の他方
の入力端子にはモード切替入力信号Miが入力される。
【0007】符号14はスイッチであり、XOR11と
加算または減算演算を指定する演算モード切替信号Mi
を入力するXOR13の出力信号により制御され、その
選択出力信号が桁上げもしくは桁借り出力信号CBoと
して出力される。スイッチ14はXOR13の出力が”
0”の場合は図の左側に、XOR13の出力が”1”の
場合は図の右側に切り替えられる。
加算または減算演算を指定する演算モード切替信号Mi
を入力するXOR13の出力信号により制御され、その
選択出力信号が桁上げもしくは桁借り出力信号CBoと
して出力される。スイッチ14はXOR13の出力が”
0”の場合は図の左側に、XOR13の出力が”1”の
場合は図の右側に切り替えられる。
【0008】以下では、モード切替入力信号Miが”
0”の時には加算演算をし、モード切替入力信号Mi
が”1”の時には減算演算を行なうことにする。
0”の時には加算演算をし、モード切替入力信号Mi
が”1”の時には減算演算を行なうことにする。
【0009】モード切替入力信号Miが”0”、すなわ
ち加算演算を行なう場合には、XOR11の出力信号が
XOR13では反転されずにそのままスイッチ14の制
御入力に送られるので、Xi、Yiともに”1”で、X
OR11の出力が”0”の場合(つまり1+1を演算し
た時)には入力信号Yiが選択され、上位ビットに桁上
げ出力信号CBoとして出力される。
ち加算演算を行なう場合には、XOR11の出力信号が
XOR13では反転されずにそのままスイッチ14の制
御入力に送られるので、Xi、Yiともに”1”で、X
OR11の出力が”0”の場合(つまり1+1を演算し
た時)には入力信号Yiが選択され、上位ビットに桁上
げ出力信号CBoとして出力される。
【0010】また、Xiが”1”、Yiが”0”または
その逆の組合せで、XOR11の出力信号が”1”の場
合(つまり1+0を演算した時)には、この桁では桁上
げが無いので、桁上げ入力信号CBiが選択され桁上げ
出力信号CBoとして上位ビットに出力される。
その逆の組合せで、XOR11の出力信号が”1”の場
合(つまり1+0を演算した時)には、この桁では桁上
げが無いので、桁上げ入力信号CBiが選択され桁上げ
出力信号CBoとして上位ビットに出力される。
【0011】一方、モード切替信号Miが”1”すなわ
ち減算演算を行なう場合には、XOR11の出力信号が
XOR13で反転されてスイッチ14の制御入力に送ら
れるので、Xiが”0”、Yiが”1”でXOR11の
出力信号が”1”の場合(つまり0−1を演算した時)
には入力信号Yiが選択され、桁借り出力信号CBoと
して上位ビットに出力される。
ち減算演算を行なう場合には、XOR11の出力信号が
XOR13で反転されてスイッチ14の制御入力に送ら
れるので、Xiが”0”、Yiが”1”でXOR11の
出力信号が”1”の場合(つまり0−1を演算した時)
には入力信号Yiが選択され、桁借り出力信号CBoと
して上位ビットに出力される。
【0012】また、Xi、Yiがともに”0”またはと
もに”1”の組合せで、XOR11の出力信号が”0”
の場合(0−0または1−1を演算した時)にはこの桁
では桁借りが無いので、桁借り入力信号CBiが選択さ
れ桁借り出力信号CBoとして出力される。
もに”1”の組合せで、XOR11の出力信号が”0”
の場合(0−0または1−1を演算した時)にはこの桁
では桁借りが無いので、桁借り入力信号CBiが選択さ
れ桁借り出力信号CBoとして出力される。
【0013】前記スイッチ14をCMOSトランジスタ
にて構成した例を図7に示す。
にて構成した例を図7に示す。
【0014】図7においてP0〜P2はP型トランジス
タであり、N0〜N2はN型トランジスタである。トラ
ンジスタP2およびN2はインバータを構成し、制御信
号Gが”0”の場合はトランジスタP1およびN0のゲ
ートに”1”を入力し、制御信号Gが”1”の場合はト
ランジスタP1およびN0のゲートに”0”を入力する
働きをする。
タであり、N0〜N2はN型トランジスタである。トラ
ンジスタP2およびN2はインバータを構成し、制御信
号Gが”0”の場合はトランジスタP1およびN0のゲ
ートに”1”を入力し、制御信号Gが”1”の場合はト
ランジスタP1およびN0のゲートに”0”を入力する
働きをする。
【0015】制御信号Gが”0”の場合は、トランジス
タN1のゲートは”0”となりトランジスタP1のゲー
トは”1”となってどちらも非導通状態となる。一方、
トランジスタN0のゲートは”1”となりトランジスタ
P0のゲートは”0”となってどちらも導通状態となっ
て、入力信号IN0が出力信号OUTとして選択出力さ
れる。
タN1のゲートは”0”となりトランジスタP1のゲー
トは”1”となってどちらも非導通状態となる。一方、
トランジスタN0のゲートは”1”となりトランジスタ
P0のゲートは”0”となってどちらも導通状態となっ
て、入力信号IN0が出力信号OUTとして選択出力さ
れる。
【0016】制御信号Gが”1”の場合は、上記の非導
通と導通の状態が入れ代わって、入力信号IN1が出力
信号OUTとして選択出力される。
通と導通の状態が入れ代わって、入力信号IN1が出力
信号OUTとして選択出力される。
【0017】上述の1ビット全加減算器を複数接続し
て、図6に示すように複数桁の全加減算器4を構成する
ことができる。ここでは、入力数値XiおよびYiのビ
ット幅をともに「n−1」ビットとし、例えば数値Xi
のLSBをXi0、MSBをXinと記する。数値Yi
や全加減算結果値SDについても同様である。
て、図6に示すように複数桁の全加減算器4を構成する
ことができる。ここでは、入力数値XiおよびYiのビ
ット幅をともに「n−1」ビットとし、例えば数値Xi
のLSBをXi0、MSBをXinと記する。数値Yi
や全加減算結果値SDについても同様である。
【0018】図6では、図5の1ビット全加減算器が入
力数値のビット幅に応じて設けられ、LSBの1ビット
全加減算器1の桁上げ入力信号CBiを”0”に固定
し、1ビット全加減算器1の出力信号CBoをその上位
ビットである1ビット全加減算器2の入力信号CBiに
接続し、同様にしてMSBの1ビット全加減算器3まで
接続し、その出力信号CBoをn+1ビットめの演算結
果とする全加減算器4を構成するようになっている。
力数値のビット幅に応じて設けられ、LSBの1ビット
全加減算器1の桁上げ入力信号CBiを”0”に固定
し、1ビット全加減算器1の出力信号CBoをその上位
ビットである1ビット全加減算器2の入力信号CBiに
接続し、同様にしてMSBの1ビット全加減算器3まで
接続し、その出力信号CBoをn+1ビットめの演算結
果とする全加減算器4を構成するようになっている。
【0019】例えば、モード切替信号Miが”1”すな
わち減算演算の場合に、入力信号Xi0が”1”であり
Yi0が”0”である場合には、その排他的論理和は”
1”であるのでスイッチ14はYi0の値”0”をCB
oとして出力し、ビット0の入力信号CBiは”0”で
あるので演算結果SDは”1”となる。
わち減算演算の場合に、入力信号Xi0が”1”であり
Yi0が”0”である場合には、その排他的論理和は”
1”であるのでスイッチ14はYi0の値”0”をCB
oとして出力し、ビット0の入力信号CBiは”0”で
あるので演算結果SDは”1”となる。
【0020】このときモード切替信号Miは固定の為、
各ビットの入力信号XiとYiとの排他的論理和のみで
スイッチ14への制御信号すなわち選択結果が決まり、
この選択は各ビットにおいて同時に行なわれる。モード
切替信号Miが”0”すなわち加算演算の場合でも考え
方は同じである。
各ビットの入力信号XiとYiとの排他的論理和のみで
スイッチ14への制御信号すなわち選択結果が決まり、
この選択は各ビットにおいて同時に行なわれる。モード
切替信号Miが”0”すなわち加算演算の場合でも考え
方は同じである。
【0021】結果的に、任意のビット位置での桁上げも
しくは桁借り信号の処理が、下位からの桁上げもしくは
桁借り入力信号と全加減算演算の結果を待たずに、図5
でいえばXiとYiの排他的論理和の結果のみによっ
て、選択出力する信号を決めることができるために、入
力信号Yiが入力されてから各ビット間の桁上げもしく
は桁借り出力信号CBoが決定されるまでの所要時間が
短く、全加算演算および全減算演算ともに高速に行なえ
る構成となっている。
しくは桁借り信号の処理が、下位からの桁上げもしくは
桁借り入力信号と全加減算演算の結果を待たずに、図5
でいえばXiとYiの排他的論理和の結果のみによっ
て、選択出力する信号を決めることができるために、入
力信号Yiが入力されてから各ビット間の桁上げもしく
は桁借り出力信号CBoが決定されるまでの所要時間が
短く、全加算演算および全減算演算ともに高速に行なえ
る構成となっている。
【0022】また、図6では、2組の数値XiとYiと
の一致判断を行なうための一致判断部5は全加減算器4
とは独立に設け、判断処理を全加減算演算と並行して別
個に行なうようになっている。
の一致判断を行なうための一致判断部5は全加減算器4
とは独立に設け、判断処理を全加減算演算と並行して別
個に行なうようになっている。
【0023】
【発明が解決しようとする課題】しかしながら、上記従
来例のように、全加減算演算を行なう全加減算器と別個
に、一致判断部を設ける構成は所要ゲート数が非常に多
くなり、LSIのチップ面積の増大による動作速度の低
下なども併発し、また数値が高速に伝播すべき信号線の
配線長が増して配線容量の増加などによりデータの変化
速度が低下し、ひいては全加減算器の高速性も損なわれ
ることが危惧される。さらに、ビット幅が大きくなるほ
どこの傾向が顕著になる。
来例のように、全加減算演算を行なう全加減算器と別個
に、一致判断部を設ける構成は所要ゲート数が非常に多
くなり、LSIのチップ面積の増大による動作速度の低
下なども併発し、また数値が高速に伝播すべき信号線の
配線長が増して配線容量の増加などによりデータの変化
速度が低下し、ひいては全加減算器の高速性も損なわれ
ることが危惧される。さらに、ビット幅が大きくなるほ
どこの傾向が顕著になる。
【0024】そこで本発明の課題は、この種の全加減算
器において、従来の全加減算器の高速性を損なうことな
く、また、回路規模を著しく増大することなく一致判断
を同時かつ高速に行なうことができる非同期式1ビット
加減算器、および、任意のビット幅の2組の数値につい
て加算ないし減算演算および一致判断を同時かつ高速に
行なうことができる非同期式全加減算器を提供すること
にある。
器において、従来の全加減算器の高速性を損なうことな
く、また、回路規模を著しく増大することなく一致判断
を同時かつ高速に行なうことができる非同期式1ビット
加減算器、および、任意のビット幅の2組の数値につい
て加算ないし減算演算および一致判断を同時かつ高速に
行なうことができる非同期式全加減算器を提供すること
にある。
【0025】
【課題を解決するための手段】上記の課題を解決するた
め、本発明によれば、加算演算と減算演算とを切り替え
る信号により、加算演算または減算演算を行うよう構成
された非同期式1ビット全加減算器においては、加算演
算と減算演算とを切り替える信号により加算演算を行う
よう設定された状態では、2つの入力信号Xi、Yiを
用い、さらに下位ビットからの入力信号CBiを桁上げ
信号として用いて加算演算Xi+Yi+CBiを行な
い、加算結果信号SDと、上位ビットへの桁上げ出力信
号CBoを出力するに際して、入力信号XiとYiとの
排他的論理和の結果信号を用いて、入力信号Yiと桁上
げ入力信号CBiとから桁上げ出力信号CBoを選択し
出力するとともに、前記加算演算と減算演算とを切り替
える信号により減算演算を行うよう設定された状態で
は、2つの入力信号Xi、Yiを用い、さらに下位ビッ
トからの入力信号CBiを桁借り信号として用いて減算
演算Xi−Yi−CBiを行ない、減算結果信号SD
と、桁借り出力を信号CBoを出力するに際して、Xi
とYiとの排他的論理和の結果信号を用いて、入力信号
Yiと桁借り入力信号CBiとから桁借り出力信号CB
oを選択し出力する手段と、一致判断入力信号Eiと
「不一致」を表現する基準レベルとから一致判断出力信
号Eoを選択して出力する手段を有する構成を採用し
た。
め、本発明によれば、加算演算と減算演算とを切り替え
る信号により、加算演算または減算演算を行うよう構成
された非同期式1ビット全加減算器においては、加算演
算と減算演算とを切り替える信号により加算演算を行う
よう設定された状態では、2つの入力信号Xi、Yiを
用い、さらに下位ビットからの入力信号CBiを桁上げ
信号として用いて加算演算Xi+Yi+CBiを行な
い、加算結果信号SDと、上位ビットへの桁上げ出力信
号CBoを出力するに際して、入力信号XiとYiとの
排他的論理和の結果信号を用いて、入力信号Yiと桁上
げ入力信号CBiとから桁上げ出力信号CBoを選択し
出力するとともに、前記加算演算と減算演算とを切り替
える信号により減算演算を行うよう設定された状態で
は、2つの入力信号Xi、Yiを用い、さらに下位ビッ
トからの入力信号CBiを桁借り信号として用いて減算
演算Xi−Yi−CBiを行ない、減算結果信号SD
と、桁借り出力を信号CBoを出力するに際して、Xi
とYiとの排他的論理和の結果信号を用いて、入力信号
Yiと桁借り入力信号CBiとから桁借り出力信号CB
oを選択し出力する手段と、一致判断入力信号Eiと
「不一致」を表現する基準レベルとから一致判断出力信
号Eoを選択して出力する手段を有する構成を採用し
た。
【0026】また、このような非同期式1ビット全加減
算器を複数接続して構成される非同期式全加減算器にお
いては、前記非同期式1ビット全加減算器を、2ビット
以上のビット幅の2組の数値入力信号XおよびYのビッ
ト幅に応じて設け、前記加算演算と減算演算とを切り替
える信号に応じて、加算演算結果「X+Y」あるいは減
算演算結果「X−Y」を出力するのと並行して、XとY
との一致判断を行ないその結果を出力する構成を採用し
た。
算器を複数接続して構成される非同期式全加減算器にお
いては、前記非同期式1ビット全加減算器を、2ビット
以上のビット幅の2組の数値入力信号XおよびYのビッ
ト幅に応じて設け、前記加算演算と減算演算とを切り替
える信号に応じて、加算演算結果「X+Y」あるいは減
算演算結果「X−Y」を出力するのと並行して、XとY
との一致判断を行ないその結果を出力する構成を採用し
た。
【0027】
【発明の実施の形態】以下、図を参照して本発明の実施
の形態を説明する。以下では、従来例と同様の部材には
同一の番号を付し、その詳細な説明は省略する。
の形態を説明する。以下では、従来例と同様の部材には
同一の番号を付し、その詳細な説明は省略する。
【0028】(実施形態1)図1は本発明を採用した1
ビット全加減算器構成を示している。図1において、X
OR11、12、およびスイッチ14の構成は従来例同
様であるが、一致判断入力信号Eiおよび一致判断出力
信号Eo、スイッチ151が追加されている。
ビット全加減算器構成を示している。図1において、X
OR11、12、およびスイッチ14の構成は従来例同
様であるが、一致判断入力信号Eiおよび一致判断出力
信号Eo、スイッチ151が追加されている。
【0029】スイッチ151はXOR11の出力信号に
より制御され、その選択出力信号は一致判断出力信号E
oとして出力される。XOR11の出力信号が”0”の
場合には、同様に構成された下位ビットの1ビット減算
器から入力される一致判断入力信号Piが選択出力さ
れ、XOR11の出力信号が”1”の場合には「不一
致」を示す“0”(負論理:Vss)レベルが選択出力さ
れる。
より制御され、その選択出力信号は一致判断出力信号E
oとして出力される。XOR11の出力信号が”0”の
場合には、同様に構成された下位ビットの1ビット減算
器から入力される一致判断入力信号Piが選択出力さ
れ、XOR11の出力信号が”1”の場合には「不一
致」を示す“0”(負論理:Vss)レベルが選択出力さ
れる。
【0030】全加減算器を構成するには、図2に示すよ
うにこの1ビット全加減算器を入力数値のビット幅に応
じて設け、LSBの1ビット全加減算器1の桁上げ、も
しくは桁借り入力信号CBiを”0”に固定し、一致判
断入力信号Eiを”1”すなわち「一致」レベルに固定
し、1ビット全加減算器1の桁上げ、もしくは桁借り出
力信号CBoをその上位ビットである1ビット全加減算
器2の桁上げ、もしくは桁借り入力信号CBiに接続
し、一致判断出力信号Eoをその上位ビットである1ビ
ット全加減算器2の一致判断入力信号Eiに接続する。
うにこの1ビット全加減算器を入力数値のビット幅に応
じて設け、LSBの1ビット全加減算器1の桁上げ、も
しくは桁借り入力信号CBiを”0”に固定し、一致判
断入力信号Eiを”1”すなわち「一致」レベルに固定
し、1ビット全加減算器1の桁上げ、もしくは桁借り出
力信号CBoをその上位ビットである1ビット全加減算
器2の桁上げ、もしくは桁借り入力信号CBiに接続
し、一致判断出力信号Eoをその上位ビットである1ビ
ット全加減算器2の一致判断入力信号Eiに接続する。
【0031】同様にしてMSBの1ビット全加減算器3
まで接続し、その桁上げもしくは桁借り出力信号CBo
をn+1ビットめの全加減算結果とすることにより、一
致判断出力信号Eoを一致判断結果出力信号Eqとする
一致判断機能を有する全加減算器50を構成することが
できる。
まで接続し、その桁上げもしくは桁借り出力信号CBo
をn+1ビットめの全加減算結果とすることにより、一
致判断出力信号Eoを一致判断結果出力信号Eqとする
一致判断機能を有する全加減算器50を構成することが
できる。
【0032】数値入力信号XiとYiが入力されると、
従来例と同様の動作により全加減算演算が行なわれる。
それと同時に、各ビットごとの一致判断が1ビット全加
減算器51〜53各々の内部のXOR11で行なわれ、
この結果を用いてスイッチ151が制御される。
従来例と同様の動作により全加減算演算が行なわれる。
それと同時に、各ビットごとの一致判断が1ビット全加
減算器51〜53各々の内部のXOR11で行なわれ、
この結果を用いてスイッチ151が制御される。
【0033】すなわち、全てのビットが一致する場合に
は各ビットの1ビット全加減算器51、52、および5
3のそれぞれ内部のスイッチ151は全て一致判断入力
信号Eiを一致判断出力信号Eoとして出力するので、
全加減算器50の一致判断結果出力信号EqはLSBの
1ビット全加減算器51の一致判断入力信号Eiの値で
ある”1”と等しくなり、2組の数値XiとYiが一致
することがわかる。
は各ビットの1ビット全加減算器51、52、および5
3のそれぞれ内部のスイッチ151は全て一致判断入力
信号Eiを一致判断出力信号Eoとして出力するので、
全加減算器50の一致判断結果出力信号EqはLSBの
1ビット全加減算器51の一致判断入力信号Eiの値で
ある”1”と等しくなり、2組の数値XiとYiが一致
することがわかる。
【0034】一方、任意の1ビットにおいて一致判断結
果が「不一致」である場合には、その1ビット全加減算
器の一致判断出力信号Eoは”0”となるので、全加減
算器50の一致判断結果出力信号Eqは”0”となり、
2組の数値XiとYiは不一致であることがわかる。
果が「不一致」である場合には、その1ビット全加減算
器の一致判断出力信号Eoは”0”となるので、全加減
算器50の一致判断結果出力信号Eqは”0”となり、
2組の数値XiとYiは不一致であることがわかる。
【0035】(実施形態2)図3は、実施形態1の1ビ
ット全加減算器の一致信号レベルを反転したものであ
る。すなわち、スイッチ151aはXOR11の出力信
号により制御され、その選択出力信号は一致判断出力信
号Eoバー(以後、この明細書中では、図中の反転信号
を示す上線をバーと記す)として出力される。XOR1
1の出力信号が”0”の場合には一致判断入力信号Ei
バーが選択出力され、XOR11の出力信号が”1”の
場合には”1”(不一致)レベルが選択出力される。
ット全加減算器の一致信号レベルを反転したものであ
る。すなわち、スイッチ151aはXOR11の出力信
号により制御され、その選択出力信号は一致判断出力信
号Eoバー(以後、この明細書中では、図中の反転信号
を示す上線をバーと記す)として出力される。XOR1
1の出力信号が”0”の場合には一致判断入力信号Ei
バーが選択出力され、XOR11の出力信号が”1”の
場合には”1”(不一致)レベルが選択出力される。
【0036】図4は、図3の1ビット全加減算器を用い
た全加減算器50aの構成を示している。LSBの1ビ
ット全加減算器51aの一致判断入力信号Eiバーは”
0”に固定されている。入力信号XiとYiの全てのビ
ットが一致すると、一致判断結果出力信号EqバーはL
SBの1ビット全加減算器51aの一致判断入力信号E
iバーの値である”0”と等しくなり、2組の数値Xi
とYiとが一致することがわかる。
た全加減算器50aの構成を示している。LSBの1ビ
ット全加減算器51aの一致判断入力信号Eiバーは”
0”に固定されている。入力信号XiとYiの全てのビ
ットが一致すると、一致判断結果出力信号EqバーはL
SBの1ビット全加減算器51aの一致判断入力信号E
iバーの値である”0”と等しくなり、2組の数値Xi
とYiとが一致することがわかる。
【0037】一方、任意の1ビットにおいて一致判断結
果が「不一致」である場合には、その1ビット全加減算
器の一致判断出力信号Eoバーは”1”となるので、全
加減算器としての一致判断結果出力信号Eqバーは”
1”となり、2組の数値XiとYiとは不一致であるこ
とがわかる。
果が「不一致」である場合には、その1ビット全加減算
器の一致判断出力信号Eoバーは”1”となるので、全
加減算器としての一致判断結果出力信号Eqバーは”
1”となり、2組の数値XiとYiとは不一致であるこ
とがわかる。
【0038】以上の実施形態1および2のようにして、
本実施形態の全加減算器は、従来構成の全加減算演算を
高速に行なえる特徴を損なうことなく、全加減算演算と
並行して同時かつ高速に一致判断を行なうことができ
る。
本実施形態の全加減算器は、従来構成の全加減算演算を
高速に行なえる特徴を損なうことなく、全加減算演算と
並行して同時かつ高速に一致判断を行なうことができ
る。
【0039】ところで、減算演算においては、入力され
る2組の数値が一致することは減算の演算結果が0であ
ることと同値であるが、上述の実施形態1および2の構
成においては、減算演算結果は一致判断結果よりも排他
的ORゲートで1段分のみ遅れて出力される。しかし、
従来例の構成は、この減算演算結果について0であるか
否かの判断(「0判断」と呼ぶ)を行なう構成であるの
で、0判断結果はさらに遅れることとなり、減算器の高
速演算の特徴を著しく損なうことになるが、本発明にお
いてはこのような加減算器の高速性を損なう弊害を生じ
ない。
る2組の数値が一致することは減算の演算結果が0であ
ることと同値であるが、上述の実施形態1および2の構
成においては、減算演算結果は一致判断結果よりも排他
的ORゲートで1段分のみ遅れて出力される。しかし、
従来例の構成は、この減算演算結果について0であるか
否かの判断(「0判断」と呼ぶ)を行なう構成であるの
で、0判断結果はさらに遅れることとなり、減算器の高
速演算の特徴を著しく損なうことになるが、本発明にお
いてはこのような加減算器の高速性を損なう弊害を生じ
ない。
【0040】また、全加減算器と別個に一致判断部を設
ける従来の方法に比し、1ビット全加減算器内にスイッ
チを1組増設するのみで、一致判断機能を達成すること
ができる。さらに、各ビットともに同一のセルで構成で
きるので、LSIなどで実施する場合にも非常に配置が
容易であり、チップ占有面積も殆ど増加せずに済む。
ける従来の方法に比し、1ビット全加減算器内にスイッ
チを1組増設するのみで、一致判断機能を達成すること
ができる。さらに、各ビットともに同一のセルで構成で
きるので、LSIなどで実施する場合にも非常に配置が
容易であり、チップ占有面積も殆ど増加せずに済む。
【0041】なお、上記実施形態では全て正論理で構成
したが、負論理にて構成しても、同様の効果がある。負
数の表現においても、2の補数に限定されることなく、
1の補数表現など他の手法であってもよい。スイッチに
ついてもCMOS構成のみに限定されるものではなく、
他の回路手段や手法を用いても同様の効果がある。
したが、負論理にて構成しても、同様の効果がある。負
数の表現においても、2の補数に限定されることなく、
1の補数表現など他の手法であってもよい。スイッチに
ついてもCMOS構成のみに限定されるものではなく、
他の回路手段や手法を用いても同様の効果がある。
【0042】
【発明の効果】以上の説明から明らかなように、本発明
によれば、非同期式1ビット全加減算器においては、簡
単安価な構成により、従来の加減算演算の高速性を損な
うことなく、回路規模を著しく増大することなく一致判
断を同時かつ高速に行なうことができ、さらに、このよ
うな非同期式1ビット全加減算器を複数接続して構成さ
れる非同期式全加減算器においては、簡単安価な構成に
より、任意のビット幅の2組の数値について加算または
減算演算と一致判断とを同時かつ高速に行なうことがで
きる、という優れた効果がある。
によれば、非同期式1ビット全加減算器においては、簡
単安価な構成により、従来の加減算演算の高速性を損な
うことなく、回路規模を著しく増大することなく一致判
断を同時かつ高速に行なうことができ、さらに、このよ
うな非同期式1ビット全加減算器を複数接続して構成さ
れる非同期式全加減算器においては、簡単安価な構成に
より、任意のビット幅の2組の数値について加算または
減算演算と一致判断とを同時かつ高速に行なうことがで
きる、という優れた効果がある。
【図1】本発明の実施形態1の1ビット加減算器の構成
を示した回路図である。
を示した回路図である。
【図2】図1の1ビット全加減算器を用いた全加減算器
の構成を示した回路図である。
の構成を示した回路図である。
【図3】本発明の実施形態2の1ビット全加減算器の構
成を示した回路図である。
成を示した回路図である。
【図4】実施形態2の1ビット全加減算器を用いた全加
減算器の構成を示した回路図である。
減算器の構成を示した回路図である。
【図5】従来の1ビット全加減算器の構成を示した回路
図である。
図である。
【図6】従来の1ビット全加減算器を用いた全加減算器
の構成を示した回路図である。
の構成を示した回路図である。
【図7】従来のCMOSトランジスタにより構成したス
イッチ回路の回路図である。
イッチ回路の回路図である。
50 全加減算器 51、51a、52、52a、53、53a 1ビット
加減算器 11 XOR 12 XOR 14 スイッチ 151 スイッチ 151a スイッチ
加減算器 11 XOR 12 XOR 14 スイッチ 151 スイッチ 151a スイッチ
Claims (2)
- 【請求項1】 加算演算と減算演算とを切り替える信号
により、加算演算または減算演算を行うよう構成された
全加減算器において、 加算演算と減算演算とを切り替える信号により加算演算
を行うよう設定された状態では、2つの入力信号Xi、
Yiを用い、さらに下位ビットからの入力信号CBiを
桁上げ信号として用いて加算演算Xi+Yi+CBiを
行ない、加算結果信号SDと、上位ビットへの桁上げ出
力信号CBoを出力するに際して、入力信号XiとYi
との排他的論理和の結果信号を用いて、入力信号Yiと
桁上げ入力信号CBiとから桁上げ出力信号CBoを選
択し出力し、一方、前記加算演算と減算演算とを切り替
える信号により減算演算を行うよう設定された状態で
は、2つの入力信号Xi、Yiを用い、さらに下位ビッ
トからの入力信号CBiを桁借り信号として用いて減算
演算Xi−Yi−CBiを行ない、減算結果信号SD
と、桁借り出力を信号CBoを出力するに際して、Xi
とYiとの排他的論理和の結果信号を用いて、入力信号
Yiと桁借り入力信号CBiとから桁借り出力信号CB
oを選択し出力する手段と、 一致判断入力信号Eiと「不一致」を表現する基準レベ
ルとから一致判断出力信号Eoを選択して出力する手段
を有することを特徴とする非同期式1ビット全加減算
器。 - 【請求項2】 前記非同期式1ビット全加減算器を、2
ビット以上のビット幅の2組の数値入力信号XおよびY
のビット幅に応じて設け、前記加算演算と減算演算とを
切り替える信号に応じて、加算演算結果「X+Y」ある
いは減算演算結果「X−Y」を出力するのと並行して、
XとYとの一致判断を行ないその結果を出力することを
特徴とする請求項1記載の非同期式全加減算器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8069511A JPH09258960A (ja) | 1996-03-26 | 1996-03-26 | 全加減算器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8069511A JPH09258960A (ja) | 1996-03-26 | 1996-03-26 | 全加減算器 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH09258960A true JPH09258960A (ja) | 1997-10-03 |
Family
ID=13404845
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8069511A Pending JPH09258960A (ja) | 1996-03-26 | 1996-03-26 | 全加減算器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH09258960A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009301210A (ja) * | 2008-06-11 | 2009-12-24 | Tokyo Denki Univ | N桁減算器ユニット、n桁減算器モジュール、n桁加算器ユニット及びn桁加算器モジュール |
-
1996
- 1996-03-26 JP JP8069511A patent/JPH09258960A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009301210A (ja) * | 2008-06-11 | 2009-12-24 | Tokyo Denki Univ | N桁減算器ユニット、n桁減算器モジュール、n桁加算器ユニット及びn桁加算器モジュール |
US8606842B2 (en) | 2008-06-11 | 2013-12-10 | Tokyo Denki University | N-digit subtraction unit, N-digit subtraction module, N-digit addition unit and N-digit addition module |
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