JPH09258960A - 全加減算器 - Google Patents
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- JPH09258960A JPH09258960A JP8069511A JP6951196A JPH09258960A JP H09258960 A JPH09258960 A JP H09258960A JP 8069511 A JP8069511 A JP 8069511A JP 6951196 A JP6951196 A JP 6951196A JP H09258960 A JPH09258960 A JP H09258960A
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Abstract
(57)【要約】
【課題】 加算ないし減算演算と、一致判断とを同時か
つ高速に行なうことができる非同期式１ビット加減算器
および全加減算器を提供する。 【解決手段】 入力信号ＸｉとＹｉをそれぞれ入力する
ＸＯＲ１１、１２と、ＸＯＲ１１による排他的諭理和の
結果信号、および加算または減算を切り替えるモード切
替入力信号Ｍｉを用いて、入力信号Ｙｉ、ないし下位ビ
ットからの入力信号ＣＢｉのいずれかを選択して出力信
号Ｂｏとして出力するスイッチ１４を設け、さらに、一
致判断入力信号Ｅｉ、ないし「不一致」を示す論理レベ
ルから一致判断出力信号Ｅｏを選択して出力するスイッ
チ１５１を設けて、非同期式１ビットの加減算器を構成
する。また、この非同期式１ビット加減算器を、２ビッ
ト以上のビット幅の１組の数値入力信号ＸおよびＹのビ
ット幅に応じて設け「Ｘ−Ｙ」の減算演算結果を出力す
るのと並行して、ＸとＹとの一致判断を行ないその結果
を出力する非同期式全減算器を構成する。
つ高速に行なうことができる非同期式１ビット加減算器
および全加減算器を提供する。 【解決手段】 入力信号ＸｉとＹｉをそれぞれ入力する
ＸＯＲ１１、１２と、ＸＯＲ１１による排他的諭理和の
結果信号、および加算または減算を切り替えるモード切
替入力信号Ｍｉを用いて、入力信号Ｙｉ、ないし下位ビ
ットからの入力信号ＣＢｉのいずれかを選択して出力信
号Ｂｏとして出力するスイッチ１４を設け、さらに、一
致判断入力信号Ｅｉ、ないし「不一致」を示す論理レベ
ルから一致判断出力信号Ｅｏを選択して出力するスイッ
チ１５１を設けて、非同期式１ビットの加減算器を構成
する。また、この非同期式１ビット加減算器を、２ビッ
ト以上のビット幅の１組の数値入力信号ＸおよびＹのビ
ット幅に応じて設け「Ｘ−Ｙ」の減算演算結果を出力す
るのと並行して、ＸとＹとの一致判断を行ないその結果
を出力する非同期式全減算器を構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、ディジタル処理に
よって数値の加算演算あるいは減算演算を行なう回路に
関し、とくに２組の数値の一致判断機能を有する非同期
式全加減算器に関するものである。
よって数値の加算演算あるいは減算演算を行なう回路に
関し、とくに２組の数値の一致判断機能を有する非同期
式全加減算器に関するものである。
【０００２】
【従来の技術】従来は、２組の数値の全加減算演算と一
致判断とはそれぞれ独立した処理部により各々の処理が
行なわれていた。
致判断とはそれぞれ独立した処理部により各々の処理が
行なわれていた。
【０００３】図５は、非同期式全加減算器の従来例の構
成要素である、１ビット全加減算器である。なお、以下
では、正論理を用い、”０”にはグランド電位”Ｖｓ
ｓ”を割り当て、”１”には電源電位”Ｖｄｄ”を割り
当てることとする。また、減算演算が負数の場合は２の
補数表現を用いることとする。
成要素である、１ビット全加減算器である。なお、以下
では、正論理を用い、”０”にはグランド電位”Ｖｓ
ｓ”を割り当て、”１”には電源電位”Ｖｄｄ”を割り
当てることとする。また、減算演算が負数の場合は２の
補数表現を用いることとする。
【０００４】入力信号ＸｉおよびＹｉは１ビットの入力
数値である。また、入力信号Ｍｉは加算・減算の演算モ
ード切替信号である。
数値である。また、入力信号Ｍｉは加算・減算の演算モ
ード切替信号である。
【０００５】入力信号ＣＢｉは演算モードに応じた下位
ビットからの桁上げもしくは桁借り入力信号、同様にＣ
Ｂｏは上位ビットへの桁上げもしくは桁借り出力信号で
あり、出力信号ＳＤは加算もしくは減算演算結果であ
る。
ビットからの桁上げもしくは桁借り入力信号、同様にＣ
Ｂｏは上位ビットへの桁上げもしくは桁借り出力信号で
あり、出力信号ＳＤは加算もしくは減算演算結果であ
る。
【０００６】入力信号ＸｉとＹｉは排他的論理和ゲート
(以下ＸＯＲと呼ぶ)１１へ入力され、その出力端子はＸ
ＯＲ１２およびＸＯＲ１３の一方の入力端子に接続され
ている。ＸＯＲ１２の他方の入力端子には桁上げもしく
は桁借り入力信号ＣＢｉが入力され、ＸＯＲ１３の他方
の入力端子にはモード切替入力信号Ｍｉが入力される。
(以下ＸＯＲと呼ぶ)１１へ入力され、その出力端子はＸ
ＯＲ１２およびＸＯＲ１３の一方の入力端子に接続され
ている。ＸＯＲ１２の他方の入力端子には桁上げもしく
は桁借り入力信号ＣＢｉが入力され、ＸＯＲ１３の他方
の入力端子にはモード切替入力信号Ｍｉが入力される。
【０００７】符号１４はスイッチであり、ＸＯＲ１１と
加算または減算演算を指定する演算モード切替信号Ｍｉ
を入力するＸＯＲ１３の出力信号により制御され、その
選択出力信号が桁上げもしくは桁借り出力信号ＣＢｏと
して出力される。スイッチ１４はＸＯＲ１３の出力が”
０”の場合は図の左側に、ＸＯＲ１３の出力が”１”の
場合は図の右側に切り替えられる。
加算または減算演算を指定する演算モード切替信号Ｍｉ
を入力するＸＯＲ１３の出力信号により制御され、その
選択出力信号が桁上げもしくは桁借り出力信号ＣＢｏと
して出力される。スイッチ１４はＸＯＲ１３の出力が”
０”の場合は図の左側に、ＸＯＲ１３の出力が”１”の
場合は図の右側に切り替えられる。
【０００８】以下では、モード切替入力信号Ｍｉが”
０”の時には加算演算をし、モード切替入力信号Ｍｉ
が”１”の時には減算演算を行なうことにする。
０”の時には加算演算をし、モード切替入力信号Ｍｉ
が”１”の時には減算演算を行なうことにする。
【０００９】モード切替入力信号Ｍｉが”０”、すなわ
ち加算演算を行なう場合には、ＸＯＲ１１の出力信号が
ＸＯＲ１３では反転されずにそのままスイッチ１４の制
御入力に送られるので、Ｘｉ、Ｙｉともに”１”で、Ｘ
ＯＲ１１の出力が”０”の場合（つまり１＋１を演算し
た時）には入力信号Ｙｉが選択され、上位ビットに桁上
げ出力信号ＣＢｏとして出力される。
ち加算演算を行なう場合には、ＸＯＲ１１の出力信号が
ＸＯＲ１３では反転されずにそのままスイッチ１４の制
御入力に送られるので、Ｘｉ、Ｙｉともに”１”で、Ｘ
ＯＲ１１の出力が”０”の場合（つまり１＋１を演算し
た時）には入力信号Ｙｉが選択され、上位ビットに桁上
げ出力信号ＣＢｏとして出力される。
【００１０】また、Ｘｉが”１”、Ｙｉが”０”または
その逆の組合せで、ＸＯＲ１１の出力信号が”１”の場
合（つまり１＋０を演算した時）には、この桁では桁上
げが無いので、桁上げ入力信号ＣＢｉが選択され桁上げ
出力信号ＣＢｏとして上位ビットに出力される。
その逆の組合せで、ＸＯＲ１１の出力信号が”１”の場
合（つまり１＋０を演算した時）には、この桁では桁上
げが無いので、桁上げ入力信号ＣＢｉが選択され桁上げ
出力信号ＣＢｏとして上位ビットに出力される。
【００１１】一方、モード切替信号Ｍｉが”１”すなわ
ち減算演算を行なう場合には、ＸＯＲ１１の出力信号が
ＸＯＲ１３で反転されてスイッチ１４の制御入力に送ら
れるので、Ｘｉが”０”、Ｙｉが”１”でＸＯＲ１１の
出力信号が”１”の場合（つまり０−１を演算した時）
には入力信号Ｙｉが選択され、桁借り出力信号ＣＢｏと
して上位ビットに出力される。
ち減算演算を行なう場合には、ＸＯＲ１１の出力信号が
ＸＯＲ１３で反転されてスイッチ１４の制御入力に送ら
れるので、Ｘｉが”０”、Ｙｉが”１”でＸＯＲ１１の
出力信号が”１”の場合（つまり０−１を演算した時）
には入力信号Ｙｉが選択され、桁借り出力信号ＣＢｏと
して上位ビットに出力される。
【００１２】また、Ｘｉ、Ｙｉがともに”０”またはと
もに”１”の組合せで、ＸＯＲ１１の出力信号が”０”
の場合（０−０または１−１を演算した時）にはこの桁
では桁借りが無いので、桁借り入力信号ＣＢｉが選択さ
れ桁借り出力信号ＣＢｏとして出力される。
もに”１”の組合せで、ＸＯＲ１１の出力信号が”０”
の場合（０−０または１−１を演算した時）にはこの桁
では桁借りが無いので、桁借り入力信号ＣＢｉが選択さ
れ桁借り出力信号ＣＢｏとして出力される。
【００１３】前記スイッチ１４をＣＭＯＳトランジスタ
にて構成した例を図７に示す。
にて構成した例を図７に示す。
【００１４】図７においてＰ０〜Ｐ２はＰ型トランジス
タであり、Ｎ０〜Ｎ２はＮ型トランジスタである。トラ
ンジスタＰ２およびＮ２はインバータを構成し、制御信
号Ｇが”０”の場合はトランジスタＰ１およびＮ０のゲ
ートに”１”を入力し、制御信号Ｇが”１”の場合はト
ランジスタＰ１およびＮ０のゲートに”０”を入力する
働きをする。
タであり、Ｎ０〜Ｎ２はＮ型トランジスタである。トラ
ンジスタＰ２およびＮ２はインバータを構成し、制御信
号Ｇが”０”の場合はトランジスタＰ１およびＮ０のゲ
ートに”１”を入力し、制御信号Ｇが”１”の場合はト
ランジスタＰ１およびＮ０のゲートに”０”を入力する
働きをする。
【００１５】制御信号Ｇが”０”の場合は、トランジス
タＮ１のゲートは”０”となりトランジスタＰ１のゲー
トは”１”となってどちらも非導通状態となる。一方、
トランジスタＮ０のゲートは”１”となりトランジスタ
Ｐ０のゲートは”０”となってどちらも導通状態となっ
て、入力信号ＩＮ０が出力信号ＯＵＴとして選択出力さ
れる。
タＮ１のゲートは”０”となりトランジスタＰ１のゲー
トは”１”となってどちらも非導通状態となる。一方、
トランジスタＮ０のゲートは”１”となりトランジスタ
Ｐ０のゲートは”０”となってどちらも導通状態となっ
て、入力信号ＩＮ０が出力信号ＯＵＴとして選択出力さ
れる。
【００１６】制御信号Ｇが”１”の場合は、上記の非導
通と導通の状態が入れ代わって、入力信号ＩＮ１が出力
信号ＯＵＴとして選択出力される。
通と導通の状態が入れ代わって、入力信号ＩＮ１が出力
信号ＯＵＴとして選択出力される。
【００１７】上述の１ビット全加減算器を複数接続し
て、図６に示すように複数桁の全加減算器４を構成する
ことができる。ここでは、入力数値ＸｉおよびＹｉのビ
ット幅をともに「ｎ−１」ビットとし、例えば数値Ｘｉ
のＬＳＢをＸｉ０、ＭＳＢをＸｉｎと記する。数値Ｙｉ
や全加減算結果値ＳＤについても同様である。
て、図６に示すように複数桁の全加減算器４を構成する
ことができる。ここでは、入力数値ＸｉおよびＹｉのビ
ット幅をともに「ｎ−１」ビットとし、例えば数値Ｘｉ
のＬＳＢをＸｉ０、ＭＳＢをＸｉｎと記する。数値Ｙｉ
や全加減算結果値ＳＤについても同様である。
【００１８】図６では、図５の１ビット全加減算器が入
力数値のビット幅に応じて設けられ、ＬＳＢの１ビット
全加減算器１の桁上げ入力信号ＣＢｉを”０”に固定
し、１ビット全加減算器１の出力信号ＣＢｏをその上位
ビットである１ビット全加減算器２の入力信号ＣＢｉに
接続し、同様にしてＭＳＢの１ビット全加減算器３まで
接続し、その出力信号ＣＢｏをｎ＋１ビットめの演算結
果とする全加減算器４を構成するようになっている。
力数値のビット幅に応じて設けられ、ＬＳＢの１ビット
全加減算器１の桁上げ入力信号ＣＢｉを”０”に固定
し、１ビット全加減算器１の出力信号ＣＢｏをその上位
ビットである１ビット全加減算器２の入力信号ＣＢｉに
接続し、同様にしてＭＳＢの１ビット全加減算器３まで
接続し、その出力信号ＣＢｏをｎ＋１ビットめの演算結
果とする全加減算器４を構成するようになっている。
【００１９】例えば、モード切替信号Ｍｉが”１”すな
わち減算演算の場合に、入力信号Ｘｉ０が”１”であり
Ｙｉ０が”０”である場合には、その排他的論理和は”
１”であるのでスイッチ１４はＹｉ０の値”０”をＣＢ
ｏとして出力し、ビット０の入力信号ＣＢｉは”０”で
あるので演算結果ＳＤは”１”となる。
わち減算演算の場合に、入力信号Ｘｉ０が”１”であり
Ｙｉ０が”０”である場合には、その排他的論理和は”
１”であるのでスイッチ１４はＹｉ０の値”０”をＣＢ
ｏとして出力し、ビット０の入力信号ＣＢｉは”０”で
あるので演算結果ＳＤは”１”となる。
【００２０】このときモード切替信号Ｍｉは固定の為、
各ビットの入力信号ＸｉとＹｉとの排他的論理和のみで
スイッチ１４への制御信号すなわち選択結果が決まり、
この選択は各ビットにおいて同時に行なわれる。モード
切替信号Ｍｉが”０”すなわち加算演算の場合でも考え
方は同じである。
各ビットの入力信号ＸｉとＹｉとの排他的論理和のみで
スイッチ１４への制御信号すなわち選択結果が決まり、
この選択は各ビットにおいて同時に行なわれる。モード
切替信号Ｍｉが”０”すなわち加算演算の場合でも考え
方は同じである。
【００２１】結果的に、任意のビット位置での桁上げも
しくは桁借り信号の処理が、下位からの桁上げもしくは
桁借り入力信号と全加減算演算の結果を待たずに、図５
でいえばＸｉとＹｉの排他的論理和の結果のみによっ
て、選択出力する信号を決めることができるために、入
力信号Ｙｉが入力されてから各ビット間の桁上げもしく
は桁借り出力信号ＣＢｏが決定されるまでの所要時間が
短く、全加算演算および全減算演算ともに高速に行なえ
る構成となっている。
しくは桁借り信号の処理が、下位からの桁上げもしくは
桁借り入力信号と全加減算演算の結果を待たずに、図５
でいえばＸｉとＹｉの排他的論理和の結果のみによっ
て、選択出力する信号を決めることができるために、入
力信号Ｙｉが入力されてから各ビット間の桁上げもしく
は桁借り出力信号ＣＢｏが決定されるまでの所要時間が
短く、全加算演算および全減算演算ともに高速に行なえ
る構成となっている。
【００２２】また、図６では、２組の数値ＸｉとＹｉと
の一致判断を行なうための一致判断部５は全加減算器４
とは独立に設け、判断処理を全加減算演算と並行して別
個に行なうようになっている。
の一致判断を行なうための一致判断部５は全加減算器４
とは独立に設け、判断処理を全加減算演算と並行して別
個に行なうようになっている。
【００２３】
【発明が解決しようとする課題】しかしながら、上記従
来例のように、全加減算演算を行なう全加減算器と別個
に、一致判断部を設ける構成は所要ゲート数が非常に多
くなり、ＬＳＩのチップ面積の増大による動作速度の低
下なども併発し、また数値が高速に伝播すべき信号線の
配線長が増して配線容量の増加などによりデータの変化
速度が低下し、ひいては全加減算器の高速性も損なわれ
ることが危惧される。さらに、ビット幅が大きくなるほ
どこの傾向が顕著になる。
来例のように、全加減算演算を行なう全加減算器と別個
に、一致判断部を設ける構成は所要ゲート数が非常に多
くなり、ＬＳＩのチップ面積の増大による動作速度の低
下なども併発し、また数値が高速に伝播すべき信号線の
配線長が増して配線容量の増加などによりデータの変化
速度が低下し、ひいては全加減算器の高速性も損なわれ
ることが危惧される。さらに、ビット幅が大きくなるほ
どこの傾向が顕著になる。
【００２４】そこで本発明の課題は、この種の全加減算
器において、従来の全加減算器の高速性を損なうことな
く、また、回路規模を著しく増大することなく一致判断
を同時かつ高速に行なうことができる非同期式１ビット
加減算器、および、任意のビット幅の２組の数値につい
て加算ないし減算演算および一致判断を同時かつ高速に
行なうことができる非同期式全加減算器を提供すること
にある。
器において、従来の全加減算器の高速性を損なうことな
く、また、回路規模を著しく増大することなく一致判断
を同時かつ高速に行なうことができる非同期式１ビット
加減算器、および、任意のビット幅の２組の数値につい
て加算ないし減算演算および一致判断を同時かつ高速に
行なうことができる非同期式全加減算器を提供すること
にある。
【００２５】
【課題を解決するための手段】上記の課題を解決するた
め、本発明によれば、加算演算と減算演算とを切り替え
る信号により、加算演算または減算演算を行うよう構成
された非同期式１ビット全加減算器においては、加算演
算と減算演算とを切り替える信号により加算演算を行う
よう設定された状態では、２つの入力信号Ｘｉ、Ｙｉを
用い、さらに下位ビットからの入力信号ＣＢｉを桁上げ
信号として用いて加算演算Ｘｉ＋Ｙｉ＋ＣＢｉを行な
い、加算結果信号ＳＤと、上位ビットへの桁上げ出力信
号ＣＢｏを出力するに際して、入力信号ＸｉとＹｉとの
排他的論理和の結果信号を用いて、入力信号Ｙｉと桁上
げ入力信号ＣＢｉとから桁上げ出力信号ＣＢｏを選択し
出力するとともに、前記加算演算と減算演算とを切り替
える信号により減算演算を行うよう設定された状態で
は、２つの入力信号Ｘｉ、Ｙｉを用い、さらに下位ビッ
トからの入力信号ＣＢｉを桁借り信号として用いて減算
演算Ｘｉ−Ｙｉ−ＣＢｉを行ない、減算結果信号ＳＤ
と、桁借り出力を信号ＣＢｏを出力するに際して、Ｘｉ
とＹｉとの排他的論理和の結果信号を用いて、入力信号
Ｙｉと桁借り入力信号ＣＢｉとから桁借り出力信号ＣＢ
ｏを選択し出力する手段と、一致判断入力信号Ｅｉと
「不一致」を表現する基準レベルとから一致判断出力信
号Ｅｏを選択して出力する手段を有する構成を採用し
た。
め、本発明によれば、加算演算と減算演算とを切り替え
る信号により、加算演算または減算演算を行うよう構成
された非同期式１ビット全加減算器においては、加算演
算と減算演算とを切り替える信号により加算演算を行う
よう設定された状態では、２つの入力信号Ｘｉ、Ｙｉを
用い、さらに下位ビットからの入力信号ＣＢｉを桁上げ
信号として用いて加算演算Ｘｉ＋Ｙｉ＋ＣＢｉを行な
い、加算結果信号ＳＤと、上位ビットへの桁上げ出力信
号ＣＢｏを出力するに際して、入力信号ＸｉとＹｉとの
排他的論理和の結果信号を用いて、入力信号Ｙｉと桁上
げ入力信号ＣＢｉとから桁上げ出力信号ＣＢｏを選択し
出力するとともに、前記加算演算と減算演算とを切り替
える信号により減算演算を行うよう設定された状態で
は、２つの入力信号Ｘｉ、Ｙｉを用い、さらに下位ビッ
トからの入力信号ＣＢｉを桁借り信号として用いて減算
演算Ｘｉ−Ｙｉ−ＣＢｉを行ない、減算結果信号ＳＤ
と、桁借り出力を信号ＣＢｏを出力するに際して、Ｘｉ
とＹｉとの排他的論理和の結果信号を用いて、入力信号
Ｙｉと桁借り入力信号ＣＢｉとから桁借り出力信号ＣＢ
ｏを選択し出力する手段と、一致判断入力信号Ｅｉと
「不一致」を表現する基準レベルとから一致判断出力信
号Ｅｏを選択して出力する手段を有する構成を採用し
た。
【００２６】また、このような非同期式１ビット全加減
算器を複数接続して構成される非同期式全加減算器にお
いては、前記非同期式１ビット全加減算器を、２ビット
以上のビット幅の２組の数値入力信号ＸおよびＹのビッ
ト幅に応じて設け、前記加算演算と減算演算とを切り替
える信号に応じて、加算演算結果「Ｘ＋Ｙ」あるいは減
算演算結果「Ｘ−Ｙ」を出力するのと並行して、ＸとＹ
との一致判断を行ないその結果を出力する構成を採用し
た。
算器を複数接続して構成される非同期式全加減算器にお
いては、前記非同期式１ビット全加減算器を、２ビット
以上のビット幅の２組の数値入力信号ＸおよびＹのビッ
ト幅に応じて設け、前記加算演算と減算演算とを切り替
える信号に応じて、加算演算結果「Ｘ＋Ｙ」あるいは減
算演算結果「Ｘ−Ｙ」を出力するのと並行して、ＸとＹ
との一致判断を行ないその結果を出力する構成を採用し
た。
【００２７】
【発明の実施の形態】以下、図を参照して本発明の実施
の形態を説明する。以下では、従来例と同様の部材には
同一の番号を付し、その詳細な説明は省略する。
の形態を説明する。以下では、従来例と同様の部材には
同一の番号を付し、その詳細な説明は省略する。
【００２８】（実施形態１）図１は本発明を採用した１
ビット全加減算器構成を示している。図１において、Ｘ
ＯＲ１１、１２、およびスイッチ１４の構成は従来例同
様であるが、一致判断入力信号Ｅｉおよび一致判断出力
信号Ｅｏ、スイッチ１５１が追加されている。
ビット全加減算器構成を示している。図１において、Ｘ
ＯＲ１１、１２、およびスイッチ１４の構成は従来例同
様であるが、一致判断入力信号Ｅｉおよび一致判断出力
信号Ｅｏ、スイッチ１５１が追加されている。
【００２９】スイッチ１５１はＸＯＲ１１の出力信号に
より制御され、その選択出力信号は一致判断出力信号Ｅ
ｏとして出力される。ＸＯＲ１１の出力信号が”０”の
場合には、同様に構成された下位ビットの１ビット減算
器から入力される一致判断入力信号Ｐｉが選択出力さ
れ、ＸＯＲ１１の出力信号が”１”の場合には「不一
致」を示す“０”（負論理：Vss）レベルが選択出力さ
れる。
より制御され、その選択出力信号は一致判断出力信号Ｅ
ｏとして出力される。ＸＯＲ１１の出力信号が”０”の
場合には、同様に構成された下位ビットの１ビット減算
器から入力される一致判断入力信号Ｐｉが選択出力さ
れ、ＸＯＲ１１の出力信号が”１”の場合には「不一
致」を示す“０”（負論理：Vss）レベルが選択出力さ
れる。
【００３０】全加減算器を構成するには、図２に示すよ
うにこの１ビット全加減算器を入力数値のビット幅に応
じて設け、ＬＳＢの１ビット全加減算器１の桁上げ、も
しくは桁借り入力信号ＣＢｉを”０”に固定し、一致判
断入力信号Ｅｉを”１”すなわち「一致」レベルに固定
し、１ビット全加減算器１の桁上げ、もしくは桁借り出
力信号ＣＢｏをその上位ビットである１ビット全加減算
器２の桁上げ、もしくは桁借り入力信号ＣＢｉに接続
し、一致判断出力信号Ｅｏをその上位ビットである１ビ
ット全加減算器２の一致判断入力信号Ｅｉに接続する。
うにこの１ビット全加減算器を入力数値のビット幅に応
じて設け、ＬＳＢの１ビット全加減算器１の桁上げ、も
しくは桁借り入力信号ＣＢｉを”０”に固定し、一致判
断入力信号Ｅｉを”１”すなわち「一致」レベルに固定
し、１ビット全加減算器１の桁上げ、もしくは桁借り出
力信号ＣＢｏをその上位ビットである１ビット全加減算
器２の桁上げ、もしくは桁借り入力信号ＣＢｉに接続
し、一致判断出力信号Ｅｏをその上位ビットである１ビ
ット全加減算器２の一致判断入力信号Ｅｉに接続する。
【００３１】同様にしてＭＳＢの１ビット全加減算器３
まで接続し、その桁上げもしくは桁借り出力信号ＣＢｏ
をｎ＋１ビットめの全加減算結果とすることにより、一
致判断出力信号Ｅｏを一致判断結果出力信号Ｅｑとする
一致判断機能を有する全加減算器５０を構成することが
できる。
まで接続し、その桁上げもしくは桁借り出力信号ＣＢｏ
をｎ＋１ビットめの全加減算結果とすることにより、一
致判断出力信号Ｅｏを一致判断結果出力信号Ｅｑとする
一致判断機能を有する全加減算器５０を構成することが
できる。
【００３２】数値入力信号ＸｉとＹｉが入力されると、
従来例と同様の動作により全加減算演算が行なわれる。
それと同時に、各ビットごとの一致判断が１ビット全加
減算器５１〜５３各々の内部のＸＯＲ１１で行なわれ、
この結果を用いてスイッチ１５１が制御される。
従来例と同様の動作により全加減算演算が行なわれる。
それと同時に、各ビットごとの一致判断が１ビット全加
減算器５１〜５３各々の内部のＸＯＲ１１で行なわれ、
この結果を用いてスイッチ１５１が制御される。
【００３３】すなわち、全てのビットが一致する場合に
は各ビットの１ビット全加減算器５１、５２、および５
３のそれぞれ内部のスイッチ１５１は全て一致判断入力
信号Ｅｉを一致判断出力信号Ｅｏとして出力するので、
全加減算器５０の一致判断結果出力信号ＥｑはＬＳＢの
１ビット全加減算器５１の一致判断入力信号Ｅｉの値で
ある”１”と等しくなり、２組の数値ＸｉとＹｉが一致
することがわかる。
は各ビットの１ビット全加減算器５１、５２、および５
３のそれぞれ内部のスイッチ１５１は全て一致判断入力
信号Ｅｉを一致判断出力信号Ｅｏとして出力するので、
全加減算器５０の一致判断結果出力信号ＥｑはＬＳＢの
１ビット全加減算器５１の一致判断入力信号Ｅｉの値で
ある”１”と等しくなり、２組の数値ＸｉとＹｉが一致
することがわかる。
【００３４】一方、任意の１ビットにおいて一致判断結
果が「不一致」である場合には、その１ビット全加減算
器の一致判断出力信号Ｅｏは”０”となるので、全加減
算器５０の一致判断結果出力信号Ｅｑは”０”となり、
２組の数値ＸｉとＹｉは不一致であることがわかる。
果が「不一致」である場合には、その１ビット全加減算
器の一致判断出力信号Ｅｏは”０”となるので、全加減
算器５０の一致判断結果出力信号Ｅｑは”０”となり、
２組の数値ＸｉとＹｉは不一致であることがわかる。
【００３５】（実施形態２）図３は、実施形態１の１ビ
ット全加減算器の一致信号レベルを反転したものであ
る。すなわち、スイッチ１５１ａはＸＯＲ１１の出力信
号により制御され、その選択出力信号は一致判断出力信
号Ｅｏバー（以後、この明細書中では、図中の反転信号
を示す上線をバーと記す）として出力される。ＸＯＲ１
１の出力信号が”０”の場合には一致判断入力信号Ｅｉ
バーが選択出力され、ＸＯＲ１１の出力信号が”１”の
場合には”１”(不一致）レベルが選択出力される。
ット全加減算器の一致信号レベルを反転したものであ
る。すなわち、スイッチ１５１ａはＸＯＲ１１の出力信
号により制御され、その選択出力信号は一致判断出力信
号Ｅｏバー（以後、この明細書中では、図中の反転信号
を示す上線をバーと記す）として出力される。ＸＯＲ１
１の出力信号が”０”の場合には一致判断入力信号Ｅｉ
バーが選択出力され、ＸＯＲ１１の出力信号が”１”の
場合には”１”(不一致）レベルが選択出力される。
【００３６】図４は、図３の１ビット全加減算器を用い
た全加減算器５０ａの構成を示している。ＬＳＢの１ビ
ット全加減算器５１ａの一致判断入力信号Ｅｉバーは”
０”に固定されている。入力信号ＸｉとＹｉの全てのビ
ットが一致すると、一致判断結果出力信号ＥｑバーはＬ
ＳＢの１ビット全加減算器５１ａの一致判断入力信号Ｅ
ｉバーの値である”０”と等しくなり、２組の数値Ｘｉ
とＹｉとが一致することがわかる。
た全加減算器５０ａの構成を示している。ＬＳＢの１ビ
ット全加減算器５１ａの一致判断入力信号Ｅｉバーは”
０”に固定されている。入力信号ＸｉとＹｉの全てのビ
ットが一致すると、一致判断結果出力信号ＥｑバーはＬ
ＳＢの１ビット全加減算器５１ａの一致判断入力信号Ｅ
ｉバーの値である”０”と等しくなり、２組の数値Ｘｉ
とＹｉとが一致することがわかる。
【００３７】一方、任意の１ビットにおいて一致判断結
果が「不一致」である場合には、その１ビット全加減算
器の一致判断出力信号Ｅｏバーは”１”となるので、全
加減算器としての一致判断結果出力信号Ｅｑバーは”
１”となり、２組の数値ＸｉとＹｉとは不一致であるこ
とがわかる。
果が「不一致」である場合には、その１ビット全加減算
器の一致判断出力信号Ｅｏバーは”１”となるので、全
加減算器としての一致判断結果出力信号Ｅｑバーは”
１”となり、２組の数値ＸｉとＹｉとは不一致であるこ
とがわかる。
【００３８】以上の実施形態１および２のようにして、
本実施形態の全加減算器は、従来構成の全加減算演算を
高速に行なえる特徴を損なうことなく、全加減算演算と
並行して同時かつ高速に一致判断を行なうことができ
る。
本実施形態の全加減算器は、従来構成の全加減算演算を
高速に行なえる特徴を損なうことなく、全加減算演算と
並行して同時かつ高速に一致判断を行なうことができ
る。
【００３９】ところで、減算演算においては、入力され
る２組の数値が一致することは減算の演算結果が０であ
ることと同値であるが、上述の実施形態１および２の構
成においては、減算演算結果は一致判断結果よりも排他
的ＯＲゲートで１段分のみ遅れて出力される。しかし、
従来例の構成は、この減算演算結果について０であるか
否かの判断（「０判断」と呼ぶ）を行なう構成であるの
で、０判断結果はさらに遅れることとなり、減算器の高
速演算の特徴を著しく損なうことになるが、本発明にお
いてはこのような加減算器の高速性を損なう弊害を生じ
ない。
る２組の数値が一致することは減算の演算結果が０であ
ることと同値であるが、上述の実施形態１および２の構
成においては、減算演算結果は一致判断結果よりも排他
的ＯＲゲートで１段分のみ遅れて出力される。しかし、
従来例の構成は、この減算演算結果について０であるか
否かの判断（「０判断」と呼ぶ）を行なう構成であるの
で、０判断結果はさらに遅れることとなり、減算器の高
速演算の特徴を著しく損なうことになるが、本発明にお
いてはこのような加減算器の高速性を損なう弊害を生じ
ない。
【００４０】また、全加減算器と別個に一致判断部を設
ける従来の方法に比し、１ビット全加減算器内にスイッ
チを１組増設するのみで、一致判断機能を達成すること
ができる。さらに、各ビットともに同一のセルで構成で
きるので、ＬＳＩなどで実施する場合にも非常に配置が
容易であり、チップ占有面積も殆ど増加せずに済む。
ける従来の方法に比し、１ビット全加減算器内にスイッ
チを１組増設するのみで、一致判断機能を達成すること
ができる。さらに、各ビットともに同一のセルで構成で
きるので、ＬＳＩなどで実施する場合にも非常に配置が
容易であり、チップ占有面積も殆ど増加せずに済む。
【００４１】なお、上記実施形態では全て正論理で構成
したが、負論理にて構成しても、同様の効果がある。負
数の表現においても、２の補数に限定されることなく、
１の補数表現など他の手法であってもよい。スイッチに
ついてもＣＭＯＳ構成のみに限定されるものではなく、
他の回路手段や手法を用いても同様の効果がある。
したが、負論理にて構成しても、同様の効果がある。負
数の表現においても、２の補数に限定されることなく、
１の補数表現など他の手法であってもよい。スイッチに
ついてもＣＭＯＳ構成のみに限定されるものではなく、
他の回路手段や手法を用いても同様の効果がある。
【００４２】
【発明の効果】以上の説明から明らかなように、本発明
によれば、非同期式１ビット全加減算器においては、簡
単安価な構成により、従来の加減算演算の高速性を損な
うことなく、回路規模を著しく増大することなく一致判
断を同時かつ高速に行なうことができ、さらに、このよ
うな非同期式１ビット全加減算器を複数接続して構成さ
れる非同期式全加減算器においては、簡単安価な構成に
より、任意のビット幅の２組の数値について加算または
減算演算と一致判断とを同時かつ高速に行なうことがで
きる、という優れた効果がある。
によれば、非同期式１ビット全加減算器においては、簡
単安価な構成により、従来の加減算演算の高速性を損な
うことなく、回路規模を著しく増大することなく一致判
断を同時かつ高速に行なうことができ、さらに、このよ
うな非同期式１ビット全加減算器を複数接続して構成さ
れる非同期式全加減算器においては、簡単安価な構成に
より、任意のビット幅の２組の数値について加算または
減算演算と一致判断とを同時かつ高速に行なうことがで
きる、という優れた効果がある。
【図１】本発明の実施形態１の１ビット加減算器の構成
を示した回路図である。
を示した回路図である。
【図２】図１の１ビット全加減算器を用いた全加減算器
の構成を示した回路図である。
の構成を示した回路図である。
【図３】本発明の実施形態２の１ビット全加減算器の構
成を示した回路図である。
成を示した回路図である。
【図４】実施形態２の１ビット全加減算器を用いた全加
減算器の構成を示した回路図である。
減算器の構成を示した回路図である。
【図５】従来の１ビット全加減算器の構成を示した回路
図である。
図である。
【図６】従来の１ビット全加減算器を用いた全加減算器
の構成を示した回路図である。
の構成を示した回路図である。
【図７】従来のＣＭＯＳトランジスタにより構成したス
イッチ回路の回路図である。
イッチ回路の回路図である。
５０ 全加減算器 ５１、５１ａ、５２、５２ａ、５３、５３ａ １ビット
加減算器 １１ ＸＯＲ １２ ＸＯＲ １４ スイッチ １５１ スイッチ １５１ａ スイッチ
加減算器 １１ ＸＯＲ １２ ＸＯＲ １４ スイッチ １５１ スイッチ １５１ａ スイッチ
Claims (2)
- 【請求項１】 加算演算と減算演算とを切り替える信号
により、加算演算または減算演算を行うよう構成された
全加減算器において、 加算演算と減算演算とを切り替える信号により加算演算
を行うよう設定された状態では、２つの入力信号Ｘｉ、
Ｙｉを用い、さらに下位ビットからの入力信号ＣＢｉを
桁上げ信号として用いて加算演算Ｘｉ＋Ｙｉ＋ＣＢｉを
行ない、加算結果信号ＳＤと、上位ビットへの桁上げ出
力信号ＣＢｏを出力するに際して、入力信号ＸｉとＹｉ
との排他的論理和の結果信号を用いて、入力信号Ｙｉと
桁上げ入力信号ＣＢｉとから桁上げ出力信号ＣＢｏを選
択し出力し、一方、前記加算演算と減算演算とを切り替
える信号により減算演算を行うよう設定された状態で
は、２つの入力信号Ｘｉ、Ｙｉを用い、さらに下位ビッ
トからの入力信号ＣＢｉを桁借り信号として用いて減算
演算Ｘｉ−Ｙｉ−ＣＢｉを行ない、減算結果信号ＳＤ
と、桁借り出力を信号ＣＢｏを出力するに際して、Ｘｉ
とＹｉとの排他的論理和の結果信号を用いて、入力信号
Ｙｉと桁借り入力信号ＣＢｉとから桁借り出力信号ＣＢ
ｏを選択し出力する手段と、 一致判断入力信号Ｅｉと「不一致」を表現する基準レベ
ルとから一致判断出力信号Ｅｏを選択して出力する手段
を有することを特徴とする非同期式１ビット全加減算
器。 - 【請求項２】 前記非同期式１ビット全加減算器を、２
ビット以上のビット幅の２組の数値入力信号ＸおよびＹ
のビット幅に応じて設け、前記加算演算と減算演算とを
切り替える信号に応じて、加算演算結果「Ｘ＋Ｙ」ある
いは減算演算結果「Ｘ−Ｙ」を出力するのと並行して、
ＸとＹとの一致判断を行ないその結果を出力することを
特徴とする請求項１記載の非同期式全加減算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8069511A JPH09258960A (ja) | 1996-03-26 | 1996-03-26 | 全加減算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8069511A JPH09258960A (ja) | 1996-03-26 | 1996-03-26 | 全加減算器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09258960A true JPH09258960A (ja) | 1997-10-03 |
Family
ID=13404845
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8069511A Pending JPH09258960A (ja) | 1996-03-26 | 1996-03-26 | 全加減算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09258960A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009301210A (ja) * | 2008-06-11 | 2009-12-24 | Tokyo Denki Univ | Ｎ桁減算器ユニット、ｎ桁減算器モジュール、ｎ桁加算器ユニット及びｎ桁加算器モジュール |
-
1996
- 1996-03-26 JP JP8069511A patent/JPH09258960A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009301210A (ja) * | 2008-06-11 | 2009-12-24 | Tokyo Denki Univ | Ｎ桁減算器ユニット、ｎ桁減算器モジュール、ｎ桁加算器ユニット及びｎ桁加算器モジュール |
| US8606842B2 (en) | 2008-06-11 | 2013-12-10 | Tokyo Denki University | N-digit subtraction unit, N-digit subtraction module, N-digit addition unit and N-digit addition module |
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