JPH0991120A - 減算器 - Google Patents
減算器Info
- Publication number
- JPH0991120A JPH0991120A JP25026195A JP25026195A JPH0991120A JP H0991120 A JPH0991120 A JP H0991120A JP 25026195 A JP25026195 A JP 25026195A JP 25026195 A JP25026195 A JP 25026195A JP H0991120 A JPH0991120 A JP H0991120A
- Authority
- JP
- Japan
- Prior art keywords
- bit
- subtractor
- signal
- result
- output signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【課題】 減算演算と一致判断とを同時かつ高速に行な
うことができる非同期式１ビット減算器および全減算器
を提供する。 【解決手段】 ＸＯＲ１１、１２、およびスイッチ１３
をＸｉとＹｉとの排他的論理和の結果信号を用いて、入
力信号Ｙｉと桁借り入力信号Ｂｉとから桁借り出力信号
Ｂｏを選択し出力するように接続し、さらに、一致判断
入力信号Ｅｉと「不一致」レベルとから一致判断出力信
号Ｅｏを選択して出力するスイッチ１５１を設け、非同
期式１ビットの減算器を構成する。また、この非同期式
１ビット減算器を、２ビット以上のビット幅の２組の数
値入力信号ＸおよびＹのビット幅に応じて設け「Ｘ−
Ｙ」の減算演算結果を出力するのと並行して、ＸとＹと
の一致判断を行ないその結果を出力する非同期式全減算
器を構成する。
うことができる非同期式１ビット減算器および全減算器
を提供する。 【解決手段】 ＸＯＲ１１、１２、およびスイッチ１３
をＸｉとＹｉとの排他的論理和の結果信号を用いて、入
力信号Ｙｉと桁借り入力信号Ｂｉとから桁借り出力信号
Ｂｏを選択し出力するように接続し、さらに、一致判断
入力信号Ｅｉと「不一致」レベルとから一致判断出力信
号Ｅｏを選択して出力するスイッチ１５１を設け、非同
期式１ビットの減算器を構成する。また、この非同期式
１ビット減算器を、２ビット以上のビット幅の２組の数
値入力信号ＸおよびＹのビット幅に応じて設け「Ｘ−
Ｙ」の減算演算結果を出力するのと並行して、ＸとＹと
の一致判断を行ないその結果を出力する非同期式全減算
器を構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、減算器、特にディ
ジタル処理によって数値の減算演算を行なう回路に関
し、とくに２組の数値の一致判断機能を有する非同期式
１ビット減算器、およびこの非同期式１ビット減算器を
用いて構成された非同期式全減算器に関するものであ
る。
ジタル処理によって数値の減算演算を行なう回路に関
し、とくに２組の数値の一致判断機能を有する非同期式
１ビット減算器、およびこの非同期式１ビット減算器を
用いて構成された非同期式全減算器に関するものであ
る。
【０００２】
【従来の技術】従来は、２組の数値の減算演算と一致判
断とはそれぞれ独立した処理部により各々の処理が行な
われていた。
断とはそれぞれ独立した処理部により各々の処理が行な
われていた。
【０００３】図５は、非同期式全減算器の従来例の構成
要素としての１ビット減算器である。なお、以下では、
正論理を用い、“０”にはグランド電位“ＶＳＳ”を割
り当て、“１”には電源電位“ＶＤＤ”を割り当てるこ
ととする。また、減算演算が負数の場合は２の補数表現
を用いることとする。
要素としての１ビット減算器である。なお、以下では、
正論理を用い、“０”にはグランド電位“ＶＳＳ”を割
り当て、“１”には電源電位“ＶＤＤ”を割り当てるこ
ととする。また、減算演算が負数の場合は２の補数表現
を用いることとする。
【０００４】入力信号ＸｉおよびＹｉは１ビットの入力
数値であり、入力信号Ｂｉは下位ビットからの桁借り入
力信号であり、出力信号Ｄは減算演算結果であり、Ｂｏ
は上位ビットヘの桁借り出力信号である。入力信号Ｘｉ
とＹｉは排他的論理和ゲート（以下ＸＯＲと呼ぶ）１１
ヘ入力され、その出力端子はＸＯＲ１２の一方の入力端
子に接続されている。ＸＯＲ１２の他方の入力端子には
桁借り入力信号Ｂｉが入力される。
数値であり、入力信号Ｂｉは下位ビットからの桁借り入
力信号であり、出力信号Ｄは減算演算結果であり、Ｂｏ
は上位ビットヘの桁借り出力信号である。入力信号Ｘｉ
とＹｉは排他的論理和ゲート（以下ＸＯＲと呼ぶ）１１
ヘ入力され、その出力端子はＸＯＲ１２の一方の入力端
子に接続されている。ＸＯＲ１２の他方の入力端子には
桁借り入力信号Ｂｉが入力される。
【０００５】１３はスイッチであり、ＸＯＲ１１の出力
信号により制御され、その選択出力信号は桁借り出力信
号Ｂｏとして出力される。ＸＯＲ１１の出力信号が
“１”の場合には入力信号Ｙｉが選択され桁借り出力信
号Ｂｏとして出力される。すなわち、ＸｉとＹｉが不一
致かつ、Ｙｉ＝１の際に上位桁への桁借りが発生する。
また、ＸＯＲ１１の出力信号が“０”の場合には桁借り
入力信号Ｂｉが選択され桁借り出力信号Ｂｏとして出力
される。すなわち、ＸｉとＹｉが一致の場合には、下位
桁からの桁借り入力Ｂｉが上位桁に出力される。
信号により制御され、その選択出力信号は桁借り出力信
号Ｂｏとして出力される。ＸＯＲ１１の出力信号が
“１”の場合には入力信号Ｙｉが選択され桁借り出力信
号Ｂｏとして出力される。すなわち、ＸｉとＹｉが不一
致かつ、Ｙｉ＝１の際に上位桁への桁借りが発生する。
また、ＸＯＲ１１の出力信号が“０”の場合には桁借り
入力信号Ｂｉが選択され桁借り出力信号Ｂｏとして出力
される。すなわち、ＸｉとＹｉが一致の場合には、下位
桁からの桁借り入力Ｂｉが上位桁に出力される。
【０００６】スイッチ１３をＣＭＯＳトランジスタから
構成した例を図７に示す。
構成した例を図７に示す。
【０００７】図７においてＰ０〜Ｐ２はＰ型トランジス
タであり、Ｎ０〜Ｎ２はＮ型トランジスタである。トラ
ンジスタＰ２およびＮ２はインバータを構成し、制御信
号Ｇが”０”の場合はトランジスタＰ１およびＮ０のゲ
ートに“１”を入力し、制御信号Ｇが“１”の場合はト
ランジスタＰ１およびＮ０のゲートに“０”を入力する
よう動作する。
タであり、Ｎ０〜Ｎ２はＮ型トランジスタである。トラ
ンジスタＰ２およびＮ２はインバータを構成し、制御信
号Ｇが”０”の場合はトランジスタＰ１およびＮ０のゲ
ートに“１”を入力し、制御信号Ｇが“１”の場合はト
ランジスタＰ１およびＮ０のゲートに“０”を入力する
よう動作する。
【０００８】制御信号Ｇが“０”の場合は、トランジス
タＮ１のゲートは“０”となりトランジスタＰ１のゲー
トは“１”となってどちらも非導通状態となる。一方、
トランジスタＮ０のゲートは“１”となりトランジスタ
Ｐ０のゲートは”０”となってどちらも導通状態となっ
て、入力信号ＩＮ０が出力信号ＯＵＴとして選択出力さ
れる。
タＮ１のゲートは“０”となりトランジスタＰ１のゲー
トは“１”となってどちらも非導通状態となる。一方、
トランジスタＮ０のゲートは“１”となりトランジスタ
Ｐ０のゲートは”０”となってどちらも導通状態となっ
て、入力信号ＩＮ０が出力信号ＯＵＴとして選択出力さ
れる。
【０００９】制御信号Ｇが“１”の場合は、上記の非導
通と導通の状態が入れ代わって、入力信号ＩＮ１が出力
信号ＯＵＴとして選択出力される。
通と導通の状態が入れ代わって、入力信号ＩＮ１が出力
信号ＯＵＴとして選択出力される。
【００１０】上述の１ビット減算器を複数接続して、図
６に示すように複数桁の全減算器４を構成することがで
きる。入力数値ＸおよびＹのビット幅をともに「ｎ−
１」ビットとし、例えば数値ＸのＬＳＢをＸＯ、ＭＳＢ
をＸｎと記する。数値Ｙや減算結果値Ｄについても同様
とする。
６に示すように複数桁の全減算器４を構成することがで
きる。入力数値ＸおよびＹのビット幅をともに「ｎ−
１」ビットとし、例えば数値ＸのＬＳＢをＸＯ、ＭＳＢ
をＸｎと記する。数値Ｙや減算結果値Ｄについても同様
とする。
【００１１】図６の全減算器４では、図５の１ビット減
算器が入力数値のビット幅に応じて設けられ、ＬＳＢの
１ビット減算器１の桁借り入力信号Ｂｉを“０”に固定
し、１ビット減算器１の桁借り出力信号Ｂｏをその上位
ビットである１ビット減算器２の桁借り入力信号Ｂｉに
接続し、以下同様にしてＭＳＢの１ビット減算器３まで
接続し、その桁借り出力信号Ｂｏをｎ＋１ビットめの減
算結果とするようになっている。
算器が入力数値のビット幅に応じて設けられ、ＬＳＢの
１ビット減算器１の桁借り入力信号Ｂｉを“０”に固定
し、１ビット減算器１の桁借り出力信号Ｂｏをその上位
ビットである１ビット減算器２の桁借り入力信号Ｂｉに
接続し、以下同様にしてＭＳＢの１ビット減算器３まで
接続し、その桁借り出力信号Ｂｏをｎ＋１ビットめの減
算結果とするようになっている。
【００１２】ここで、例えば、Ｘ０が“１”でありＹ０
が“０”である場合には、その排他的論理和は“１”で
あるのでスイッチ１３はＹ０の値“０”をＢｏとして出
力し、ビット０の桁借り入力信号Ｂｉは”０”であるの
で減算結果Ｄは“１”となる。
が“０”である場合には、その排他的論理和は“１”で
あるのでスイッチ１３はＹ０の値“０”をＢｏとして出
力し、ビット０の桁借り入力信号Ｂｉは”０”であるの
で減算結果Ｄは“１”となる。
【００１３】このとき、各ビットの入力信号ＸとＹとの
排他的論理和のみでスイッチ１３ヘの制御信号すなわち
選択結果が決まり、この選択は各ビットにおいて同時に
行なわれるので、結果的に、任意のビット位置での桁借
り信号の処理が、下位からの桁借り入力信号と減算演算
の結果を待たずに、図５でいうとＸｉとＹｉの排他的論
理和の結果のみによつて、選択出力する信号を決めるこ
とができるために、入力信号Ｙｉが入力されてから各ビ
ット間の桁借り出力信号Ｂｏが決定されるまでの所要時
間が短く、減算演算を高速に行なえる構成となってい
る。
排他的論理和のみでスイッチ１３ヘの制御信号すなわち
選択結果が決まり、この選択は各ビットにおいて同時に
行なわれるので、結果的に、任意のビット位置での桁借
り信号の処理が、下位からの桁借り入力信号と減算演算
の結果を待たずに、図５でいうとＸｉとＹｉの排他的論
理和の結果のみによつて、選択出力する信号を決めるこ
とができるために、入力信号Ｙｉが入力されてから各ビ
ット間の桁借り出力信号Ｂｏが決定されるまでの所要時
間が短く、減算演算を高速に行なえる構成となってい
る。
【００１４】また、図６では、２組の数値ＸとＹとの一
致判断を行なうための一致判断部５は全減算器４とは独
立に設け、減算演算と並行して別個に判断処理を行なう
ようになっている。
致判断を行なうための一致判断部５は全減算器４とは独
立に設け、減算演算と並行して別個に判断処理を行なう
ようになっている。
【００１５】
【発明が解決しようとする課題】しかしながら、上記従
来例のように、減算演算を行なう全減算器と別個に一致
判断部を設ける構成は所要ゲート数が非常に多くなり、
ＬＳＩのチップ面積の増大による動作速度の低下なども
併発し、また数値が高速に伝播すべき信号線の配線長が
増して配線容量の増加などによりデータの変化速度が低
下し、ひいては全減算器の高速性も損なわれることが危
惧される。さらに、ビット幅が大きくなるほどこの傾向
が顕著になる。
来例のように、減算演算を行なう全減算器と別個に一致
判断部を設ける構成は所要ゲート数が非常に多くなり、
ＬＳＩのチップ面積の増大による動作速度の低下なども
併発し、また数値が高速に伝播すべき信号線の配線長が
増して配線容量の増加などによりデータの変化速度が低
下し、ひいては全減算器の高速性も損なわれることが危
惧される。さらに、ビット幅が大きくなるほどこの傾向
が顕著になる。
【００１６】そこで本発明の課題は、従来の減算演算の
高速性を損なうことなく、また、回路規模を著しく増大
することなく一致判断を同時かつ高速に行なうことがで
きる非同期式１ビット減算器、および、任意のビット幅
の２組の数値について減算演算と一致判断とを同時かつ
高速に行なうことができる全減算器を提供することにあ
る。
高速性を損なうことなく、また、回路規模を著しく増大
することなく一致判断を同時かつ高速に行なうことがで
きる非同期式１ビット減算器、および、任意のビット幅
の２組の数値について減算演算と一致判断とを同時かつ
高速に行なうことができる全減算器を提供することにあ
る。
【００１７】
【課題を解決するための手段】上記の課題を解決するた
め、本発明によれば、２つの入力信号Ｘｉ、Ｙｉおよび
下位ビットからの桁借り入力信号Ｂｉを用いて減算演算
Ｘｉ−Ｙｉ−Ｂｉを行ない減算結果信号Ｄと上位ビット
への桁借り出力信号Ｂｏとを出力する非同期式１ビット
減算器を、ＸｉとＹｉとの排他的論理和の結果信号を用
いて、入力信号Ｙｉと桁借り入力信号Ｂｉとから桁借り
出力信号Ｂｏを選択し出力する手段と、一致判断入力信
号Ｅｉと「不一致」レベルとから一致判断出力信号Ｅｏ
を選択して出力する手段から構成し、また、この非同期
式１ビット減算器を、２ビット以上のビット幅の２組の
数値入力信号ＸおよびＹのビット幅に応じて設け「Ｘ−
Ｙ」の減算演算結果を出力するのと並行して、ＸとＹと
の一致判断を行ないその結果を出力する非同期式全減算
器を構成するようにした。
め、本発明によれば、２つの入力信号Ｘｉ、Ｙｉおよび
下位ビットからの桁借り入力信号Ｂｉを用いて減算演算
Ｘｉ−Ｙｉ−Ｂｉを行ない減算結果信号Ｄと上位ビット
への桁借り出力信号Ｂｏとを出力する非同期式１ビット
減算器を、ＸｉとＹｉとの排他的論理和の結果信号を用
いて、入力信号Ｙｉと桁借り入力信号Ｂｉとから桁借り
出力信号Ｂｏを選択し出力する手段と、一致判断入力信
号Ｅｉと「不一致」レベルとから一致判断出力信号Ｅｏ
を選択して出力する手段から構成し、また、この非同期
式１ビット減算器を、２ビット以上のビット幅の２組の
数値入力信号ＸおよびＹのビット幅に応じて設け「Ｘ−
Ｙ」の減算演算結果を出力するのと並行して、ＸとＹと
の一致判断を行ないその結果を出力する非同期式全減算
器を構成するようにした。
【００１８】
【発明の実施の形態】以下、図を参照して本発明の実施
の形態を説明する。以下では、従来例と同様の部材には
同一の番号を付し、その詳細な説明は省略する。
の形態を説明する。以下では、従来例と同様の部材には
同一の番号を付し、その詳細な説明は省略する。
【００１９】（実施態様１）図１は本発明を採用した１
ビット減算器の構成を示している。図１において、ＸＯ
Ｒ１１、１２、およびスイッチ１３の構成は従来例同様
であるが、一致判断入力信号Ｅｉおよび一致判断出力信
号Ｅｏ、スイッチ１５１が追加されている。
ビット減算器の構成を示している。図１において、ＸＯ
Ｒ１１、１２、およびスイッチ１３の構成は従来例同様
であるが、一致判断入力信号Ｅｉおよび一致判断出力信
号Ｅｏ、スイッチ１５１が追加されている。
【００２０】スイッチ１５１はＸＯＲ１１の出力信号に
より制御され、その選択出力信号は一致判断出力信号Ｅ
０として出力される。ＸＯＲ１１の出力信号が“０”の
場合には、同様に構成された下位ビットの１ビット減算
器から入力される一致判断入力信号Ｅｉが選択出力さ
れ、ＸＯＲ１１の出力信号が“１”の場合には不一致を
示す“０”（Vss）レベルが出力される。
より制御され、その選択出力信号は一致判断出力信号Ｅ
０として出力される。ＸＯＲ１１の出力信号が“０”の
場合には、同様に構成された下位ビットの１ビット減算
器から入力される一致判断入力信号Ｅｉが選択出力さ
れ、ＸＯＲ１１の出力信号が“１”の場合には不一致を
示す“０”（Vss）レベルが出力される。
【００２１】全減算器を構成するには、図２に示すよう
にこの１ビット減算器５１〜５３を入力数値のビット幅
に応じて設け、ＬＳＢの１ビット減算器１の桁借り入力
信号Ｂｉを“０”に固定し、一致判断入力信号Ｅｉを
“１”すなわち「一致」レベルに固定し、１ビット減算
器１の桁借り出力信号Ｂｏをその上位ビットである１ビ
ット減算器２の桁借り入力信号Ｂｉに接続し、一致判断
出力信号Ｅｏをその上位ビットである１ビット減算器２
の一致判断入力信号Ｅｉに接続する。さらに、同様にし
てＭＳＢの１ビット減算器３まで接続し、その桁借り出
力信号Ｂｏをｎ＋１ビットめの減算結果とし、一致判断
出力信号Ｅｏを一致判断結果出力信号ＥＱとする一致判
断機能を有する全減算器５０を構成することができる。
にこの１ビット減算器５１〜５３を入力数値のビット幅
に応じて設け、ＬＳＢの１ビット減算器１の桁借り入力
信号Ｂｉを“０”に固定し、一致判断入力信号Ｅｉを
“１”すなわち「一致」レベルに固定し、１ビット減算
器１の桁借り出力信号Ｂｏをその上位ビットである１ビ
ット減算器２の桁借り入力信号Ｂｉに接続し、一致判断
出力信号Ｅｏをその上位ビットである１ビット減算器２
の一致判断入力信号Ｅｉに接続する。さらに、同様にし
てＭＳＢの１ビット減算器３まで接続し、その桁借り出
力信号Ｂｏをｎ＋１ビットめの減算結果とし、一致判断
出力信号Ｅｏを一致判断結果出力信号ＥＱとする一致判
断機能を有する全減算器５０を構成することができる。
【００２２】数値入力信号ＸとＹが入力されると、従来
例と同様の動作により減算演算が行なわれる。それと同
時に、各ビットごとの一致判断がＸＯＲ１１で行なわれ
ることになり、この結果を用いてスイッチ１５１が制御
される。
例と同様の動作により減算演算が行なわれる。それと同
時に、各ビットごとの一致判断がＸＯＲ１１で行なわれ
ることになり、この結果を用いてスイッチ１５１が制御
される。
【００２３】すなわち、全てのビットが一致する場合に
は各ビットの１ビット減算器５１、５２および５３のそ
れぞれ内部のスイッチ１５１は全て一致判断入力信号Ｅ
ｉを一致判断出力信号Ｅｏとして出力するので、全減算
器５０の一致判断結果出力信号ＥＱはＬＳＢの１ビット
減算器５１の一致判断入力信号Ｅｉの値である“１”と
等しくなり、２組の数値ＸとＹとが一致することがわか
る。
は各ビットの１ビット減算器５１、５２および５３のそ
れぞれ内部のスイッチ１５１は全て一致判断入力信号Ｅ
ｉを一致判断出力信号Ｅｏとして出力するので、全減算
器５０の一致判断結果出力信号ＥＱはＬＳＢの１ビット
減算器５１の一致判断入力信号Ｅｉの値である“１”と
等しくなり、２組の数値ＸとＹとが一致することがわか
る。
【００２４】一方、任意の１ビットにおいて一致判断結
果が不一致である場合には、その１ビット減算器の一致
判断出力信号Ｅｏは”０”となるので、全減算器５０の
一致判断結果出力信号ＥＱは”０”となり、２組の数値
ＸとＹは不一致であることがわかる。
果が不一致である場合には、その１ビット減算器の一致
判断出力信号Ｅｏは”０”となるので、全減算器５０の
一致判断結果出力信号ＥＱは”０”となり、２組の数値
ＸとＹは不一致であることがわかる。
【００２５】（実施態様２）図３は、実施態様１の１ビ
ット減算器の一致信号レベルを反転したものである。す
なわち、スイッチ１５１ａはＸＯＲ１１の出力信号によ
り制御され、その選択出力信号は一致判断出力信号Ｅｏ
バー（以後、明細書中では、図中の反転信号を示す上線
をバーと記す）として出力される。ＸＯＲ１１の出力信
号が“０”の場合には、一致判断入力信号Ｅｉバーが選
択出力され、ＸＯＲ１１の出力信号が“１”の場合には
“１”（不一致）レベルが選択出力される。
ット減算器の一致信号レベルを反転したものである。す
なわち、スイッチ１５１ａはＸＯＲ１１の出力信号によ
り制御され、その選択出力信号は一致判断出力信号Ｅｏ
バー（以後、明細書中では、図中の反転信号を示す上線
をバーと記す）として出力される。ＸＯＲ１１の出力信
号が“０”の場合には、一致判断入力信号Ｅｉバーが選
択出力され、ＸＯＲ１１の出力信号が“１”の場合には
“１”（不一致）レベルが選択出力される。
【００２６】図４は、図３の１ビット減算器５１ａ〜５
３ａを用いた全減算器の構成である。ＬＳＢの１ビット
減算器５１ａの一致判断入力信号Ｅｉバーは“０”に固
定されている。入力信号ＸとＹの全てのビットが一致す
ると、一致判断結果出力信号ＥＱバーはＬＳＢの１ビッ
ト減算器５１ａの一致判断入力信号Ｅｉバーの値である
“０”と等しくなり、２組の数値ＸとＹとが一致するこ
とがわかる。一方、任意の１ビットにおいて一致判断結
果が「不一致」である場合には、その１ビット減算器の
一致判断出力信号Ｅｏバーは“１”となるので、全減算
器としての一致判断結果出力信号ＥＱバーは“１”とな
り、２組の数値ＸとＹとは不一致であることがわかる。
３ａを用いた全減算器の構成である。ＬＳＢの１ビット
減算器５１ａの一致判断入力信号Ｅｉバーは“０”に固
定されている。入力信号ＸとＹの全てのビットが一致す
ると、一致判断結果出力信号ＥＱバーはＬＳＢの１ビッ
ト減算器５１ａの一致判断入力信号Ｅｉバーの値である
“０”と等しくなり、２組の数値ＸとＹとが一致するこ
とがわかる。一方、任意の１ビットにおいて一致判断結
果が「不一致」である場合には、その１ビット減算器の
一致判断出力信号Ｅｏバーは“１”となるので、全減算
器としての一致判断結果出力信号ＥＱバーは“１”とな
り、２組の数値ＸとＹとは不一致であることがわかる。
【００２７】以上の実施態様１および２のようにして、
全減算器と別個に一致判断部を設けることなく一致判断
機能を有する全減算器を構成することができる。
全減算器と別個に一致判断部を設けることなく一致判断
機能を有する全減算器を構成することができる。
【００２８】ところで、減算においては、入力される２
組の数値が一致することは減算の演算結果が０であるこ
とと同値であるが、従来例の構成では、減算演算結果に
ついて０であるか否かの判断（「０判断」呼ぶ）を行な
う構成であるので、０判断結果はさらに遅れることとな
り、減算器の高速演算の特徴を著しく損なうことにもな
ってしまう。
組の数値が一致することは減算の演算結果が０であるこ
とと同値であるが、従来例の構成では、減算演算結果に
ついて０であるか否かの判断（「０判断」呼ぶ）を行な
う構成であるので、０判断結果はさらに遅れることとな
り、減算器の高速演算の特徴を著しく損なうことにもな
ってしまう。
【００２９】しかしながら、上述の実施態様１および２
の構成においては、０判断は減算演算よりも排他的ＯＲ
ゲートで１段分先に出力され、しかも減算器の高速性を
損なう恐れもない。
の構成においては、０判断は減算演算よりも排他的ＯＲ
ゲートで１段分先に出力され、しかも減算器の高速性を
損なう恐れもない。
【００３０】以上説明してきたように、本実施態様の全
減算器は、従来例の減算演算を高速に行なえる特徴を損
なうことなく、減算演算と並行して同時かつ高速に一致
判断を行なうことができる。
減算器は、従来例の減算演算を高速に行なえる特徴を損
なうことなく、減算演算と並行して同時かつ高速に一致
判断を行なうことができる。
【００３１】また、全減算器と別個に一致判断部を設け
る従来の方法に比し、１ビット減算器内にスイッチを１
組増設するのみで一致判断機能を達成することができ
る。さらに、各ビットともに同一のセルで構成できるの
で、ＬＳＩなどで実施する場合にも非常に配置が容易で
あり、チップ占有面積も殆ど増加せずに済む。
る従来の方法に比し、１ビット減算器内にスイッチを１
組増設するのみで一致判断機能を達成することができ
る。さらに、各ビットともに同一のセルで構成できるの
で、ＬＳＩなどで実施する場合にも非常に配置が容易で
あり、チップ占有面積も殆ど増加せずに済む。
【００３２】なお、上記実施態様では減算器の入出力信
号を全て正論理で構成したが、負論理にて構成しても、
同様の効果がある。負数の表現においても、２の補数に
限定されることなく、１の補数表現など他の手法であっ
てもよい。スイッチについてもＣＭＯＳ構成のみに限定
されるものではなく、他の回路手段や手法を用いても同
様の効果がある。
号を全て正論理で構成したが、負論理にて構成しても、
同様の効果がある。負数の表現においても、２の補数に
限定されることなく、１の補数表現など他の手法であっ
てもよい。スイッチについてもＣＭＯＳ構成のみに限定
されるものではなく、他の回路手段や手法を用いても同
様の効果がある。
【００３３】
【発明の効果】以上の説明から明らかなように、本発明
によれば、２つの入力信号Ｘｉ、Ｙｉおよび下位ビット
からの桁借り入力信号Ｂｉを用いて減算演算Ｘｉ−Ｙｉ
−Ｂｉを行ない減算結果信号Ｄと上位ビットへの桁借り
出力信号Ｂｏとを出力する非同期式１ビット減算器を、
ＸｉとＹｉとの排他的論理和の結果信号を用いて、入力
信号Ｙｉと桁借り入力信号Ｂｉとから桁借り出力信号Ｂ
ｏを選択し出力する手段と、一致判断入力信号Ｅｉと
「不一致」レベルとから一致判断出力信号Ｅｏを選択し
て出力する手段から構成し、また、この非同期式１ビッ
ト減算器を、２ビット以上のビット幅の２組の数値入力
信号ＸおよびＹのビット幅に応じて設け「Ｘ−Ｙ」の減
算演算結果を出力するのと並行して、ＸとＹとの一致判
断を行ないその結果を出力する非同期式全減算器を構成
するようにしているので、非同期式１ビット減算器にお
いては、従来の減算演算の高速性を損なうことなく、回
路規模を著しく増大することなく一致判断を同時かつ高
速に行なうことができ、さらに、非同期式全減算器にお
いては、任意のビット幅の２組の数値について減算演算
と一致判断とを同時かつ高速に行なうことができる、と
いう優れた効果がある。
によれば、２つの入力信号Ｘｉ、Ｙｉおよび下位ビット
からの桁借り入力信号Ｂｉを用いて減算演算Ｘｉ−Ｙｉ
−Ｂｉを行ない減算結果信号Ｄと上位ビットへの桁借り
出力信号Ｂｏとを出力する非同期式１ビット減算器を、
ＸｉとＹｉとの排他的論理和の結果信号を用いて、入力
信号Ｙｉと桁借り入力信号Ｂｉとから桁借り出力信号Ｂ
ｏを選択し出力する手段と、一致判断入力信号Ｅｉと
「不一致」レベルとから一致判断出力信号Ｅｏを選択し
て出力する手段から構成し、また、この非同期式１ビッ
ト減算器を、２ビット以上のビット幅の２組の数値入力
信号ＸおよびＹのビット幅に応じて設け「Ｘ−Ｙ」の減
算演算結果を出力するのと並行して、ＸとＹとの一致判
断を行ないその結果を出力する非同期式全減算器を構成
するようにしているので、非同期式１ビット減算器にお
いては、従来の減算演算の高速性を損なうことなく、回
路規模を著しく増大することなく一致判断を同時かつ高
速に行なうことができ、さらに、非同期式全減算器にお
いては、任意のビット幅の２組の数値について減算演算
と一致判断とを同時かつ高速に行なうことができる、と
いう優れた効果がある。
【図１】本発明の実施態様１の１ビット減算器の構成を
示した回路図である。
示した回路図である。
【図２】実施態様１の１ビット減算器を用いた全減算器
の構成を示した回路図である。
の構成を示した回路図である。
【図３】本発明の実施態様２の１ビット減算器の構成を
示した回路図である。
示した回路図である。
【図４】実施態様２の１ビット減算器を用いた全減算器
の構成を示した回路図である。
の構成を示した回路図である。
【図５】従来例の１ビット減算器の構成を示した回路図
である。
である。
【図６】従来の１ビット減算器を用いた全減算器の構成
を示した回路図である。
を示した回路図である。
【図７】従来のＣＭＯＳトランジスタによるスイッチ回
路を構成した回路図である。
路を構成した回路図である。
４ 全減算器 ５０ 全減算器 ５１ １ビット減算器 ５１ａ １ビット減算器 ５２ １ビット減算器 １１ ＸＯＲ １２ ＸＯＲ １３ スイッチ １５１ スイッチ １５１ａ スイッチ
Claims (2)
- 【請求項１】 ２つの入力信号Ｘｉ、Ｙｉおよび下位ビ
ットからの桁借り入力信号Ｂｉを用いて減算演算Ｘｉ−
Ｙｉ−Ｂｉを行ない減算結果信号Ｄと上位ビットへの桁
借り出力信号Ｂｏとを出力する非同期式１ビット減算器
において、 ＸｉとＹｉとの排他的論理和の結果信号を用いて、入力
信号Ｙｉと桁借り入力信号Ｂｉとから桁借り出力信号Ｂ
ｏを選択し出力する手段と、 一致判断入力信号Ｅｉと「不一致」レベルとから一致判
断出力信号Ｅｏを選択して出力する手段を有することを
特徴とする非同期式１ビット減算器。 - 【請求項２】 前記非同期式１ビット減算器を、２ビッ
ト以上のビット幅の２組の数値入力信号ＸおよびＹのビ
ット幅に応じて設け「Ｘ−Ｙ」の減算演算結果を出力す
るのと並行して、ＸとＹとの一致判断を行ないその結果
を出力するよう構成したことを特徴とする非同期式全減
算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25026195A JPH0991120A (ja) | 1995-09-28 | 1995-09-28 | 減算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25026195A JPH0991120A (ja) | 1995-09-28 | 1995-09-28 | 減算器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0991120A true JPH0991120A (ja) | 1997-04-04 |
Family
ID=17205263
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25026195A Pending JPH0991120A (ja) | 1995-09-28 | 1995-09-28 | 減算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0991120A (ja) |
-
1995
- 1995-09-28 JP JP25026195A patent/JPH0991120A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5777491A (en) | High-performance differential cascode voltage switch with pass gate logic elements | |
| US6066965A (en) | Method and apparatus for a N-nary logic circuit using 1 of 4 signals | |
| US5487025A (en) | Carry chain adder using regenerative push-pull differential logic | |
| US20010016865A1 (en) | Multiplier circuit for reducing the number of necessary elements without sacrificing high speed capability | |
| EP0493835B1 (en) | An arithmetic operation unit having bit inversion function | |
| JPH0428180B2 (ja) | ||
| US6342792B1 (en) | Logic module circuitry for programmable logic devices | |
| EP1236278B1 (en) | Method and apparatus for an n-nary logic circuit | |
| JPS6220028A (ja) | 補数化装置 | |
| US4559608A (en) | Arithmetic logic unit | |
| US5027012A (en) | Programmable logic circuit using wired-or tristate gates | |
| JPH01216622A (ja) | 論理回路 | |
| US7170317B2 (en) | Sum bit generation circuit | |
| EP0318075B1 (en) | Carry look-ahead circuit for use in adder | |
| JPH0991120A (ja) | 減算器 | |
| US6489811B2 (en) | Logic gate with symmetrical propagation delay from any input to any output and a controlled output pulse width | |
| US6911846B1 (en) | Method and apparatus for a 1 of N signal | |
| Wang et al. | A high-speed single-phase-clocked CMOS priority encoder | |
| JPH10154066A (ja) | Ｎビット比較器 | |
| JPH09258960A (ja) | 全加減算器 | |
| US5909386A (en) | Digital adder | |
| US5896308A (en) | Combinational logic circuit | |
| JPH09282144A (ja) | 非同期式１ビット加算器および非同期式全加算器 | |
| KR950009684B1 (ko) | 전가산기 | |
| US6567836B1 (en) | Multi-level carry-skip adder |