JPH0585089B2 - - Google Patents

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、比較的動作速度が速く、かつ良好な
電気的特性を有し、集積化に適した回路方式を備
えた論理回路に関するものである。

〈従来の技術〉 一般に、CMOS構成の多入力論理ゲート、例
えば２入力のナンドゲートは第７図に示すように
構成されている。第７図において、Ｐ１，Ｐ２は
それぞれ入力信号Ａ，Ｂが供給されるＰチヤネル
形のMOSFETで、これらのMOSFETP１，Ｐ２
の一端は一括して電源電圧V_DDに接続され、他端
はそれぞれ入力信号Ａ，Ｂが供給されるＮチヤネ
ル形ののMOSFETN１，Ｎ２をそれぞれ直列に
介して接地される。そして上記Ｐチヤネル形
MOSFETP１，Ｐ２の他端とＮチヤネル形
MOSFETN１との接続点から入力信号Ａ，Ｂの
NAND出力OUT(Y)を得る。

また例えば従来の２入力ノアゲートは第８図に
示すように構成されている。第８図において、Ｐ
３，Ｐ４はそれぞれ入力信号Ａ，Ｂが供給される
Ｐチヤネル形のMOSFETで、これらの
MOSFETP３，Ｐ４は直列に接続され、その直
列接続された一端が電源電圧V_DDに接続され、他
端はそれぞれ入力信号Ａ，Ｂが供給されるＮチヤ
ネル形のMOSFETN３，Ｎ４の並列接続体を介
して接地される。そして上記Ｐチヤネル形
MOSFETP４とＮチヤネル形MOSFTN３，Ｎ４
との接続点から入力信号Ａ，ＢのNOR出力OUT
(Y)を得る。

このような従来の回路ではNAND及びNORの
アクテイブステートを各々Ｎチヤネル形
MOSFET及びＰチヤネル形MOSFETの単純な
１本の直列接続構成によつて表現している。即ち
第７図においては、入力Ａ，Ｂが共に正論理レベ
ルのときのみに、出力Ｙに負論理レベルが伝播さ
れ、また、第８図においては、入力Ａ，Ｂがいず
れも負論理レベルのときのみ、出力Ｙに正論理レ
ベルが伝播されることになる。

そして、このようなトランジスタの直列接続構
成は、複合ゲートをはじめ、様々な論理回路にお
いて多数用いられてきている。

〈発明が解決しようとする問題点〉 しかしながら、上記した従来の回路構成におい
ては、次のような問題点を有している。

即ち、NAND及びNORの論理は、いずれもブ
ール代数上では対称であるが、第７図及び第８図
の構成では、電気的特性、とりわけ遅延特性に非
対称を生じる。例えば機能（Ａ，Ｂ）＝（０，０）
から（０，１）または（１，０）への遷移の際に
は遅延時間に差異を生じる。

また、上記した電気的特特性の非対称性から設
計上のタイミングのバランスが取りにくいものと
なる。これらの構成が複雑な複合ゲートを含む回
路等に採用された場合、クリテイカルパスの検証
のためには、上記した非対称性を考慮して入力パ
ターンを考えなければならなくなる。

更に、回路構成上から来る原理的な非対称性に
よつて、実際の集積回路化に際しても非対称性が
ともない、上記した理由から量産上好ましいもの
ではない。

本発明は、上記の点に鑑みて創案されたもので
あり、スイツチ手段の直列接続構成を有している
論理回路において、その電気的特性を損うことな
く、上記した従来の回路構成から来る非対称性及
びその非対称性から派生する諸問題を解消すべく
論理式上の交代式性及び対称性を保持することを
実現するようにした新規な論理回路を提供するこ
とを目的としている。

〈問題点を解決するための手段〉 上述の目的を達成するため、本発明は第１図に
示すように、スイツチ入力端子、スイツチ出力端
子及びＮ個（Ｎ≧３）のスイツチ制御端子を有
し、上記Ｎ個のスイツチ制御端子の入力値の論理
レベルが総てある定まつた値に達したときにのみ
上記スイツチ入力端子の入力値をスイツチ出力端
子へ伝達するスイツチング動作を行う論理回路に
おいて、Ｎ個のスイツチ手段を直列接続した直列
回路をＮ！個並列接続し、前記並列接続した直列
回路の一端を上記スイツチ入力端子に接続し、他
端を上記スイツチ出力端子に接続し、上記Ｎ！個
の直列回路を構成する各Ｎ個の直列接続された各
スイツチ手段の制御端子にそれぞれ順列上総て異
なるＮ！通りの順番で前記スイツチ制御端子を接
続してなることを特徴とする論理回路である。

〈作用〉 上記のような構成により、電気的特性上対称な
スイツチング動作が行なわれ、機能の遷移時の遅
延時間はバランスのとれたものとなる。

〈実施例〉 以下図面を参照して本発明の実施例を詳細に説
明する。

まず、本発明の理解を容易にするために、第２
図及び第３図を用いてＮ＝２の場合のNANDゲ
ート及びNORゲートについて説明する。第２図
はCMOSトランジスタで構成した２入力NAND
ゲートの構成例を示す図である。

第２図において、Ｎ１１〜Ｎ１４はＮ型MOS
トランジスタであり、その駆動能力は第７図にお
けるトランジスタＮ１，Ｎ２の1/2程度のものを
用いる。この第２図に示す論理回路においては、
スイツチ制御端子の個数ＮがＡ，Ｂの２個である
ことから、２個のＮ型MOSトランジスタＮ１１，
Ｎ１２及びＮ１３，Ｎ１４をそれぞれ直列に接続
して、この２！＝２個の直列回路を並列に接続し
ている。またスイツチ制御信号である入力信号Ａ
及びＢを順列上取り得る全ての場合に合わせてト
ランジスタＮ１１〜Ｎ１４のスイツチ制御端子で
あるゲート電極に配置する。即ち、トランジスタ
Ｎ１１及びＮ１４のゲート電極に入力信号Ａを供
給し、トランジスタＮ１２及びＮ１３のゲート電
極に入力信号Ｂを供給する。Ｐ１１及びＰ１２は
それぞれ入力信号Ａ及びＢの供給されたＰ型
MOSトランジスタであり、これらのトランジス
タＰ１１，Ｐ１２の一端は一括して電源電圧V_DD
（正の電圧源）に接続し、他端は上記したトラン
ジスタＮ１１〜Ｎ１４により構成された直並列回
路を介して（負の電圧源に）接地し、トランジス
タＰ１１，Ｐ１２の他端と直並列回路の接続点か
ら入力信号Ａ，ＢのNAND出力(Y)を得るように
構成している。

上記のように構成した回路において、２入力
NANDの論理におけるアクテイブステートは２
個に縦積みれたＮ型MOSトランジスタ回路Ｎ１
１，Ｎ１２及びＮ１３，Ｎ１４のワイヤードオア
により表現されており、NANDの論理動作が正
しく行なわれ、機能の遷移時にもバランスのとれ
たスイツチング動作が行なわれる。

次に、同様に参考のためにNORゲートについ
て説明する。第３図はCMOSトランジスタで構
成した２入力NORゲートの構成例を示す回路図
である。

第３図において、Ｐ２１〜Ｐ２４はＰ型MOS
トランジスタであり、その駆動能力は第８図にお
けるトランジスタＰ３，Ｐ４の1/2程度のものを
用いる。また、この第３図に示す論理回路におい
ては、スイツチ制御端子の個数ＮがＡ，Ｂの２個
であることから、２個のＰ型MOSトランジスタ
Ｐ２１，Ｐ２２及びＰ２３，Ｐ２４をそれぞれ直
列に接続して、この２！＝２個の直列回路を並列
に接続している。またスイツチ制御信号である入
力信号Ａ及びＢを順列上取り得る全ての場合に合
わせてトランジスタＰ２１〜Ｐ２４のスイツチ制
御端子であるゲート電極に配置する。即ち、トラ
ンジスタＰ２１及びＰ２４のゲート電極に入力信
号Ａを供給し、トランジスタＰ２２及びＰ２３の
ゲート電極に入力信号Ｂを供給する。Ｎ２１及び
Ｎ２２はそれぞれ入力信号Ａ及びＢの供給された
Ｎ型MOSトランジスタであり、これらのトラン
ジスタＮ２１及びＮ２３の一端は一括して（負の
電圧源に）接地し、他端は上記したトランジスタ
Ｐ２１〜Ｐ２４により構成された直並列回路を介
して電源電圧V_DD（正の電圧源）に接続し、トラ
ンジスタＮ２１，Ｎ２２の他端と直並列回路の接
続点から入力信号Ａ，ＢのNOR出力(Y)を得るよ
うに構成している。

上記のように構成した回路において、２入力
NORの論理におけるアクテイブステートは２個
の縦積みされたＰ型MOSトランジスタ回路Ｐ２
１，Ｐ２２及びＰ２３，Ｐ２４のワイヤードオア
により表現されており、NORの論理動作が正し
く行なわれ、機能の遷移時にもバランスのとれた
スイツチング動作が行なわれる。

それでは次に、本発明に係る論理回路の構成例
をＮ＝３の場合を例にとつて説明する。第４図は
３入力論理ゲートの構成を示す図であり、Ｎ＝３
の場合について原理的に回路を組んだものであ
る。

即ち、第４図において、Ｎ＝３個のスイツチ手
段を直列に接続した直列回路（T₁₁，T₁₂，T₁₃），
（T₂₁，T₂₂，T₂₃），…（T₆₁，T₆₂，T₆₃）をＮ！
＝６個並列に接続して論理ゲートを構成しこれら
のスイツチ手段の制御端子に、それぞれ順列上全
て異なるＮ！＝６通りの順番、例えば直列回路
（T₁₁，T₁₂，T₁₃）には入力信号を（Ａ，Ｂ，Ｃ）
の順、直列回路（T₂₁，T₂₂，T₂₃）には入力信号
を（Ａ，Ｂ，Ｃ）の順で与えるように構成したも
のである。

上記のような構成において、入力信号Ａ〜Ｃが
オンレベルにあつて、出力端S_OUTに入力端S_INの
入力値が伝播されている状態から、入力信号Ａ〜
Ｃのいずれか一つがオフレベルに遷移して出力端
S_OUTの出力レベルがオフ出力になる場合、例えば
入力信号Ａがオフレベルに遷移した場合、６個の
直列接続回路において、出力端S_OUT側から１番目
のスイツチ手段がオフとなるものが２個（T₁₁，
T₂₁）であり、また２番目のスイツチ手段がオフ
となるものが２個（T₄₂，T₅₂）であり、更に３
番目のスイツチ手段がオフとなるものが２個
（T₃₃，T₆₃）である。一方、入力信号Ｂがオフレ
ベルに遷移した場合においても、１番目、２番目
及び３番目のスイツチ手段がオフとなるものがそ
れぞれ２個（T₃₁，T₄₁），（T₁₂，T₆₂）及び
（T₂₃，T₅₃）であり、更に入力信号Ｃについても
同様であり、オフレベルに遷移するときの回路状
態の対称性が保たれることになる。

第４図に示した本願発明の論理回路の素子数を
減少させて構成した３入力論理ゲートの実際的な
回路の例を第５図に示す。

即ち、第４図に示す回路構成にあつては、素子
数が（Ｎ！×Ｎ＝18）とＮの数が増すと飛躍的に
増大し、回路構成のレイアウト上、余り好ましく
ないため、実際的には第５図に示すようにＮ＝３
個のスイツチ手段を直列に接続した直列回路
（T₁₁，T₁₂，T₁₃），（T₃₁，T₃₂，T₃₃），（T₅₁，
T₅₂，T₅₃）をＮ＝３個並列に接続して３入力論
理ゲートを構成し、これらのスイツチ手段の制御
端子に、それぞれＮ個の入力信号を順次サイクリ
ツクに異ならせた順（Ａ，Ｂ，Ｃ），（Ｂ，Ｃ，
Ａ），（Ｃ，Ａ，Ｂ）の組を与えるように構成した
ものである。

このような構成により、遷移時の回路状態の対
称性を比較的良好に保つたまま、Ｎの数の増大に
より飛躍的に増大する素子数を減じることが出来
る。

第６図は単純な信号伝播のために使用される複
数のトランスフアーゲートであり、簡単のためＮ
＝２の場合を示している。

即ち、第９図に示すような従来のスイツチ手段
SW１，SW２を直列に接続したスイツチング回
路は、本発明の適用によつて、同じ極性を持つ制
御端子を有するスイツチ手段SW３〜SW６を用
いて第６図に示すように２個のスイツチ手段を直
列に接続した回路（SW３，SW４），（SW５，
SW６）を並列に接続して構成することにより、
バランスのとれたスイツチング特性を有するスイ
ツチング回路を得ることが出来る。

なお、第６図及び第９図において、C_INは伝播
入力端、C_OUTは伝播出力端である。

〈発明の効果〉 以上のように、本発明によれば、従来非対称で
あつた電気的特性をほぼ完全に対称なものとする
ことが出来その結果、論理回路の性能を決定付け
るクリテイカルパスの検証が容易なものとなる。

また、論理回路をMOSFETで構成した場合回
路構成上、従来の駆動能力の大きいスイツチ手段
を、本発明の適用により、駆動能力の小さいスイ
ツチ手段に分割することになり、その結果、合成
した駆動能力は合成前より大きなものとなり、ス
イツチング特性が高速化される。更に、そのスイ
ツチ手段に加える制御信号の入力方法を本発明の
ように与えることにより、非対称の場合に比し
て、一層高速化されることになる。

更に、実際の集積回路化を考慮した場合、素子
の配置及び配線に対して、ほぼ完全な対称性を保
持することがが、基本的に可能となつた。

【図面の簡単な説明】

第１図は論理回路の構成を示すブロツク図、第
２図は２入力NANDゲートの構成を示す参考図、
第３図は２入力NORゲートの構成を示す参考図、
第４図は本発明の実施例に係る３入力論理ゲート
の構成を示す図、第５図は第４図の３入力論理ゲ
ートの実際的な回路の例を示す図、第６図は複数
のトランスフアーゲートの構成を示す図、第７図
は従来の２入力NANDゲートの構成を示す図、
第８図は従来の２入力NORゲートの構成を示す
図、第９図は従来のトランスフアーゲートの構成
を示す図である。 S₁₁，S₁₂，…S_NN：スイツチ手段、C₁，C₂，…
C_N：スイツチ制御端子、S_IN：スイツチ入力端子、
S_OUT：スイツチ出力端子。

Claims (1)

1. 【特許請求の範囲】 １ スイツチ入力端子、スイツチ出力端子及びＮ
   個（Ｎ≧３）のスイツチ制御端子を有し、上記Ｎ
   個のスイツチ制御端子の入力値の論理レベルが総
   てある定まつた値に達したときにのみ上記スイツ
   チ入力端子の入力値をスイツチ出力端子へ伝達す
   るスイツチング動作を行う論回路において、 Ｎ個のスイツチ手段を直列接続した直列回路を
   Ｎ！個並列接続し、 前記並列接続した直列回路の一端を上記スイツ
   チ入力端子に接続し、他端を上記スイツチ出力端
   子に接続し、 上記Ｎ！個の直列回路を構成する各Ｎ個の直列
   接続された各スイツチ手段の制御端子にそれぞれ
   順列上総て異なるＮ！通りの順番で前記スイツチ
   制御端子を接続してなることを特徴とする論理回
   路。