JP3228985B2 - パルス発生回路 - Google Patents
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- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
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- H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
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- G—PHYSICS
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- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4076—Timing circuits
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- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
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- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
- H03K5/1534—Transition or edge detectors
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Description
【０００１】
【産業上の利用分野】この発明はパルス発生回路に関
し、たとえばＤＲＡＭに設けられるＡＴＤ回路のよう
に、アドレス信号のレベル変化に応じてワンショットパ
ルスを発生するようなパルス発生回路に関する。
し、たとえばＤＲＡＭに設けられるＡＴＤ回路のよう
に、アドレス信号のレベル変化に応じてワンショットパ
ルスを発生するようなパルス発生回路に関する。
【０００２】
【従来の技術】図３は従来のＤＲＡＭの概略ブロック図
である。図３において、行アドレスバッファ２１には行
アドレスが入力され、その行アドレスは行デコーダ２２
によってデコードされ、メモリセルアレイ２３に与えら
れる。制御回路２８にＲＡＳ信号が与えられると、この
ＲＡＳ信号のタイミングでメモリセルアレイ２３の行ア
ドレスが指定される。一方、列アドレスバッファ２４に
は外部から列アドレスが入力され、列デコーダ２５に与
えられるとともに、各アドレスのＯＲ出力がＡＴＤ回路
２７に与えられる。ＡＴＤ回路２７はアドレス信号のレ
ベル変化を検知し、内部ＣＡＳ信号としてのワンショッ
トパルスを発生して列デコーダ２５に与える。列デコー
ダ２５は列アドレス信号をデコードし、センスアンプ２
６を介してメモリセルアレイ２３の列アドレスを指定す
る。外部からのデータはＩ／Ｏ２９からセンスアンプ２
６を介してメモリセルアレイ２３に与えられる。制御回
路２８に与えられるＲ／Ｗ信号が書込状態を示していれ
ば、そのデータがメモリセルアレイ２３の指定されたア
ドレスに書込まれる。Ｒ／Ｗ信号が読出状態であれば、
行アドレス信号および列アドレス信号によってメモリセ
ルアレイ２３のアドレスが指定され、対応のアドレスか
らデータが読出され、センスアンプ２６で増幅された
後、Ｉ／Ｏ２９を介して出力される。
である。図３において、行アドレスバッファ２１には行
アドレスが入力され、その行アドレスは行デコーダ２２
によってデコードされ、メモリセルアレイ２３に与えら
れる。制御回路２８にＲＡＳ信号が与えられると、この
ＲＡＳ信号のタイミングでメモリセルアレイ２３の行ア
ドレスが指定される。一方、列アドレスバッファ２４に
は外部から列アドレスが入力され、列デコーダ２５に与
えられるとともに、各アドレスのＯＲ出力がＡＴＤ回路
２７に与えられる。ＡＴＤ回路２７はアドレス信号のレ
ベル変化を検知し、内部ＣＡＳ信号としてのワンショッ
トパルスを発生して列デコーダ２５に与える。列デコー
ダ２５は列アドレス信号をデコードし、センスアンプ２
６を介してメモリセルアレイ２３の列アドレスを指定す
る。外部からのデータはＩ／Ｏ２９からセンスアンプ２
６を介してメモリセルアレイ２３に与えられる。制御回
路２８に与えられるＲ／Ｗ信号が書込状態を示していれ
ば、そのデータがメモリセルアレイ２３の指定されたア
ドレスに書込まれる。Ｒ／Ｗ信号が読出状態であれば、
行アドレス信号および列アドレス信号によってメモリセ
ルアレイ２３のアドレスが指定され、対応のアドレスか
らデータが読出され、センスアンプ２６で増幅された
後、Ｉ／Ｏ２９を介して出力される。
【０００３】図４は図３に示したＡＴＤ回路の一例を示
す電気回路図である。図４を参照して、クロック入力φ
INとして、たとえばアドレス信号が入力される。クロッ
ク入力φINはＰ型ＭＯＳトランジスタ２のゲートとＮ型
ＭＯＳトランジスタ８，１０のゲートとに入力されると
ともに、インバータ１で反転され、／φINとしてＰ型Ｍ
ＯＳトランジスタ５のゲートとＮ型ＭＯＳトランジスタ
１２，１４のゲートとに与えられる。Ｐ型ＭＯＳトラン
ジスタ２に対して、Ｐ型ＭＯＳトランジスタ３が並列接
続され、Ｐ型ＭＯＳトランジスタ２，３のドレインには
電源電圧Ｖｃｃが与えられ、Ｐ型ＭＯＳトランジスタ
２，３のソースはＮ型ＭＯＳトランジスタ８のドレイン
に接続され、Ｎ型ＭＯＳトランジスタ８のソースとＮ型
ＭＯＳトランジスタ１０のドレインとの間にはＮ型ＭＯ
Ｓトランジスタ９が接続され、Ｎ型ＭＯＳトランジスタ
１０のソースと接地間にはＮ型ＭＯＳトランジスタ１１
が接続される。Ｐ型ＭＯＳトランジスタ３とＮ型ＭＯＳ
トランジスタ９，１１の各ゲートはノードＮ１に接続さ
れる。
す電気回路図である。図４を参照して、クロック入力φ
INとして、たとえばアドレス信号が入力される。クロッ
ク入力φINはＰ型ＭＯＳトランジスタ２のゲートとＮ型
ＭＯＳトランジスタ８，１０のゲートとに入力されると
ともに、インバータ１で反転され、／φINとしてＰ型Ｍ
ＯＳトランジスタ５のゲートとＮ型ＭＯＳトランジスタ
１２，１４のゲートとに与えられる。Ｐ型ＭＯＳトラン
ジスタ２に対して、Ｐ型ＭＯＳトランジスタ３が並列接
続され、Ｐ型ＭＯＳトランジスタ２，３のドレインには
電源電圧Ｖｃｃが与えられ、Ｐ型ＭＯＳトランジスタ
２，３のソースはＮ型ＭＯＳトランジスタ８のドレイン
に接続され、Ｎ型ＭＯＳトランジスタ８のソースとＮ型
ＭＯＳトランジスタ１０のドレインとの間にはＮ型ＭＯ
Ｓトランジスタ９が接続され、Ｎ型ＭＯＳトランジスタ
１０のソースと接地間にはＮ型ＭＯＳトランジスタ１１
が接続される。Ｐ型ＭＯＳトランジスタ３とＮ型ＭＯＳ
トランジスタ９，１１の各ゲートはノードＮ１に接続さ
れる。
【０００４】Ｐ型ＭＯＳトランジスタ５に対してＰ型Ｍ
ＯＳトランジスタ４が並列接続され、Ｐ型ＭＯＳトラン
ジスタ４，５のドレインには電源電圧Ｖｃｃが与えら
れ、Ｐ型ＭＯＳトランジスタ４，５のソースはＮ型ＭＯ
Ｓトランジスタ１２のドレインに接続され、Ｎ型ＭＯＳ
トランジスタ１２のソースとＮ型ＭＯＳトランジスタ１
４のドレインとの間にはＮ型ＭＯＳトランジスタ１３が
接続され、Ｎ型ＭＯＳトランジスタ１４のソースと接地
間にはＮ型ＭＯＳトランジスタ１５が接続される。Ｐ型
ＭＯＳトランジスタ４，Ｎ型ＭＯＳトランジスタ１３，
１５の各ゲートはノードＮ２に接続される。さらに、ノ
ードＮ１はＰ型ＭＯＳトランジスタ４，５のソースとＮ
型ＭＯＳトランジスタ１２のドレインとの接続点に接続
され、ノードＮ２はＰ型ＭＯＳトランジスタ２，３のソ
ースとＮ型ＭＯＳトランジスタ８のドレインとの接続点
に接続される。
ＯＳトランジスタ４が並列接続され、Ｐ型ＭＯＳトラン
ジスタ４，５のドレインには電源電圧Ｖｃｃが与えら
れ、Ｐ型ＭＯＳトランジスタ４，５のソースはＮ型ＭＯ
Ｓトランジスタ１２のドレインに接続され、Ｎ型ＭＯＳ
トランジスタ１２のソースとＮ型ＭＯＳトランジスタ１
４のドレインとの間にはＮ型ＭＯＳトランジスタ１３が
接続され、Ｎ型ＭＯＳトランジスタ１４のソースと接地
間にはＮ型ＭＯＳトランジスタ１５が接続される。Ｐ型
ＭＯＳトランジスタ４，Ｎ型ＭＯＳトランジスタ１３，
１５の各ゲートはノードＮ２に接続される。さらに、ノ
ードＮ１はＰ型ＭＯＳトランジスタ４，５のソースとＮ
型ＭＯＳトランジスタ１２のドレインとの接続点に接続
され、ノードＮ２はＰ型ＭＯＳトランジスタ２，３のソ
ースとＮ型ＭＯＳトランジスタ８のドレインとの接続点
に接続される。
【０００５】ノードＮ１とノードＮ２には、２入力ＮＡ
ＮＤ回路を構成するＰ型ＭＯＳトランジスタ７，６のゲ
ートが接続される。Ｐ型ＭＯＳトランジスタ６，７の各
ドレインには電源電圧Ｖｃｃが与えられ、各ソースは共
通接続されてφOUT として出力されるとともに、Ｎ型Ｍ
ＯＳトランジスタ１７のドレインに接続され、Ｎ型ＭＯ
Ｓトランジスタ１６のソースはＮ型ＭＯＳトランジスタ
１７のドレインに接続され、Ｎ型ＭＯＳトランジスタ１
７のソースは接地される。Ｎ型ＭＯＳトランジスタ１６
のゲートはノードＮ１に接続され、Ｎ型ＭＯＳトランジ
スタ１７のゲートはノードＮ２に接続される。
ＮＤ回路を構成するＰ型ＭＯＳトランジスタ７，６のゲ
ートが接続される。Ｐ型ＭＯＳトランジスタ６，７の各
ドレインには電源電圧Ｖｃｃが与えられ、各ソースは共
通接続されてφOUT として出力されるとともに、Ｎ型Ｍ
ＯＳトランジスタ１７のドレインに接続され、Ｎ型ＭＯ
Ｓトランジスタ１６のソースはＮ型ＭＯＳトランジスタ
１７のドレインに接続され、Ｎ型ＭＯＳトランジスタ１
７のソースは接地される。Ｎ型ＭＯＳトランジスタ１６
のゲートはノードＮ１に接続され、Ｎ型ＭＯＳトランジ
スタ１７のゲートはノードＮ２に接続される。
【０００６】図５は図４に示したＡＴＤ回路の動作を説
明するためのタイミングチャートである。次に、図５を
参照して図４に示したＡＴＤ回路の動作について説明す
る。Ｎ型ＭＯＳトランジスタ８〜１１および１２〜１５
は高抵抗素子として働く。図５（ａ）に示すように、ク
ロック入力φINが“Ｈ”レベルに立上がると、Ｐ型ＭＯ
Ｓトランジスタ２が非導通になるとともに、Ｎ型ＭＯＳ
トランジスタ８，１０が導通し、インバータ１の出力で
ある／φINが図５（ｂ）に示すように“Ｌ”レベルに立
下がる。このため、Ｐ型ＭＯＳトランジスタ５が導通
し、Ｎ型ＭＯＳトランジスタ１２，１４が非導通にな
る。その結果、ノードＮ１は“Ｈ”レベルになり、Ｎ型
ＭＯＳトランジスタ９，１１が導通する。
明するためのタイミングチャートである。次に、図５を
参照して図４に示したＡＴＤ回路の動作について説明す
る。Ｎ型ＭＯＳトランジスタ８〜１１および１２〜１５
は高抵抗素子として働く。図５（ａ）に示すように、ク
ロック入力φINが“Ｈ”レベルに立上がると、Ｐ型ＭＯ
Ｓトランジスタ２が非導通になるとともに、Ｎ型ＭＯＳ
トランジスタ８，１０が導通し、インバータ１の出力で
ある／φINが図５（ｂ）に示すように“Ｌ”レベルに立
下がる。このため、Ｐ型ＭＯＳトランジスタ５が導通
し、Ｎ型ＭＯＳトランジスタ１２，１４が非導通にな
る。その結果、ノードＮ１は“Ｈ”レベルになり、Ｎ型
ＭＯＳトランジスタ９，１１が導通する。
【０００７】一方、Ｐ型ＭＯＳトランジスタ２，３が非
導通であるため、ノードＮ２は図５（ｄ）に示すように
“Ｌ”レベルになる。このとき、ノードＮ１は図５
（ｃ）に示すように、“Ｌ”レベルから急峻に“Ｈ”レ
ベルに立上がるが、ノードＮ２はＮ型ＭＯＳトランジス
タ８〜１１が高抵抗素子として働くため、図５（ｄ）に
示すように“Ｈ”レベルから徐々に“Ｌ”レベルに立下
がる。このため、ノードＮ１が“Ｈ”レベルに立上がる
前にＰ型ＭＯＳトランジスタ７が導通しており、ノード
Ｎ２が“Ｌ”レベルに立下がると、Ｐ型ＭＯＳトランジ
スタ６が導通するので、Ｐ型ＭＯＳトランジスタ６，７
のソースが図５（ｅ）に示すように、Ｔ１期間だけ
“Ｌ”レベルになるワンショットパルスがφOUT として
出力される。
導通であるため、ノードＮ２は図５（ｄ）に示すように
“Ｌ”レベルになる。このとき、ノードＮ１は図５
（ｃ）に示すように、“Ｌ”レベルから急峻に“Ｈ”レ
ベルに立上がるが、ノードＮ２はＮ型ＭＯＳトランジス
タ８〜１１が高抵抗素子として働くため、図５（ｄ）に
示すように“Ｈ”レベルから徐々に“Ｌ”レベルに立下
がる。このため、ノードＮ１が“Ｈ”レベルに立上がる
前にＰ型ＭＯＳトランジスタ７が導通しており、ノード
Ｎ２が“Ｌ”レベルに立下がると、Ｐ型ＭＯＳトランジ
スタ６が導通するので、Ｐ型ＭＯＳトランジスタ６，７
のソースが図５（ｅ）に示すように、Ｔ１期間だけ
“Ｌ”レベルになるワンショットパルスがφOUT として
出力される。
【０００８】逆に、クロック入力φINが“Ｈ”レベルか
ら“Ｌ”レベルに立下がるときは、ノードＮ２は“Ｌ”
レベルから“Ｈ”レベルに急峻に立上がるが、ノードＮ
１は“Ｈ”レベルから徐々に“Ｌ”レベルに立下がる。
このため、Ｔ２期間だけ“Ｌ”レベルになるワンショッ
トパルスがφOUT として出力される。
ら“Ｌ”レベルに立下がるときは、ノードＮ２は“Ｌ”
レベルから“Ｈ”レベルに急峻に立上がるが、ノードＮ
１は“Ｈ”レベルから徐々に“Ｌ”レベルに立下がる。
このため、Ｔ２期間だけ“Ｌ”レベルになるワンショッ
トパルスがφOUT として出力される。
【０００９】
【発明が解決しようとする課題】図４に示したＡＴＤ回
路において、上述のごとくノードＮ１のレベルが“Ｈ”
レベルから“Ｌ”レベルへ変化する場合に比べて、ノー
ドＮ２が“Ｈ”レベルから“Ｌ”レベルに変化する場合
の方が、φOUT が“Ｌ”レベルから“Ｈ”レベルに変化
する時間が長くなってしまい、ワンショットパルス幅が
Ｔ１とＴ２とで異なるという欠点があった。このため、
図４に示したＡＴＤ回路をＳＲＡＭやＤＲＡＭに使用し
た場合、アドレスの変化によりアクセス時間が異なって
しまうという欠点があった。
路において、上述のごとくノードＮ１のレベルが“Ｈ”
レベルから“Ｌ”レベルへ変化する場合に比べて、ノー
ドＮ２が“Ｈ”レベルから“Ｌ”レベルに変化する場合
の方が、φOUT が“Ｌ”レベルから“Ｈ”レベルに変化
する時間が長くなってしまい、ワンショットパルス幅が
Ｔ１とＴ２とで異なるという欠点があった。このため、
図４に示したＡＴＤ回路をＳＲＡＭやＤＲＡＭに使用し
た場合、アドレスの変化によりアクセス時間が異なって
しまうという欠点があった。
【００１０】それゆえに、この発明の主たる目的は、入
力信号の論理レベルがいずれに変化してもパルス幅の等
しいワンショットパルスを発生できるようなパルス発生
回路を提供することである。
力信号の論理レベルがいずれに変化してもパルス幅の等
しいワンショットパルスを発生できるようなパルス発生
回路を提供することである。
【００１１】
【課題を解決するための手段】この発明は、入力信号の
レベル変化に応じて、ワンショットパルスを発生するパ
ルス発生回路であって、入力信号に応じて、第１のノー
ドを第１の論理レベルにする第１のスイッチング回路
と、入力信号の反転信号に応じて、第２のノードを第２
の論理レベルにする第２のスイッチング回路と、第１の
基準電圧とパルス発生回路の出力信号を発生する出力端
の間に、その制御端が第１のノードに接続された第１導
電型の第１のトランジスタと、その制御端が第２のノー
ドに接続された第１導電型の第２のトランジスタとが並
列に接続され、出力端と第２の基準電圧との間に、その
制御電極が第１のノードに接続された第２導電型の第３
のトランジスタと、その制御電極が第２のノードに接続
された第２導電型の第４のトランジスタとが順に直列に
接続され、出力端と第２の基準電圧との間に、その制御
電極が第２のノードに接続された第２導電型の第５のト
ランジスタと、その制御電極が第１のノードに接続され
た第２導電型の第６のトランジスタとが順に直列に接続
された回路とを備えて構成される。
レベル変化に応じて、ワンショットパルスを発生するパ
ルス発生回路であって、入力信号に応じて、第１のノー
ドを第１の論理レベルにする第１のスイッチング回路
と、入力信号の反転信号に応じて、第２のノードを第２
の論理レベルにする第２のスイッチング回路と、第１の
基準電圧とパルス発生回路の出力信号を発生する出力端
の間に、その制御端が第１のノードに接続された第１導
電型の第１のトランジスタと、その制御端が第２のノー
ドに接続された第１導電型の第２のトランジスタとが並
列に接続され、出力端と第２の基準電圧との間に、その
制御電極が第１のノードに接続された第２導電型の第３
のトランジスタと、その制御電極が第２のノードに接続
された第２導電型の第４のトランジスタとが順に直列に
接続され、出力端と第２の基準電圧との間に、その制御
電極が第２のノードに接続された第２導電型の第５のト
ランジスタと、その制御電極が第１のノードに接続され
た第２導電型の第６のトランジスタとが順に直列に接続
された回路とを備えて構成される。
【００１２】
【作用】この発明にかかるパルス発生回路は、第１導電
形式の第１および第２のトランジスタを並列接続し、直
列接続した第２導電形式の第３および第４のトランジス
タと第５および第６のトランジスタを並列的に第１およ
び第２のトランジスタに直列接続し、第１のノードの電
位を第１，第３および第５のトランジスタに、第２のノ
ードの電位を第２，第４および第６のトランジスタにそ
れぞれ対称に入力することによって、入力信号が第１の
論理から第２の論理に、また第２の論理から第１の論理
に変化する場合に、ほぼ同じ波形のワンショットパルス
を発生できる。
形式の第１および第２のトランジスタを並列接続し、直
列接続した第２導電形式の第３および第４のトランジス
タと第５および第６のトランジスタを並列的に第１およ
び第２のトランジスタに直列接続し、第１のノードの電
位を第１，第３および第５のトランジスタに、第２のノ
ードの電位を第２，第４および第６のトランジスタにそ
れぞれ対称に入力することによって、入力信号が第１の
論理から第２の論理に、また第２の論理から第１の論理
に変化する場合に、ほぼ同じ波形のワンショットパルス
を発生できる。
【００１３】
【実施例】図１はこの発明の一実施例の電気回路図であ
る。この図１に示した実施例は、以下の点を除いて前述
の図４と同様にして構成される。すなわち、Ｐ型ＭＯＳ
トランジスタ６，７のソースと接地間にはＮ型ＭＯＳト
ランジスタ１６と１７の直列回路と、Ｎ型ＭＯＳトラン
ジスタ１８と１９の直列回路が並列接続される。そし
て、Ｎ型ＭＯＳトランジスタ１７，１９のソースは接地
され、Ｎ型ＭＯＳトランジスタ１６のゲートとＮ型ＭＯ
Ｓトランジスタ１９のゲートはノードＮ１に接続され、
Ｎ型ＭＯＳトランジスタ１７のゲートとＮ型ＭＯＳトラ
ンジスタ１８のゲートはノードＮ２に接続される。
る。この図１に示した実施例は、以下の点を除いて前述
の図４と同様にして構成される。すなわち、Ｐ型ＭＯＳ
トランジスタ６，７のソースと接地間にはＮ型ＭＯＳト
ランジスタ１６と１７の直列回路と、Ｎ型ＭＯＳトラン
ジスタ１８と１９の直列回路が並列接続される。そし
て、Ｎ型ＭＯＳトランジスタ１７，１９のソースは接地
され、Ｎ型ＭＯＳトランジスタ１６のゲートとＮ型ＭＯ
Ｓトランジスタ１９のゲートはノードＮ１に接続され、
Ｎ型ＭＯＳトランジスタ１７のゲートとＮ型ＭＯＳトラ
ンジスタ１８のゲートはノードＮ２に接続される。
【００１４】図２はこの発明の一実施例の動作を説明す
るためのタイムチャートである。次に、図２を参照して
図１に示したＡＴＤ回路の動作について説明する。図２
（ａ）に示すようにクロック入力φINが“Ｌ”レベルか
ら“Ｈ”レベルに立上がると、前述の図４の説明と同様
にして、ノードＮ１が“Ｈ”レベルに急峻に立上がると
ともに、ノードＮ２が徐々に“Ｌ”レベルになる。ノー
ドＮ１が“Ｌ”レベルから“Ｈ”レベルに立上がるとき
のあるしきい値レベルでＰ型ＭＯＳトランジスタ７が非
導通になると同時に、Ｎ型ＭＯＳトランジスタ１６，１
９が導通する。一方、ノードＮ２が“Ｈ”レベルから
“Ｌ”レベルに立下がるあるしきい値レベルでＮ型ＭＯ
Ｓトランジスタ１７，１８が導通状態から非導通状態に
なると同時に、Ｐ型ＭＯＳトランジスタ６が導通する。
このため、Ｐ型ＭＯＳトランジスタ６，７のソースから
φOUT としてＴのパルス幅のワンショットパルス信号が
出力される。
るためのタイムチャートである。次に、図２を参照して
図１に示したＡＴＤ回路の動作について説明する。図２
（ａ）に示すようにクロック入力φINが“Ｌ”レベルか
ら“Ｈ”レベルに立上がると、前述の図４の説明と同様
にして、ノードＮ１が“Ｈ”レベルに急峻に立上がると
ともに、ノードＮ２が徐々に“Ｌ”レベルになる。ノー
ドＮ１が“Ｌ”レベルから“Ｈ”レベルに立上がるとき
のあるしきい値レベルでＰ型ＭＯＳトランジスタ７が非
導通になると同時に、Ｎ型ＭＯＳトランジスタ１６，１
９が導通する。一方、ノードＮ２が“Ｈ”レベルから
“Ｌ”レベルに立下がるあるしきい値レベルでＮ型ＭＯ
Ｓトランジスタ１７，１８が導通状態から非導通状態に
なると同時に、Ｐ型ＭＯＳトランジスタ６が導通する。
このため、Ｐ型ＭＯＳトランジスタ６，７のソースから
φOUT としてＴのパルス幅のワンショットパルス信号が
出力される。
【００１５】同様にして、クロック入力φINが“Ｈ”レ
ベルから“Ｌ”レベルに立下がると、ノードＮ１は図２
（ｃ）に示すように徐々に“Ｈ”レベルから“Ｌ”レベ
ルに立下がり、ノードＮ２は図２（ｄ）に示すように急
峻に“Ｌ”レベルから“Ｈ”レベルに立上がる。ノード
Ｎ２が“Ｌ”レベルから“Ｈ”レベルに立上がるあるし
きい値レベルでＰ型ＭＯＳトランジスタ６が非導通にな
るとともに、Ｎ型ＭＯＳトランジスタ１７，１８が導通
し、図２（ｅ）に示すように、φOUT が“Ｌ”レベルに
立下がる。一方、ノードＮ１が“Ｈ”レベルから“Ｌ”
レベルに立下がるあるしきい値レベルでＰ型ＭＯＳトラ
ンジスタ７が非導通状態から導通状態になるとともに、
Ｎ型ＭＯＳトランジスタ１６，１９が導通状態から非導
通状態になり、φOUT が“Ｈ”レベルに立上がり、φ
OUT としてＴのパルス幅のワンショットパルス信号が出
力される。
ベルから“Ｌ”レベルに立下がると、ノードＮ１は図２
（ｃ）に示すように徐々に“Ｈ”レベルから“Ｌ”レベ
ルに立下がり、ノードＮ２は図２（ｄ）に示すように急
峻に“Ｌ”レベルから“Ｈ”レベルに立上がる。ノード
Ｎ２が“Ｌ”レベルから“Ｈ”レベルに立上がるあるし
きい値レベルでＰ型ＭＯＳトランジスタ６が非導通にな
るとともに、Ｎ型ＭＯＳトランジスタ１７，１８が導通
し、図２（ｅ）に示すように、φOUT が“Ｌ”レベルに
立下がる。一方、ノードＮ１が“Ｈ”レベルから“Ｌ”
レベルに立下がるあるしきい値レベルでＰ型ＭＯＳトラ
ンジスタ７が非導通状態から導通状態になるとともに、
Ｎ型ＭＯＳトランジスタ１６，１９が導通状態から非導
通状態になり、φOUT が“Ｈ”レベルに立上がり、φ
OUT としてＴのパルス幅のワンショットパルス信号が出
力される。
【００１６】上述のごとく、この実施例によれば、ＮＡ
ＮＤ回路を構成しているＰ型ＭＯＳトランジスタ６，７
とＮ型ＭＯＳトランジスタ１６〜１９のそれぞれのゲー
トにノードＮ１，Ｎ２の信号を対称に入力するようにし
ているので、ノードＮ１，Ｎ２のいずれの信号が“Ｈ”
レベルから“Ｌ”レベルに変化する場合でも、Ｎ型ＭＯ
Ｓトランジスタ１６〜１９が非導通になる状態は同じ条
件となる。このため、クロック入力φINが“Ｌ”レベル
から“Ｈ”レベル，“Ｈ”レベルから“Ｌ”レベルのい
ずれの変化に対しても同じ幅を持つワンショットパルス
φOUT を発生することができる。
ＮＤ回路を構成しているＰ型ＭＯＳトランジスタ６，７
とＮ型ＭＯＳトランジスタ１６〜１９のそれぞれのゲー
トにノードＮ１，Ｎ２の信号を対称に入力するようにし
ているので、ノードＮ１，Ｎ２のいずれの信号が“Ｈ”
レベルから“Ｌ”レベルに変化する場合でも、Ｎ型ＭＯ
Ｓトランジスタ１６〜１９が非導通になる状態は同じ条
件となる。このため、クロック入力φINが“Ｌ”レベル
から“Ｈ”レベル，“Ｈ”レベルから“Ｌ”レベルのい
ずれの変化に対しても同じ幅を持つワンショットパルス
φOUT を発生することができる。
【００１７】なお、図１に示した実施例では、Ｐ型ＭＯ
Ｓトランジスタ２，３に対して４個のＮ型ＭＯＳトラン
ジスタ８〜１１を直列接続し、Ｐ型ＭＯＳトランジスタ
４，５に対して４個のＮ型ＭＯＳトランジスタ１２〜１
５を直列接続するようにしたが、これらのＮ型ＭＯＳト
ランジスタは任意の段数（ｎ段）に設定可能である。
Ｓトランジスタ２，３に対して４個のＮ型ＭＯＳトラン
ジスタ８〜１１を直列接続し、Ｐ型ＭＯＳトランジスタ
４，５に対して４個のＮ型ＭＯＳトランジスタ１２〜１
５を直列接続するようにしたが、これらのＮ型ＭＯＳト
ランジスタは任意の段数（ｎ段）に設定可能である。
【００１８】
【発明の効果】以上のように、この発明によれば、第１
導電形式の第１および第２のトランジスタを並列接続
し、直列接続した第２導電形式の第３および第４のトラ
ンジスタと第５および第６のトランジスタを並列的に第
１および第２のトランジスタに直列接続し、第１のノー
ドの電位を第１，第３および第５のトランジスタに、第
２のノードの電位を第２，第４および第６のトランジス
タにそれぞれ対称に入力するようにしたので、入力信号
が第１の論理から第２の論理に、また第２の論理から第
１の論理に変化する場合にほぼ同じ波形のワンショット
パルスを発生することができる。
導電形式の第１および第２のトランジスタを並列接続
し、直列接続した第２導電形式の第３および第４のトラ
ンジスタと第５および第６のトランジスタを並列的に第
１および第２のトランジスタに直列接続し、第１のノー
ドの電位を第１，第３および第５のトランジスタに、第
２のノードの電位を第２，第４および第６のトランジス
タにそれぞれ対称に入力するようにしたので、入力信号
が第１の論理から第２の論理に、また第２の論理から第
１の論理に変化する場合にほぼ同じ波形のワンショット
パルスを発生することができる。
【図１】この発明の一実施例の電気回路図である。
【図２】図１に示すＡＴＤ回路の動作を説明するための
タイミングチャートである。
タイミングチャートである。
【図３】従来のＤＲＡＭの概略ブロック図である。
【図４】従来のＡＴＤ回路の電気回路図である。
【図５】図４に示したＡＴＤ回路の動作を説明するため
のタイミングチャートである。
のタイミングチャートである。
１ インバータ ２〜７ Ｐ型ＭＯＳトランジスタ ８〜１９ Ｎ型ＭＯＳトランジスタ Ｎ１，Ｎ２ ノード
Claims (1)
- 【請求項１】 入力信号（φｉｎ）のレベル変化に応じ
て、ワンショットパルスを発生するパルス発生回路であ
って、 入力信号に応じて、第１のノード（Ｎ１）を第１の論理
レベルにする第１のスイッチング回路（２，３，８〜１
１）、 前記入力信号の反転信号に応じて、第２のノード（Ｎ
２）を第２の論理レベルにする第２のスイッチング回路
（４，５，１２〜１５）、および 第１の基準電圧（Ｖｃ
ｃ）と前記パルス発生回路の出力信号（φｏｕｔ）を発
生する出力端の間に、その制御端が前記第１のノードに
接続された第１導電型の第１のトランジスタ（７）と、
その制御端が前記第２のノードに接続された前記第１導
電型の第２のトランジスタ（６）とが並列に接続され、 前記出力端と第２の基準電圧との間に、その制御電極が
前記第１のノードに接続された第２導電型の第３のトラ
ンジスタ（１６）と、その制御電極が前記第２のノード
に接続された前記第２導電型の第４のトランジスタ（１
７）とが順に直列に接続され、 前記出力端と前記第２の基準電圧との間に、その制御電
極が前記第２のノードに接続された前記第２導電型の第
５のトランジスタ（１８）と、その制御電極が前記第１
のノードに接続された前記第２導電型の第６のトランジ
スタ（１９）とが順に直列に接続された回路、 を備えた、パルス発生回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01636292A JP3228985B2 (ja) | 1992-01-31 | 1992-01-31 | パルス発生回路 |
| KR1019930000940A KR960002822B1 (ko) | 1992-01-31 | 1993-01-26 | 반도체 장치용 펄스발생회로 |
| US08/009,178 US5304857A (en) | 1992-01-31 | 1993-01-26 | Pulse generating circuit for semiconductor device |
| DE4302224A DE4302224C2 (de) | 1992-01-31 | 1993-01-27 | Pulserzeugungsschaltung für Halbleitervorrichtung |
| ITMI930132A IT1263830B (it) | 1992-01-31 | 1993-01-27 | Circuito di generazione di impulsi per dispositivi a semiconduttore |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01636292A JP3228985B2 (ja) | 1992-01-31 | 1992-01-31 | パルス発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05218818A JPH05218818A (ja) | 1993-08-27 |
| JP3228985B2 true JP3228985B2 (ja) | 2001-11-12 |
Family
ID=11914227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01636292A Expired - Fee Related JP3228985B2 (ja) | 1992-01-31 | 1992-01-31 | パルス発生回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5304857A (ja) |
| JP (1) | JP3228985B2 (ja) |
| KR (1) | KR960002822B1 (ja) |
| DE (1) | DE4302224C2 (ja) |
| IT (1) | IT1263830B (ja) |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3331032A (en) * | 1966-03-15 | 1967-07-11 | Motorola Inc | Voltage controlled oscillator operative in the monostable, astable or gated mode |
| US3668423A (en) * | 1971-03-18 | 1972-06-06 | Gte Automatic Electric Lab Inc | Logic circuit delay system comprising monostable means for providing different time delays for positive and negative transitions |
| US4370569A (en) * | 1980-10-30 | 1983-01-25 | Hewlett-Packard Company | Integratable single pulse circuit |
| JPS62202616A (ja) * | 1986-02-28 | 1987-09-07 | Sharp Corp | 論理回路 |
| US4808840A (en) * | 1987-11-20 | 1989-02-28 | International Business Machines Corporation | Dynamic edge-triggered latch |
| JPH03205912A (ja) * | 1989-10-16 | 1991-09-09 | Fujitsu Ltd | トリガパルス発生回路 |
-
1992
- 1992-01-31 JP JP01636292A patent/JP3228985B2/ja not_active Expired - Fee Related
-
1993
- 1993-01-26 US US08/009,178 patent/US5304857A/en not_active Expired - Lifetime
- 1993-01-26 KR KR1019930000940A patent/KR960002822B1/ko not_active IP Right Cessation
- 1993-01-27 IT ITMI930132A patent/IT1263830B/it active IP Right Grant
- 1993-01-27 DE DE4302224A patent/DE4302224C2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR960002822B1 (ko) | 1996-02-26 |
| KR930017032A (ko) | 1993-08-30 |
| US5304857A (en) | 1994-04-19 |
| JPH05218818A (ja) | 1993-08-27 |
| DE4302224A1 (ja) | 1993-08-05 |
| ITMI930132A0 (it) | 1993-01-27 |
| IT1263830B (it) | 1996-09-04 |
| ITMI930132A1 (it) | 1994-07-27 |
| DE4302224C2 (de) | 1994-06-09 |
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