JPH05218818A - パルス発生回路 - Google Patents
パルス発生回路Info
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- JPH05218818A JPH05218818A JP4016362A JP1636292A JPH05218818A JP H05218818 A JPH05218818 A JP H05218818A JP 4016362 A JP4016362 A JP 4016362A JP 1636292 A JP1636292 A JP 1636292A JP H05218818 A JPH05218818 A JP H05218818A
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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Abstract
変化してもパルス幅の等しいワンショットパルスを発生
できるようなパルス発生回路を提供することを主要な特
徴とする。 【構成】 P型MOSトランジスタ6,7を並列接続
し、直列接続したN型MOSトランジスタ16,17と
18,19とを並列的にP型MOSトランジスタ6,7
に直列接続し、ノードN1の電位をP型MOSトランジ
スタ7とN型MOSトランジスタ16,19とに与え、
ノードN2の電位をP型MOSトランジスタ6とN型M
OSトランジスタ17,18とに与えることによって、
入力クロックφINが“H”レベルから“L”レベルに、
また“L”レベルから“H”レベルに変化する場合に、
ほぼ同じ波形のワンショットパルスを発生できる。
Description
し、たとえばDRAMに設けられるATD回路のよう
に、アドレス信号のレベル変化に応じてワンショットパ
ルスを発生するようなパルス発生回路に関する。
である。図3において、行アドレスバッファ21には行
アドレスが入力され、その行アドレスは行デコーダ22
によってデコードされ、メモリセルアレイ23に与えら
れる。制御回路28にRAS信号が与えられると、この
RAS信号のタイミングでメモリセルアレイ23の行ア
ドレスが指定される。一方、列アドレスバッファ24に
は外部から列アドレスが入力され、列デコーダ25に与
えられるとともに、各アドレスのOR出力がATD回路
27に与えられる。ATD回路27はアドレス信号のレ
ベル変化を検知し、内部CAS信号としてのワンショッ
トパルスを発生して列デコーダ25に与える。列デコー
ダ25は列アドレス信号をデコードし、センスアンプ2
6を介してメモリセルアレイ23の列アドレスを指定す
る。外部からのデータはI/O29からセンスアンプ2
6を介してメモリセルアレイ23に与えられる。制御回
路28に与えられるR/W信号が書込状態を示していれ
ば、そのデータがメモリセルアレイ23の指定されたア
ドレスに書込まれる。R/W信号が読出状態であれば、
行アドレス信号および列アドレス信号によってメモリセ
ルアレイ23のアドレスが指定され、対応のアドレスか
らデータが読出され、センスアンプ26で増幅された
後、I/O29を介して出力される。
す電気回路図である。図4を参照して、クロック入力φ
INとして、たとえばアドレス信号が入力される。クロッ
ク入力φINはP型MOSトランジスタ2のゲートとN型
MOSトランジスタ8,10のゲートとに入力されると
ともに、インバータ1で反転され、/φINとしてP型M
OSトランジスタ5のゲートとN型MOSトランジスタ
12,14のゲートとに与えられる。P型MOSトラン
ジスタ2に対して、P型MOSトランジスタ3が並列接
続され、P型MOSトランジスタ2,3のドレインには
電源電圧Vccが与えられ、P型MOSトランジスタ
2,3のソースはN型MOSトランジスタ8のドレイン
に接続され、N型MOSトランジスタ8のソースとN型
MOSトランジスタ10のドレインとの間にはN型MO
Sトランジスタ9が接続され、N型MOSトランジスタ
10のソースと接地間にはN型MOSトランジスタ11
が接続される。P型MOSトランジスタ3とN型MOS
トランジスタ9,11の各ゲートはノードN1に接続さ
れる。
OSトランジスタ4が並列接続され、P型MOSトラン
ジスタ4,5のドレインには電源電圧Vccが与えら
れ、P型MOSトランジスタ4,5のソースはN型MO
Sトランジスタ12のドレインに接続され、N型MOS
トランジスタ12のソースとN型MOSトランジスタ1
4のドレインとの間にはN型MOSトランジスタ13が
接続され、N型MOSトランジスタ14のソースと接地
間にはN型MOSトランジスタ15が接続される。P型
MOSトランジスタ4,N型MOSトランジスタ13,
15の各ゲートはノードN2に接続される。さらに、ノ
ードN1はP型MOSトランジスタ4,5のソースとN
型MOSトランジスタ12のドレインとの接続点に接続
され、ノードN2はP型MOSトランジスタ2,3のソ
ースとN型MOSトランジスタ8のドレインとの接続点
に接続される。
ND回路を構成するP型MOSトランジスタ7,6のゲ
ートが接続される。P型MOSトランジスタ6,7の各
ドレインには電源電圧Vccが与えられ、各ソースは共
通接続されてφOUT として出力されるとともに、N型M
OSトランジスタ17のドレインに接続され、N型MO
Sトランジスタ16のソースはN型MOSトランジスタ
17のドレインに接続され、N型MOSトランジスタ1
7のソースは接地される。N型MOSトランジスタ16
のゲートはノードN1に接続され、N型MOSトランジ
スタ17のゲートはノードN2に接続される。
明するためのタイミングチャートである。次に、図5を
参照して図4に示したATD回路の動作について説明す
る。N型MOSトランジスタ8〜11および12〜15
は高抵抗素子として働く。図5(a)に示すように、ク
ロック入力φINが“H”レベルに立上がると、P型MO
Sトランジスタ2が非導通になるとともに、N型MOS
トランジスタ8,10が導通し、インバータ1の出力で
ある/φINが図5(b)に示すように“L”レベルに立
下がる。このため、P型MOSトランジスタ5が導通
し、N型MOSトランジスタ12,14が非導通にな
る。その結果、ノードN1は“H”レベルになり、N型
MOSトランジスタ9,11が導通する。
導通であるため、ノードN2は図5(d)に示すように
“L”レベルになる。このとき、ノードN1は図5
(c)に示すように、“L”レベルから急峻に“H”レ
ベルに立上がるが、ノードN2はN型MOSトランジス
タ8〜11が高抵抗素子として働くため、図5(d)に
示すように“H”レベルから徐々に“L”レベルに立下
がる。このため、ノードN1が“H”レベルに立上がる
前にP型MOSトランジスタ7が導通しており、ノード
N2が“L”レベルに立下がると、P型MOSトランジ
スタ6が導通するので、P型MOSトランジスタ6,7
のソースが図5(e)に示すように、T1期間だけ
“L”レベルになるワンショットパルスがφOUT として
出力される。
ら“L”レベルに立下がるときは、ノードN2は“L”
レベルから“H”レベルに急峻に立上がるが、ノードN
1は“H”レベルから徐々に“L”レベルに立下がる。
このため、T2期間だけ“L”レベルになるワンショッ
トパルスがφOUT として出力される。
路において、上述のごとくノードN1のレベルが“H”
レベルから“L”レベルへ変化する場合に比べて、ノー
ドN2が“H”レベルから“L”レベルに変化する場合
の方が、φOUT が“L”レベルから“H”レベルに変化
する時間が長くなってしまい、ワンショットパルス幅が
T1とT2とで異なるという欠点があった。このため、
図4に示したATD回路をSRAMやDRAMに使用し
た場合、アドレスの変化によりアクセス時間が異なって
しまうという欠点があった。
力信号の論理レベルがいずれに変化してもパルス幅の等
しいワンショットパルスを発生できるようなパルス発生
回路を提供することである。
ベル変化に応じて、ワンショットパルスを発生するパル
ス発生回路であって、入力信号に応じて、第1のノード
を第1の論理レベルにする第1のスイッチング回路と、
入力信号の反転信号に応じて第2のノードを第2の論理
レベルにする第2のスイッチング回路と、その入力電極
が第1のノードに接続され、その第1の電極に第1の基
準電位が与えられる第1導電形式の第1のトランジスタ
と、その入力電極が第2のノードに接続され、その第1
の電極に第1の基準電位が与えられ、その第2の電極が
第1のトランジスタの第2の電極に接続され、第2の電
極からワンショットパルスを発生する第1導電形式の第
2のトランジスタと、その入力電極が第1のノードに接
続され、その第1の電極が第1および第2のトランジス
タの第2の電極に接続される第2導電形式の第3のトラ
ンジスタと、その入力電極が第2のノードに接続され、
その第1の電極が第1および第2のトランジスタの第2
の電極に接続される第2導電形式の第4のトランジスタ
と、その入力電極が第1のノードに接続され、その第1
の電極が第4のトランジスタの第2の電極に接続され、
その第2の電極が第2の基準電位に接続される第2導電
形式の第5のトランジスタと、その入力電極が第2のノ
ードに接続され、その第1の電極が第3のトランジスタ
の第2の電極に接続され、その第2の電極が第2の基準
電位に接続される第6のトランジスタとを備えて構成さ
れる。
形式の第1および第2のトランジスタを並列接続し、直
列接続した第2導電形式の第3および第4のトランジス
タと第5および第6のトランジスタを並列的に第1およ
び第2のトランジスタに直列接続し、第1のノードの電
位を第1,第3および第5のトランジスタに、第2のノ
ードの電位を第2,第4および第6のトランジスタにそ
れぞれ対称に入力することによって、入力信号が第1の
論理から第2の論理に、また第2の論理から第1の論理
に変化する場合に、ほぼ同じ波形のワンショットパルス
を発生できる。
る。この図1に示した実施例は、以下の点を除いて前述
の図4と同様にして構成される。すなわち、P型MOS
トランジスタ6,7のソースと接地間にはN型MOSト
ランジスタ16と17の直列回路と、N型MOSトラン
ジスタ18と19の直列回路が並列接続される。そし
て、N型MOSトランジスタ17,19のソースは接地
され、N型MOSトランジスタ16のゲートとN型MO
Sトランジスタ19のゲートはノードN1に接続され、
N型MOSトランジスタ17のゲートとN型MOSトラ
ンジスタ18のゲートはノードN2に接続される。
るためのタイムチャートである。次に、図2を参照して
図1に示したATD回路の動作について説明する。図2
(a)に示すようにクロック入力φINが“L”レベルか
ら“H”レベルに立上がると、前述の図4の説明と同様
にして、ノードN1が“H”レベルに急峻に立上がると
ともに、ノードN2が徐々に“L”レベルになる。ノー
ドN1が“L”レベルから“H”レベルに立上がるとき
のあるしきい値レベルでP型MOSトランジスタ7が非
導通になると同時に、N型MOSトランジスタ16,1
9が導通する。一方、ノードN2が“H”レベルから
“L”レベルに立下がるあるしきい値レベルでN型MO
Sトランジスタ17,18が導通状態から非導通状態に
なると同時に、P型MOSトランジスタ6が導通する。
このため、P型MOSトランジスタ6,7のソースから
φOUT としてTのパルス幅のワンショットパルス信号が
出力される。
ベルから“L”レベルに立下がると、ノードN1は図2
(c)に示すように徐々に“H”レベルから“L”レベ
ルに立下がり、ノードN2は図2(d)に示すように急
峻に“L”レベルから“H”レベルに立上がる。ノード
N2が“L”レベルから“H”レベルに立上がるあるし
きい値レベルでP型MOSトランジスタ6が非導通にな
るとともに、N型MOSトランジスタ17,18が導通
し、図2(e)に示すように、φOUT が“L”レベルに
立下がる。一方、ノードN1が“H”レベルから“L”
レベルに立下がるあるしきい値レベルでP型MOSトラ
ンジスタ7が非導通状態から導通状態になるとともに、
N型MOSトランジスタ16,19が導通状態から非導
通状態になり、φOUT が“H”レベルに立上がり、φ
OUT としてTのパルス幅のワンショットパルス信号が出
力される。
ND回路を構成しているP型MOSトランジスタ6,7
とN型MOSトランジスタ16〜19のそれぞれのゲー
トにノードN1,N2の信号を対称に入力するようにし
ているので、ノードN1,N2のいずれの信号が“H”
レベルから“L”レベルに変化する場合でも、N型MO
Sトランジスタ16〜19が非導通になる状態は同じ条
件となる。このため、クロック入力φINが“L”レベル
から“H”レベル,“H”レベルから“L”レベルのい
ずれの変化に対しても同じ幅を持つワンショットパルス
φOUT を発生することができる。
Sトランジスタ2,3に対して4個のN型MOSトラン
ジスタ8〜11を直列接続し、P型MOSトランジスタ
4,5に対して4個のN型MOSトランジスタ12〜1
5を直列接続するようにしたが、これらのN型MOSト
ランジスタは任意の段数(n段)に設定可能である。
導電形式の第1および第2のトランジスタを並列接続
し、直列接続した第2導電形式の第3および第4のトラ
ンジスタと第5および第6のトランジスタを並列的に第
1および第2のトランジスタに直列接続し、第1のノー
ドの電位を第1,第3および第5のトランジスタに、第
2のノードの電位を第2,第4および第6のトランジス
タにそれぞれ対称に入力するようにしたので、入力信号
が第1の論理から第2の論理に、また第2の論理から第
1の論理に変化する場合にほぼ同じ波形のワンショット
パルスを発生することができる。
タイミングチャートである。
のタイミングチャートである。
Claims (1)
- 【請求項1】 入力信号のレベル変化に応じて、ワンシ
ョットパルスを発生するパルス発生回路であって、 入力信号に応じて、第1のノードを第1の論理レベルに
する第1のスイッチング回路、 前記入力信号の反転信号に応じて第2のノードを第2の
論理レベルにする第2のスイッチング回路、 その入力電極が前記第1のノードに接続され、その第1
の電極に第1の基準電位が与えられる第1導電形式の第
1のトランジスタ、 その入力電極が前記第2のノードに接続され、その第1
の電極に前記第1の基準電位が与えられ、その第2の電
極が前記第1のトランジスタの第2の電極に接続され、
該第2の電極から前記ワンショットパルスを発生する第
1導電形式の第2のトランジスタ、 その入力電極が前記第1のノードに接続され、その第1
の電極が前記第1および第2のトランジスタの第2の電
極に接続される第2導電形式の第3のトランジスタ、 その入力電極が前記第2のノードに接続され、その第1
の電極が前記第1および第2のトランジスタの第2の電
極に接続される第2導電形式の第4のトランジスタ、 その入力電極が前記第1のノードに接続され、その第1
の電極が前記第4のトランジスタの第2の電極に接続さ
れ、その第2の電極が第1の基準電位に接続される第2
導電形式の第5のトランジスタ、およびその入力電極が
前記第2のノードに接続され、その第2の電極が前記第
3のトランジスタの第2の電極に接続され、その第2の
電極が前記第2の基準電位に接続される第2導電形式の
第6のトランジスタを備えた、パルス発生回路。
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- 1992-01-31 JP JP01636292A patent/JP3228985B2/ja not_active Expired - Fee Related
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