KR910008955A - 트리거 펄스 발생회로 - Google Patents
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- H03K3/356—Bistable circuits
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- H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
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- H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
- H03K5/1534—Transition or edge detectors
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Abstract
내용 없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 회로와 종래 회로의 파형을 나타내는 도.
제3도는 본 발명의 실시예에 따른 트리거 펄스 발생회로를 나타내는 회로도.
Claims (6)
- 신호 입력부, 트리거 펄스 출력부 및 상기 신호 입력부와 트리거 펄스출력부 사이에 배치된 신호처리 수단을 가지며, 입력신호의 전환을 검출하고 트리거 펄스를 발생하기 위한 트리거 펄스 발생회로에 있어서, 상기 신호 처리 수단이 상기 신호 입력부에 제공된 입력신호에 응답하여 보상 신호을 발생하기 위한 보상신호 발생수단, 상기 보상 신호를 수신하기 위한 입력단자와 상기 트리거 펄스 출력부에 연결된 출력단자를 가지는 2-입력 게이트 수단 및 소정의 지연시간에 의하여 다른것과 관련된 상기2-입력 게이트 수단이 입력단자에 공급되는 상기 보상 신호의 적어도 하나를 지연시키기 위하여, 상기 보상 신호 발생수단과 상기2-입력 게이트 수단 사이에 배치된 지연수단을 가지며, 상기 지연수단이 상기2-입력 게이트 수단의 입력과 저전위원 사이에 제공되고 서로 직렬로 배열된 바이폴라 트랜지스터와 레지스터로 구성된 조절 회로를 포함하는 트리거 펄스 발생회로.
- 청구범위 제1항에 있어서, 상기 지연 수단이 상기 보상 신호위에서 보상 신호위에서 단독으로 작용하는 트리거 펄스 발생회로.
- 청구범위 제1항에 있어서, 상기 지연수단이 상기 보상신호의 어떠한 하나의 상승시간과 하강시간의 적어도 하나에서 지연기능을 가지는 펄스 발생회로.
- 청수범위 제1항에 있어서, 상기2-입력 게이트 수단이 하나의 NAND게이트와 NOR게이트를 포함하는 트리거 펄스 발생회로
- 신호 입력부, 트리거 펄스 출력부, 출력단자가 상기 트리거 펄스 출력부에 연결된2-입력 게이트부 및 상기1-입력 게이트부와 상기 신호 입력부 사이에 배치된 신호 처리 회로를 가지며, 입력신호의 전환을 검출하고 트리거 펄스를 발생하기 위한 트리거 펄스 발생회로에 있어서, 상기 신호 처리 회록가 상기 신호 입력부에 공급된 입력 신호에서 검출된 전환에 응답하여 상기 첫번째 신호를 공급한 후 소정의 시간 주기에 상기2-입력 게이트부의 첫번째 입력 단자에 첫번째 신호를 그리고 상기 2-입력 게이트부의 두번째 입력단자에 두번째 신호를 공급하고, 상기 신호 처리 회로가 상기 첫번째 신호와 관련된 상기2-입력 게이트 부의 상기 두번째 입력단자에 공급된 상기 두번째 신호를 지연하기 위한 회로를 포함하며, 여기서 상기 2-입력게이트부의 상기 두번재 입력단자에 연결되고 상기2-입력 게이트부에 상기 두번째 입력신호를 공습하는 것을 지연하기 위한 상기 회로가 상기2-입력 게이트 수단의 상기 입력과 저전위 사이에 제공되고 서로 직렬로 배열된 바이폴라 트랜지터와 레지스터로 구성된 조절회로를 포함하는 트리거 펄스 발생회로.
- 청구범위 제5항에 있어서, 상기 신호처리 회로가 상기 신호 입력부에 공급된 입력신호에 응답하여 보상신호를 발생하기 위한 보상신호 발생수단, 상기 보상신호 발생수단에 의하여 발생된 상기 보상 신호의 하나가 첫번째 MOS트랜지스터의 게이트에 인가되고, 두번째 MOS트랜지스터의 게이트가 상기 2-입력 게이트부의 상기 입력 단자의 하나에 연결되며, 서로 마주보는 다섯번째와 여섯번째 MOS트랜지스터를 가지는 인가되고 , 다섯번째 MOS트랜지스터의 게이트가 상기 2-입력 게이트부의 상기 입력단자의 다른것에 연결되며, 서로 마주보는 다섯번째와 여섯번째 MOS트랜지스터를 가지는 두번째 차동 증폭회로 및 지연시간 발생회로를 포함하고, 여기서 상기 지연시간 발생회로는 세번째MOS트랜지스터의 끝이 상기 처번째 차동회로의 에미터부에 연결되고, 세번째MOS트랜지스터의 게이트가 상기 첫번째 MOS트랜지스터의 게이트에 연결되고, 네번째 MOS트랜지스터의 게이트가 상기 두번째 MOS트랜지스터의 게이트와 상기 두번째 차동 증폭회로의 에미터부에 연결되고, 아홉번째 MOS트랜지스터의 다른끝이 저 전압 전원에 연결되고, 아홉번째 MOS트랜지스터의 게이트가 상기 여섯번째 MOS트랜지스터의 게이트에 연결되는, 순서대로 직렬로 배열된 세번째, 네번째 및 아홉번째 MOS트랜지스터를 가지며, 첫번째 바이폴라 트랜지스터의 베이스가 네번째와 아홉번째 MOS트랜지스터 사이의 절점에 연결되고, 첫번째 바이폴라 트랜지스터의 콜렉터가 상기 첫번째 차동 증폭회로의 상기 에미터부에 연결되고, 바이폴라 트랜지스터의 에미터가 레지스터를 통하여저전압 전원에 연결되는 첫번째 바이폴라 트랜지스터를 좀더 가지는 첫번째 지연시간 발생회로와 일곱번째 MOS트랜지스터의 끝이 상기 두번째 차동증폭회로의 상기 에미터부에 연결되고, 일곱번째 MOS 트랜지스터의 게이트가 상기 여섯번째 MOS트랜지스터의 게이트에 연결되고, 여덟번째 MOS트랜지스터의 게이트가 상기 다섯번째 MOS트랜지스터의 게이트와 상기 첫번째 차동 증폭회로의 상기 에미터부에 연결되고, 열번째 MOS트랜지스터의 다른끝이 저전압 전원에 연결되고 열번째 MOS트랜지스터의 게이트가 상기 첫번째 MOS트랜지스터의 게이트에 연결되고, 순서대로 직렬로 배열된 일곱번째, 여덟번째 및 열번째 MOS트랜지스터를 가지며 두번째 바이폴라 트랜지스터의 베이스가 상기 여덟번째와 열번째 MOS트랜지스터 사이의 결점에 연결되고 두번째 바이폴라 트랜지스터의 콜렉터가 상기 두번째 차동 증폭회로의 상기 에미터부에 연결되고, 두번째 바이폴라 트랜지스터의 에미터가 레지스터를 통하여 저전압 전원에 연결되는 두번째 바이폴라 트랜지스터를 가지는 두번째 지연 시간 발생회로을 포함하고, 상기 첫번째와 두번째 바이폴라 트랜지스터가 그들의 에미터의 연결된 상기 레지스터와 결합하고, 그것에 의하여 조절회로를 형성하는 트리거 펄스 발행회로.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Applications Claiming Priority (2)
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Country Status (3)
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- 1990-10-16 KR KR1019900016468A patent/KR910008955A/ko not_active IP Right Cessation
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