JPH03205912A - トリガパルス発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 本発明はトリガパルス発生回路に関し、該トリガパルス
発生回路におけるパルス幅が温度変化により変化するこ
とを改善することを目的とし、入力信号の切り替わりを
検出してトリガパルスを発生するトリガパルス発生回路
であって、信号入力部、トリガパルス出力部、該信号入
力部とトリガパルス出力部との間に設けられた信号処理
手段とから構成され、更に該信号処理手段は該信号入力
部に対する入力信号に応答して相補信号を発生する相補
信号発生手段と、該相補信号を入力部に受けるとともに
その出力部が該トリガパルス出力部と接続された２入力
ゲート手段及び該相補信号発生手段と該２入力ゲート手
段との間に設けられ、該２入力ゲート手段の各入力に入
力される相補信号のうち少くとも一方の入力信号を他方
の入力信号に対し所定の期間遅延させる遅延手段とを有
するものであり、更に該信号処理手段２の主要構成部を
ＭＯＳトランジスタで構戒するとともに該遅延手段にバ
イポーラトランジスタと抵抗とから構成された調整回路
が設けられているように構成する。

〔産業上の利用分野〕

本発明は半導体集積回路等における入力信号の切り替わ
りを検出してトリガパルスを発生するトリガパルス発生
回路に関するものである。

〔従来の技術〕

従来よりトリガパルス発生回路そのものは周知であり、
その１例を第２図に示す． 即ち従来のトリガパルス発生回路ｌにおいては、第２図
から明らかなとおり入力部ＩＮと出力部ＯＵＴとの間に
該出力部ＯＵＴにその出力部が接合されている入力部５
．６を有する２入力ＮＡＮＤゲート部ＮＧと、該ＮＡＮ
Ｄゲート部と該信号入力部との間に設けられ、該信号入
力の切り替わりに応答して該ＮＡＮＤゲート部ＮＧの２
個の入力部５．６の各々に相補的信号３１，Ｓ！をそれ
ぞれ供給する信号処理回路２とが設けられたものであり
、かつ該信号処理回路２は該ＮＡＮＤゲート部ＮＧの入
力部に入力される信号Ｓ，，Ｓ！の立ち下がりを遅延さ
せる回路３．４を含んでいる。

該信号処理回路２はその上要構成素子はＭＯＳ型トラン
ジスタによって構成されており、又該ＮＡＮＯゲー１−
ＮＧの入力５．６に入力される相補的入力信号Ｓ　．Ｓ
　ｚの信号レベルを決定する図中Ａ点及びＢ点の電圧は
入力部ＩＮの入力信号が一方は直接ＭＯＳトランジスタ
Ｑ−とＱ７に入力され又他方はインバータＩＶＴを介し
てＭＯＳトランジスタＱ．とＱ，に入力されることによ
って変化せしめられる。

即ち、第２図において入力部ＩＮにおける入力信号Ｓ０
が第３図の波型（ａ）における時刻ｔ８で“Ｌ”から“
Ｈ″に変化したとするとインバータＩＶＴの出力即ち点
Ｃはｕ　Ｌ　ｎとなり従ってＭＯＳトランジスタＱ，は
ＯＮとなるがＭＯＳトランジスタＱ，はＯＦＦとなるか
ら点Ａの電位は“Ｌ”から″Ｈ″となる。（第３図の波
型（ｂ）参照） この時ＭＯＳトランジスタＱｓはＯＦＦとなり、同ＱＩ
ＩはＯＮとなっている。

一方ＭＯＳトランジスタＱ６はＯＦＦでありＭＯＳトラ
ンジスタＱ７はＯＮとなる。従ってＭＯＳトランジスタ
Ｑ，とＱ８は導通し、ＭＯＳトランジスタＱｓとＱ６は
ＯＦＦとなっているため点ＢからＭＯＳトランジスタＱ
７とＱａを通って電流が抵抗Ｒ２を介してＧＮＤに引き
込まれるため点Ｂの電位は引き下げられる。（第３図の
波型（ｃ）参照） 又入力信号Ｓ０が反転した時は上記と全く逆の動作が行
われ点Ｂがたち上り点Ａはたち下る。

このようにかかるトリガパルス発生回路１の信号処理回
路２においてはＮＡＮＤゲート部ＮＧに入力される２つ
の信号Ｓ１とＳｔは互に相補的な信号に形成され、第３
図の波型図（ｄ）に示すように？力信号Ｓ，とＳ！の信
号レベルに応じてトリガパルスを発生する。更に詳細に
述べるならば、ＮＡＮＤゲートに入力される入力信号Ｓ
．Ｓｔはいづれもたち上り時間（“Ｌ”→“Ｈ゜”）と
たち下り時間（“Ｈ”→“′Ｌ”）に差をもたせ、たち
下り時間をたち上り時間より長くしてその遅延時間の差
によりパルス発生を行うものである。

具体的には第３図（ａ）で入力信号Ｓ０が時刻ｔｌでた
ち上り″Ｌ”から“Ｈ”となった場合、それに応じて点
Ａ即ち信号Ｓ■の電圧は第３図の波型（ｂ）のようにｔ
ｌより若干おくれてｔｇにおいて“Ｌ”から“Ｈ”へ変
化する。又点Ｂ即ち信号Ｓ，の電圧は第３図の波型（Ｃ
）のように乞うにおいて“Ｈ”から”Ｌ″にたち下り始
める。

ＮＡＮＤゲート部においてはしきい値を“Ｈ”レベル通
常はＶ　ｃｃの１／２と設定されるのが一般的であり、
そのしきい値に従ってＡ点の電位が１／２“Ｈ”となる
時刻ｔ．においてＮＡＮＤゲートの出力はたち下り、又
Ｂ点の電位が同様に１／２“Ｈ”以下となる時刻ｔｓで
ＮＡＮＤゲートの出力はたち上ることになり時刻ｈとｔ
，の間の時間Δｔがトリガパルス幅として利用しうる， 上述したとおりかかるトリガ発生回路においては信号Ｓ
Ｉ又はＳｔ一方の信号のたち下り時間を制御することに
よりパルス幅が調整出来るのであり、第３図の波型図に
おいて仮にＢ点のたち下り波型が点線のようであったと
すると信号Ｓ１のレベルが１／２”Ｈ”即ちｌ／２Ｖｃ
ｃとなる時刻はｔ，となるので、パルス幅Δｔは長くと
ることが出来る。一方かくの如＜　ＮＡＮＤゲー｝ＮＧ
への入力信号のたち下り時間は、第２図における信号た
ち下り時間調整回路３．４によって実行されており、Ｍ
ＯＳトランジスタＱ．．Ｑ．．Ｑ．．Ｑｓの内部抵抗値
と抵抗Ｒ，とＲ２の抵抗値とを任意に変えることによっ
て、遅延時間を制御している。

〔発明が解決しようとする課題〕

処で上記のような従来のトリガパルス発生回路において
特に信号たち下り時間を遅延させる回路３．４にはＭＯ
Ｓ型トランジスタＱコｒＱａ及び？■Ｑ．が設けられて
おり、又該ＭＯＳ型トランジスタは一般的に温度により
抵抗が変化する傾向があるため、一たん所望の遅延時間
を得るように該たち下り時間遅延回路３．４を設計した
としても、使用中に温度変化をうけると点Ａ又は点Ｂに
おける信号のたち下り時間が変化してしまい、結局トリ
ガパルスのパルス幅が変化することになり、誤動作の原
因となっていた。

又上記従来技術においてより詳細にＭＯＳトランジスタ
の内部抵抗の変化を検討してみると、第２図において信
号のたち下り時間を決める時定数ＣＨの内の全抵抗戒分
（Ｒ威分）は、ＭＯＳトランジスタＱ，の内部抵抗十Ｍ
ＯＳトランジスタＱ４の内部抵抗＋抵抗Ｒｉ　と考えら
れ、又ＭＯＳトランジスタＱ，の内部抵抗＋ＭＯＳトラ
ンジスタＱ．の内部抵抗＋抵抗Ｒ８と考えられる。尚こ
こでＣｔｃ分は各ＭＯＳトランジスタの容量、配線上の
浮遊容量及び入力側及び／又は出力側に接続される容量
威分の合計と考えられる。処でＭＯＳトランジスタの内
部抵抗はもともと高く、しかも複数個使用されることか
ら上記したＲｆｉ分に占めるＭＯＳトランジスタの内部
抵抗値の比率は大きい。一方ＭＯＳトランジスタの内部
抵抗値は温度変化に対し変動しやすく、その変動割合は
０．　３〜０．　４％／ｄｅｇであり、又製造上でのバ
ラツキにより変動しやすく±３０％とも云われている．
それ故上記Ｒｔｃ分の値は製造バラツキと温度変化とに
より影響を受け大きく変化することになり、上述した問
題点が発生していた。

その他第２図における抵抗Ｒ．．Ｒ．は一般的には拡散
方法により回路上に形成されるものではあるが、上記Ｍ
ＯＳトランジスタのようにその抵抗値は温度の変化、製
造上のバラツキにより変化する。但しその大きさはＭＯ
Ｓトランジスタの内部抵抗値の変化に比べるとやや小さ
いがそれでも温度変化に対しては０．２％／ｄｅｇの変
化を示し、又製造上のバラツキは±１０％程度存在する
．従って上述の回路では、ＭＯＳトランジスタの内部抵
抗と拡散抵抗とを合計した総合Ｒ威分は、各抵抗の変動
を合算したものとなる． 〔課題を解決するための手段〕 従来のトリガパルス発生回路においてはパルス幅を決定
する要素の１つである遅延時間発生回路における全抵抗
が内部抵抗値の大きいＭＯＳトランジスタにより構成さ
れていること及び、かかるＭＯＳトランジスタの内部抵
抗が製造上のバラツキや温度変化の影響を受けて変化し
やすく、しかも同遅延時間発生回路に占めるＭＯＳトラ
ンジスタの内部抵抗の割合が大きいことから、該遅延時
間発生回路の全抵抗が変化しやすく、従ってトリガパル
スのパルス幅の変動が生じ信頼性に劣るという問題点が
あった。

本発明は上記したようなＭＯＳトランジスタの抵抗が温
度変化或は製造上のバラツキによって変化することによ
って生ずるトリガパルスのパルス幅の変動を解消したト
リガパルス発生回路を提供しようとするものである． 従って本発明は上記目的を達戒するために、次のような
技術構成を採用するものである．即ち入力信号の切り替
わりを検出してトリガパルスを発生ずるトリガパルス発
生回路であって、信号入力部、トリガパルス出力部、該
信号入力部とトリガパルス出力部との間に設けられた信
号処理手段とから構成され、更に該信号処理手段は該信
号入力部に対する入力信号に応答して相補信号を発生す
る相補信号発生手段と、該相補信号を入力部に受けると
ともにその出力部が該トリガパルス出力部と接続された
２入力ゲート手段及び該相補信号発生手段と該２入力ゲ
ート手段との間に設けられ、該２入力ゲート手段の各入
力に入力される相補信号のうち少くとも一方の入力信号
を他方の入力信号に対し所定の期間遅延させる遅延手段
とを有するものであり、更に該信号処理手段の主要構成
部をＭＯＳトランジスタで構戒するとともに該遅延手段
にバイポーラトランジスタと抵抗とから構成された調整
回路が設けられていることを特徴とするトリガパルス発
生回路である． 本発明にあっては特にＮＡＮＤゲート等の２入力ゲート
部に供給される相補的信号のたち下り時間或はたち上り
時間を遅延させる遅延回路３．４に内部抵抗値の小さい
バイボーラ型トランジスタと抵抗とを直列接続した調整
回路を設でいるため、２入力ゲートへ入力される信号の
立ち下り時間又はたち上り時間の温度依存性及びＭＯＳ
トランジスタの製造上のバラツキによる抵抗値変化の影
響が改善され、それによって、トリガパルスのパルス幅
の温度によって変動がなくなり、信頼性の高いトリガパ
ルス発生回路が得られる。

〔実施例〕

以下に本発明の具体例を第１図を参照しながら詳細に説
明する． 即ち本発明に係るトリガパルス発生回路ｌの基本的構或
は前述したように信号入力部ＩＮ、トリガパルス出力部
ＯＵＴ、該信号入力部ＩＮとトリガパルス出力部ＯＵＴ
との間に設けられた信号処理手段２とから構成され、更
に該信号処理手段２は該信号入力部に対する入力信号に
応答して相補信号Ｓ　．Ｓ　ｔを発生する相補信号発生
手段ＣＭと、該相補信号Ｓ．，Ｓ．を入力部５，６に受
けるとともにその出力部１０が該トリガパルス出力部Ｏ
ＵＴと接続された２入力ゲート手段ＮＧ及び該相補信号
発生手段ＣＭとｉ１Ｆ２入力ゲート手段ＮＧとの間に設
けられ、該２入力ゲート手段の各入力５，６に入力され
る相補信号Ｓ．．Ｓ．のうち少くとも一方の入力信号を
他方の入力信号に対し所定の期間遅延させる遅延手段３
，４とを有するものであり、更に信号処理手段２の主要
構或部をＭＯＳトランジスタＱｓ＋　Ｑ４＋　Ｑ９１　
ＱＩ　ＱｌｌＩ　ＱＩＯで構或するとともに該遅延手段
３．４にバイポーラトランジスタＱ　ｒ　ｒ　＋　Ｑ　
＋　ｔと抵抗Ｒ　ｈ　．　Ｒ　ｔとから構成された調整
回路１２．　１３が設けられているものである。

本発明における上記基本回路構或において、相補信号発
生手段ＣＭは、インバータを使用した例を示してあるが
、本発明においてはこれに限定されるものではなく、公
知の相補信号発生手段を用いることが出来る。

又本発明において上記遅延手段３．４は該相補信号Ｓ　
ｌ，　Ｓ　ｔの双方に対して個別にたち上り時間又はた
ち下り時間を遅延させるように作用するように設けられ
ている例を示しているが本発明においては相補信号ＳＩ
．Ｓ！のうちの少くとも一方に対してそのたち上り時間
又はたち下り時間に遅延を与えるように構或されたもの
であってもよく、その場合にはいづれか一方の遅延手段
３．４を省略することが出来る。

上記本発明の具体例においては２入力ゲートＮＧとして
ＮＡＮＤゲートの例を示しているが、かかるゲートとし
てはＮＯＲゲートを用いても良い。

本発明にかかるトリガパルス発生回路であって調整回路
１２．　１３を含む遅延手段３．４を組み込んだ具体的
構戒例及びその作動について第３図に従って説明する。

即ち入力部ＩＮと出力部ＯＵＴの間に該トリガパルスの
出力部にその出力部が接合されたＮＡＮＤゲート部ＮＧ
とＮＡＮＤゲート部ＮＧと該信号入力部ＩＮとの間に、
該ＮＡＮＤゲート部の２つの入力端部５，６に接続され
かつ同入力端部５．６のうち一方の入力端に第１の信号
を出力し、該第１の信号を出力してから所定時間後に該
ＮＡＮＤゲートの他の入力端に第２の信号を出力するた
めの信号処理回路２とが設けられているものであり、該
信号処理回路２の構成はまず入力部ＩＮに入力された入
力信号Ｓ０はソース側が高電位電源Ｖｃｃに接続された
Ｐチャネル型ＭＯＳトランジスタＱ，のドレイン側に直
列的に配列された３つのＮチャネル型ＭＯＳトランジス
タＱ．．Ｑ．．Ｑ．のうちのＭＯＳトランジスタＱ９の
ゲート部に入力されると共に、ソース側が高電位電源Ｖ
ＣＣに接続されたＰチャネル型ＭＯＳトランジスタＱ．
のドレイン側に直列的に配列されたＮチャネル型ＭＯＳ
トランジスタＱ，．Ｑ．，Ｑ，。のうちのＭＯＳトラン
ジスタＱ，とＱ，のゲートに入力される。一方入力部か
ら入力された信号はインバータＩＶＴを介して前記ＭＯ
ＳトランジスタＱ．とＱ３のゲート部に入力されるとと
もにＭＯＳトランジスタＱ　＋　６のゲート部にも入力
される。又ＭＯＳトランジスタＱ，とＱ．にそれぞれ並
列に高電位電源ＶＣＣとＭＯＳトランジスタＱ，及びＱ
７のソース側にＰチャネル型ＭＯＳトランジスタＱ２及
びＱ，が設けられ該ＰチャネルのＭＯＳトランジスタ型
Ｑ２のゲートはＮＡＮＤゲート部の入力部５と接続され
Ｂ点を形成しておりかつ該Ｂ点は又前記ＭＯＳトランジ
スタＱ４のゲートに接続されている。他方該Ｐチャネル
ＭＯＳトランジスタＱ，のゲートはＮＡＮＤゲート部の
入力部６と接続されＡ点を形成しており、且つ該Ａ点は
前記ＭＯＳトランジスタＱｓのゲートに接続されている
。

次にｍＭＯＳｌ−ランジスタＱ，のソースとＭＯＳトラ
ンジスタＱ．のゲートを接続し該接続部にコレクタ部が
接続されエミッタ部が抵抗Ｒ，を介して接地されており
、かつベースがＭＯＳトランジスタＱ，のソース側に接
続されているバイボーラ型トランジスタＱ．が設けられ
ていると共に、該ＭＯＳトランジスタＱ７のソースとＭ
ＯＳトランジスタＱ４のゲートとを接続し、その接続部
にコレクタ部が接続され、エミッタ部は抵抗を介して接
地され又ベースがＭＯＳトランジスタＱ４のソース側に
接続されたバイポーラ型トランジスタＱ．ｔが設けられ
ている。尚ＭＯＳ　トランジスタＱ９及びＱ　ｒ　ｏの
ドレイン側は接地されている。

上記信号処理回路２においてＭＯＳトランジスタＱ．．
Ｑ．．Ｑ．及びバイポーラ型トランジスタＱ．と抵抗Ｒ
，により一方の信号のたち下り遅延調整回路４を形戒し
又ＭＯＳトランジスタＱ？＋Ｑ．，Ｑ，。及びバイポー
ラ型トランジスタＱ　Ｉｚと抵抗Ｒ２によって他方の信
号のたち下り遅延調整回ｆＩｓ３を形成している。

上記回路の具体例においてバイボーラ型トランジスタと
してＮＰＮ型トランジスタを使用する例を示したが、本
発明はこれに限定されるものではなく、他の構戒との兼
ね合も考慮してＰＮＰ型を使用しても良い。

次に本発明に係る上記具体例の作動について説明すると
、先ず入力信号Ｓ０が第３図（ａ）に示すように時刻ｔ
２で“Ｌ”から“Ｈ”となるとインバータＩＶＴの出力
部である点Ｃにおいては電圧が“Ｈ”から″Ｌ″に変る
ためＭＯＳトランジスタＱ１はＯＮとなりＭＯＳトラン
ジスタＱ，は○ＦＦとなり従って点Ａはたち上り“Ｌ”
から“Ｈ”となる（第３図（ｂ）参照）。又この時ＭＯ
ＳトランジスタＱ，。はＯＦＦとなる。

一方インバータＩＶＴを通過しない入力信号Ｓ０はＭＯ
ＳトランジスタＱ６をＯＦＦすると同時にＭＯＳトラン
ジスタＱ，をＯＮさせる。この時にはＭＯＳトランジス
タＱ，は点Ａがたち上っているためＯＦＦとなっている
がＭＯＳトランジスタＱ，は点Ａのたち上りによってＯ
Ｎとなり又ＭＯＳトランジスタＱ　ＩｏもＯＦＦＬてい
るのでＭＯＳトランジスタＱ　Ｉｏのソース即ちバイポ
ーラトランジスタＱｌ！のベースは高電位となるのでＯ
Ｎする。従って点ＢからバイポーラトランジスタＱ　ｒ
　ｚ及び抵抗Ｒ２を介して多量の電流が流れるので点Ｂ
は電位がたち下る。（第３図の波型（Ｃ）参照）たち下
りの遅延時間はバイポーラトランジスタの内部抵抗が非
常に小さいため抵抗Ｒ２の抵抗値を適宜選択することに
よって決定しうる。

一方インバータを通過しない信号は又ＭＯＳトランジス
タＱ，のゲートに入力されトランジスタＱ９をＯＮとな
るため該トランジスタＱ，のソースの電位が下りバイポ
ーラトランジスタＱ．はＯＦＦとなる。

一方入力信号が“Ｈ”から“Ｌ”に切り替る時には上記
と反対の動作が行われ点Ａの電圧はたち下り遅延時間調
整回路４の各トランジスタと抵抗により定まる時間遅延
した状態でたち下り一方点Ｂは短い時間でたち上ること
になる。

ここで本発明において、遅延手段３．４にバイポーラト
ランジスタＱ　ｌｌ＋　Ｑ＋ｚを採用して調整回路を構
成したことの利点を説明する。

従来において遅延回路をＭＯＳトランジスタと抵抗で形
成した場合は同回路の全抵抗値Ｒが、ＭＯＳトランジス
タを含む各抵抗の製造上のバラッキや温度の変化により
各抵抗値が変化することから全抵抗値が変化し、出力パ
ルス幅に影響が生じることは既に述べたとおりであり、
又、製造上のバラツキが大きく、又温度依存性も比較的
大きく、しかも内部抵抗値の大きいＭＯＳトランジスタ
が全抵抗Ｒに占める割合が大きいため、同回路における
全抵抗Ｒの変化が大きくなっていることも既に説明した
通りである． 具体的には前述した拡散抵抗の抵抗値やＭＯＳトランジ
スタの内部抵抗における製造上のバラッキや温度変化に
対する変化の割合を考慮し、かつ第３図で示すパルス幅
Δｔｄをミニマムパルス幅以上に設定することを考慮す
ると、従来のようなＭＯＳトランジスタと拡散抵抗だけ
で構成される遅延時間発生回路においてはその必要とす
る最適全抵抗値ＲをＯ℃においてｌと仮定すれば、温度
が１００℃に上昇した時の全抵抗値は製造バラッキを含
め最大２．４になると考えられるので、大きな抵抗値変
化を来すことになる。（　０　’ＣのＲに比べて２．４
倍になる）一方、出力信号の切り換りを高速化するため
容置Ｃを早く放電させる必要があり、そのため容量Ｃを
小さくすることも考えられるが、ＭＯＳトランジスタの
サイズを小さくすると、その駆動能力はさらに小さくな
るため結局全抵抗値Ｒは大きくなってしまう。

これに対し本発明においては、遅延時間発生手段内にバ
イポーラトランジスタと拡散抵抗とからなる調整回路を
設け、電流の通路を主としてかかる調整回路を通るよう
に設計している。

従って、本発明における遅延時間発生手段のＲＣ定数に
関係する全抵抗値Ｒはバイポーラトランジスタの内部抵
抗と拡散抵抗の和で示される。

処でバイポーラトランジスタはＭＯＳトランジスタより
駆動能力が大きく、かつ内部抵抗は小さい。一方バイポ
ーラトランジスタの内部抵抗変化の温度依存性はＭＯＳ
トランジスタとそれほど大きな差はなく、又その製造上
のバラッキによる変動はＭＯＳトランジスタよりも小さ
い。

然しながら本発明においては、バイポーラトランジスタ
の駆動能力が大きいのでトランジスタの面積はＭＯＳト
ランジスタを用いる場合より相対的に小さくてすみ、又
その内部抵抗も小さいことから遅延時間発生回路に占め
るバイポーラトランジスタの占める割合は少い。

従って、温度変化があって、バイポーラトランジスタの
内部抵抗値に変化が生じても、全体的にみれば全抵抗値
Ｒに占めるパイボーラトランジス？の内部抵抗値の占め
る割合が小さいので、全抵抗値Ｒに対する変化の影響は
少い。

本発明において、前記と同様にｏ℃における遅延回路の
全抵抗Ｒを１と仮定すると１００’Ｃの温度変化があっ
ても全抵抗値Ｒの変化は製造バラッキを含め１．４程度
に抑えることが出来る。

本具体例においては遅延時間調整回路３，４内の主要要
素としてバイポーラ型トランジスタＱ．とＱ１■を採用
したため、ＭＯＳトランジスタに比べて内部抵抗値が非
常に小さいため又全抵抗Ｒに占めるバイポーラトランジ
スタの比率が小さいので、ＮＡＮＤゲートから出力され
るトリガパルスのパルス幅が温度より変化することを防
止しえる。又本具体例において使用されているＭＯＳト
ランジスタＱ，とＱ１。は上記バイポーラトランジスタ
Ｑ■とＱＩ２のスイッチング作用を持っている。

次に本発明に係るトリガパルス発生回路の用途の例につ
いて説明する。

本発明に係るトリガパルス発生回路を用いた回路の具体
例の１つとレてＡＴＤ回路がある（ＡｄｄｒｅｓｓＴｒ
ａｎｓｉｔｉｏｎ　Ｄｅｔｅｃｔｏｒ）．　ＡＴＤ回路
は、アドレス信号の変化を検出してクロックパルスを発
生することにより高速化と消費電力の低減を図る回路で
ある。かかるＡＴＤ回路においては、入力されるアドレ
ス信号の数が多い場合に、出力クロック信号が遅れる問
題があり、ＡＴＤ回路を構戒する個々のエッジトリガ回
路（ＥＴＧ）高速動作することが要求される他、パルス
ディレイ、パルス幅に関して製造上のバラツキや温度変
化による変動の少いものが要求される。この点で本発明
のトリガパルス発生回路はＡＴＤ回路のエッジトリガ回
路に用いられるのに適している。

第４図は本発明に係るトリガパルス発生回路をエッジト
リガ回路（ＥＴＧ）に用いたＡＴＤ回路の構成例を示す
ものである。

即ち、第４図のＡＴＤ回ＩＢ２０は複数のアドレス入力
ＩＮ．〜ＩＮ．に対応するエッジトリガ回路２１（２１
−１〜２１−ｎ）が設けられておりその出力がＰＭＯＳ
（Ｑ＋〜Ｑ，，）のゲートにそれぞれ接続されており、
又各ＰＭＯＳ（Ｑｗ〜Ｑ．）のソースがインバータ２３
とパルス幅調整回路（ＰＷＣＧ）　２２とを介してＡＴ
Ｄの出力ＯＵＴと接続されている。かかるＡＴＤ回路の
ｘ　７ジトリガ回路（２１−　１〜２１−　ｎ　）に本
発明のトリガパルス発生回路が使用される。

又、上記したＡＴＤ回路２０は特に半導体集積回路にお
けるメモリーセルの情報を読み出したり、書き込んだり
する際にアドレス回路と併用されると効果的である。つ
まり、基本的にはＡＴＤ回路は、メモリーにおいて一本
のビット線を選択し、そのビット線の電圧をＨレベルに
までたち上げる作動を行うものである。処で通常メモリ
ーにおける非選択のビットはＬレベルとなっているので
、これを所定のＨレベルにまでチャージアップする必要
があり、そのチャージアップする時間は出来るだけ早い
必要がある。

そこでＡＴＤ回路では、従来のようにビット線選択時に
、ビット線を非選択時のＬレベルからＨレベルにたち上
げる時間を短くするためアドレスが変更されたことを予
め検知し、ビット線の電圧レベルをＬレベルとＨレベル
の中間のレベルに持ち上げておくか、或はグランドに近
い電圧レベルに落しておき選択されたビット線のＨレベ
ルへのたち上り時間を短縮するとか、ＨレベルからＬレ
ベルにたち下る場合の誤動作を防止しようとするもので
あり、かかるＡＴＤ回路においてアドレス信号が変更さ
れたかどうかを検知する手段として本発明を用いるもの
である。

そこで、本発明に係るトリガパルス発生回路を用いたＡ
ＴＤ回路を利用した半導体メモリー回路の具体例を第５
図に示す。

第５図はＰＲＯＭの回路図であり、この図において、１
２１はＸ方向のアドレスバッファ、１２２はデコーダ、
　１２３　ａ　〜１２３　ｎはワードドライバでＢｉ−
ＣＭＯＳで構成されるもの、同じ＜ｌ２４はＹ方向のア
ドレスバッファ、１２５はデコーダ、１２６ａ〜１２６
ｎはビットドライバ、２０はＡ　Ｔ　Ｄ　（Ａｄｒｅｓ
ｓ　ＴｒａｎｓｉｔｉｏｎＤｅｔｅｃｔｏｒ）回路、１
３０はメモリ部、１６０は信号補正回路、１５０はセン
スアンプ回路、１４０は出力回路である． ＡＴＤ回路（パルス発生手段に相当）２０はアドレス信
号の変化を検出して内部パルス（ＡＴＤパルス）を発生
するもので、端子Ａを介して該パルスを信号補正回路１
６０および出力回路１４０に送られる。メモリ部１３０
ぱセルダイオード４１ａ．・・・４１ｎ１ワート線４２
、ビット線４３、ビットスイッチトランジスタ４４ａ．
・・・４４ｎを含んで構成される。

信号補正回路１６０はＰＭＯＳ　トランジスタ５１．　
５２、ＮＭＯＳ　トランジスタ５３、クランプダイオー
ド５４．　５５およびバイポーラトランジスタ５６によ
り構成され、ＡＴＤバルスに基づいて論理信号のレベル
をクランプ補正する。センスアンプ回路１５０は差動ア
ンブを構成するトランジスタ６１，　６２、電流源６３
、基準電源６４および抵抗６５を有しており、基準電源
６４の電位は、例えば２．４ｖである。センスアンプ回
路１５０はメモリ部１３０からの情報を信号補正回路１
６０を介して増幅し、出力回路１４０に送る。

出力回路１４０はショットキートランジスタ７１〜７４
、通常のトランジスタ７５、ＮＭＯＳ　トランジスタ７
６、インバータ７７、シジットキーダイオード７Ｂ，　
７９、通常のダイオード８０および抵抗８１〜８７によ
り構或され、ＡＴＤパルスが入力される間は出力データ
との関係では出力端子ＯＵＴをハイインピーダンス状態
に保持するとともに、該出力端子の電位が緩やかに低下
するように徐々にＧＮＤ側へ電流を引き抜き、ＡＴＤパ
ルスの入力が停止すると、センスアンプ回路１５０の出
力結果に応じてＧＮＤ側へ電流を引き抜いている状態か
ら出力端子を“Ｈ″′又は“゜Ｌ”の状態に変化させる
。

アドレス信号が確定すると、アドレスバッファ１２１，
　１２４に入力されるとともに、ＡＴＤ回路２０に入力
される。そして、ＡＴＤ回路２０によりＡＴＤパルス（
Ｌアクティブ）が生成されると、これは信号補正回路１
６０および出力回路１４０に送られる。

ＡＴＤパルスが入力すると、信号補正回路１６０ではバ
イポーラトランジスタ５６がオンしてベースがＧＮＤよ
りクランプされた工ξツタホロワ回路が動作し、そのエ
ミッタ電圧は２．　４　Ｖ　Ｌか上昇しないが、ＰＭＯ
Ｓ　トランジスタ５２を通して’Ｈ”レベル保持電流ｉ
がノードＢに流れ、ノードＢが直ちに３．２Ｖまでプル
アップされてクランプされる。

一方、出力回路１４０ではＡＴＤパルスに応答してＮＭ
ＯＳ　トランジスタ７６がオンするので、トランジスタ
７５がオンしてショットキートランジスタ７２，７３が
共にオフし、さらにシゴットキートランジスタ７４がオ
フし、結局、出力端子がハイインピーダンス状態となる
。このとき、能力の小さいトランジスタ７５のオンによ
り出力端子の電位が緩やかに低下するように徐々にＧＮ
Ｄ側へ電流が引き抜がれ、出力端子は実質上ほぼＧＮＤ
電位と等しい程度になる。次いで、ＡＴＤパルスの出力
が終了すると、出力端子のハイインピーダンス状態が解
除され、出力端子はセンスアンプ回路３０の出力レベル
によって決まるレベルとなる。

一方、このときメモリ部１３０では選択されたメモリセ
ルの記憶情報によってノードＢを“゜Ｌ′゛又は“Ｈ　
ＩＩとし、これがセンスアンプ回路１５０によって読み
取られて出力回路１４０に送られる。したがって、例え
ば出力回路１４０の出力に基づき、出力データが″Ｌ”
に移行するときは、出力端子は実質上ほぼＧＮＤ電位と
等しい状態から直ちに“Ｌ”に移る。一方、出力データ
がＩＩＨ”に移行するときも、出力端子は実質上ほぼＧ
ＮＤ電位と等しい状態から直ちに“Ｈ”に移る。

このように、本実施例ではＡＴＤパルスが出力されてい
る間は、出力端子が実質上ほぼＧＮＤ電位と等しい程度
に電流を引き抜かれ、しかもこれはデバイスのＧＮＤ端
子にノイズ源にならない程度に徐々に落とされる。した
がって、例えば外部負荷ＣＬが大きくて寄生的なインダ
クタンスＬ　ＶＣＣや抵抗Ｒ　ＶＣＣが存在しても、そ
の吸収電流で内部回路２８等のＧＮＤ電位が持ち上がる
という事態が発生せず、入力信号に対してノイズ源にな
ることを防ぐことができ、出力を安定させて誤動作を防
止することができる。

〔効　果〕

本発明においては、温度依存性の少いパルス幅をもった
トリガパルスを発生しえるトリガパルス発生回路が得ら
れる。

【図面の簡単な説明】

第１図は本発明に係るトリガパルス発生回路の一具体例
を示す回路図である。 第２図は従来のトリガパルス発生回路の一例を示す回路
図である。 第３図は従来及び本発明の回路における信号波形を示す
図である。 第４図は本発明に係るトリガパルス発生回路を用いて構
成されたＡＴＤ回路の例を示す図である。 第５図はＡＴＤ回路を用いたメモリー回路の構戒例を示
す図である。 １・・・トリガパルス発生回路、 ２・・・信号処理回路、 ３，４・・・信号のたち下り時間遅延調整回路、５．６
・・・ＮＡＮＤゲート入力部、 ＮＧ・・・ＮＡＮＤゲート部、　　ＩＶＴ・・・インバ
ータ、Ｑ　ｒ　ｒ　＋　　Ｑ　＋　１・・バイポーラト
ランジスタ。 トリガパルス発生回路の波形図 第３！！！

Claims (1)

1. 【特許請求の範囲】 １、入力信号の切り替わりを検出してトリガパルスを発
   生するトリガパルス発生回路であって、信号入力部、ト
   リガパルス出力部、該信号入力部とトリガパルス出力部
   との間に設けられた信号処理手段とから構成され、更に
   該信号処理手段は該信号入力部に対する入力信号に応答
   して相補信号を発生する相補信号発生手段と、該相補信
   号を入力部に受けるとともにその出力部が該トリガパル
   ス出力部と接続された２入力ゲート手段及び該相補信号
   発生手段と該２入力ゲート手段との間に設けられ、該２
   入力ゲート手段の各入力に入力される相補信号のうち少
   くとも一方の入力信号を他方の入力信号に対し所定の期
   間遅延させる遅延手段とを有するものであり、該遅延手
   段に前記２入力ゲート手段の入力に互いに直列に接続さ
   れたバイポーラトランジスタと抵抗とから構成された調
   整回路が設けられていることを特徴とするトリガパルス
   発生回路。 ２、該遅延手段は該相補信号の双方に対して個別に作用
   するように設けられていることを特徴とするｃｌａｉｍ
   １記載のトリガパルス発生回路。 ３、該遅延手段は少くとも該相補信号のたち上り時間も
   しくはたち下りの時間いづれか一方を遅延される機能を
   有するものであるｃｌａｉｍ１記載のトリガパルス発生
   回路。 ４、該２入力ゲート部がＮＡＮＤゲート部又はＮＯＲゲ
   ート部のいづれか一方で構成されているｃｌａｉｍ１記
   載のトリガパルス発生回路。 ５、入力信号の切り替わりを検出してトリガパルスを発
   生するトリガパルス発生回路であって、信号入力部、ト
   リガパルス出力部、該トリガパルス出力部に出力部が接
   合された２入力ゲート部、該２入力ゲート部と該信号入
   力部との間に設けられ、該信号入力の切り替わりに応答
   して該２入力ゲート部の第１の入力端に第１の信号を出
   力し、該第１の信号を出力してから所定時間後に該２入
   力ゲート部の第２の入力端に第２の信号をそれぞれ供給
   する信号処理回路、とから構成されており、且つ該信号
   処理回路は該２入力ゲート部の第２の入力端に入力され
   る第２の信号の出力を第１の信号の出力に対して遅延さ
   せる回路を含んでいるトリガパルス発生回路に於いて、
   該２入力ゲート部の第２の入力端に接続され該２入力ゲ
   ート部への第２の入力信号の出力を遅延させる回路には
   前記２入力ゲート手段の入力に互いに直列に接続された
   バイポーラトランジスタと抵抗からなる調整回路が含ま
   れていることを特徴とするトリガパルス発生回路。 ６、該信号処理回路は、信号入力部に入力される入力信
   号に応答して相補信号を発生する相補信号発生手段、第
   １と第２のＭＯＳトランジスタが対向して配置され、前
   記相補信号発生手段から発生される一方の信号が第１の
   ＭＯＳトランジスタのゲートに印加され、第２のＭＯＳ
   トランジスタのゲートが該２入力ゲート部の一方の入力
   部に接続された第１の差動増幅回路と、第５と第６のＭ
   ＯＳトランジスタが対向して配置され、前記相補信号発
   生手段から発生される他方の信号が第６のＭＯＳトラン
   ジスタのゲートに印加され又第５のＭＯＳトランジスタ
   のゲートが該２入力ゲート部の他方の入力部に接続され
   た第２の差動増幅回路と遅延時間発生回路とから構成さ
   れ、更に該遅延時間発生回路は、第３、第４、及び第９
   のＭＯＳトランジスタがこの順に直列に配列されており
   該第３のＭＯＳトランジスタの一端部は該第１の差動増
   幅回路のエミッター部に、接続され又そのゲートは第１
   のＭＯＳトランジスタのゲートと接続され、更に該第４
   のＭＯＳトランジスタのゲートは該第２のＭＯＳトラン
   ジスタのゲート及び該第２の差動増幅回路のエミッタ部
   に接続され、又第９のＭＯＳトランジスタの他端は低電
   位電源に接続されるとともに該ゲートは第６のＭＯＳト
   ランジスタのゲートと接続されており、更に、該第４と
   第９のＭＯＳトランジスタの接合部にベースが接続され
   、そのコレクタが該第１の差動増幅回路のエミッタ部に
   接続されるとともに、そのエミッタ部は低電位電源と抵
   抗を介して接続された第１のバイポーラトランジスタと
   から構成される第１の遅延時間発生回路と、第７、第８
   及び第１０のＭＯＳトランジスタがこの順に直列に配列
   されており該第７のＭＯＳトランジスタの一端部は該第
   ２の差動増幅回路のエミッタ部に接続され、そのゲート
   は第６のＭＯＳトランジスタのゲートに接続され、該第
   ８のＭＯＳトランジスタのゲートは第５のＭＯＳトラン
   ジスタのゲート及び該第１の差動増幅回路のエミッタ部
   に接続され、又第１０のＭＯＳトランジスタの他端は低
   電位電源に接続されるとともに該ゲートは第１のＭＯＳ
   トランジスタのゲートに接続されており更に該第８と第
   １０のＭＯＳトランジスタの接合部にベースが接続され
   、そのコレクタが該第２の差動増幅回路のエミッタ部に
   接続されているとともに、そのエミッタ部は抵抗を介し
   て低電位電源と接続された第２のバイポーラトランジス
   タとから構成された第２の遅延時間発生回路とから構成
   されたものであり、且つ該第１と第２のバイポーラトラ
   ンジスタはそのエミッタに接続された抵抗と協動して調
   整回路を形成していることを特徴とする請求項５記載の
   トリガパルス発生回路。