JPH03137723A - 全加算器 - Google Patents
全加算器Info
- Publication number
- JPH03137723A JPH03137723A JP27692689A JP27692689A JPH03137723A JP H03137723 A JPH03137723 A JP H03137723A JP 27692689 A JP27692689 A JP 27692689A JP 27692689 A JP27692689 A JP 27692689A JP H03137723 A JPH03137723 A JP H03137723A
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- JP
- Japan
- Prior art keywords
- digit
- carry
- input
- full adder
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005540 biological transmission Effects 0.000 abstract description 8
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 101150112492 SUM-1 gene Proteins 0.000 description 2
- 101150096255 SUMO1 gene Proteins 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- FBOUIAKEJMZPQG-AWNIVKPZSA-N (1E)-1-(2,4-dichlorophenyl)-4,4-dimethyl-2-(1,2,4-triazol-1-yl)pent-1-en-3-ol Chemical compound C1=NC=NN1/C(C(O)C(C)(C)C)=C/C1=CC=C(Cl)C=C1Cl FBOUIAKEJMZPQG-AWNIVKPZSA-N 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は全加算器に係り、特に多数桁のデータを処理し
、更に高速化を要求される全加算器に関する。
、更に高速化を要求される全加算器に関する。
第２図は従来の全加算器の一例を示す回路図である。
第２図において、全加算器は、第１のブロック７０と第
２のブロック７！とを含み、構成される。
２のブロック７！とを含み、構成される。
第１のブロック７０は、第２のブロック７１と類似な構
成となっている。第１のブロック７０は、ＮチャネルＭ
ＯＳ）ランジメタ１乃至１２と、ＰチャネルＭＯ３）ラ
ンデスタ３１乃至３４． ／Ｉ Ｏと、ＣＭＯＳインバ
ータ５１乃至５８とを備えている。
成となっている。第１のブロック７０は、ＮチャネルＭ
ＯＳ）ランジメタ１乃至１２と、ＰチャネルＭＯ３）ラ
ンデスタ３１乃至３４． ／Ｉ Ｏと、ＣＭＯＳインバ
ータ５１乃至５８とを備えている。
入力信号７はトランジスタ１．４．７．１３゜１６、
ｌ ９のゲートに印加され、またトランジスタ３１．３
２．３３．３５．３６．３７．３９のゲートにも印加さ
れる。１桁目の全加算器入力Ａｔ。
ｌ ９のゲートに印加され、またトランジスタ３１．３
２．３３．３５．３６．３７．３９のゲートにも印加さ
れる。１桁目の全加算器入力Ａｔ。
ＢｌはＭＯＳ）ランジスタ５のゲートとインバータ５７
０入力、ＭＯＳトランジスタ３のゲートとインバータ５
８の入力に各々入力される。ＳＵＭｌの出力は、インバ
ータ５６の出力である。１桁目のキャリー入力Ｃ１１ｎ
は、インバータ５４の入力とトランジスタｔ １．３
ｔの一極に接続される。さらに、このキャリー入力Ｃ１
１ｎは、トランジスタ１１を介して、信号Ｃｌ０ｕｔと
なり、トランジスタ２３を介して、Ｃ２０ｕｔ信号とな
る。第２のブロック７１は、ＮチャネルＭＯＳトランジ
スタＩ３乃至２５と、ＰチャネルＭＯ３）ランジメタ３
５乃至３９．４１と、ＣＭ ＯＳインバータ５９乃至６
６とを備えている。２桁目の全加算器入力Ａ２．８２は
、各々トランジスタ１７のゲートとインバータ６５の入
力、トランジスタ１５のゲートとインバータ６６の入力
に印加される。３０Ｍ２はインバータ６４の出力である
。
０入力、ＭＯＳトランジスタ３のゲートとインバータ５
８の入力に各々入力される。ＳＵＭｌの出力は、インバ
ータ５６の出力である。１桁目のキャリー入力Ｃ１１ｎ
は、インバータ５４の入力とトランジスタｔ １．３
ｔの一極に接続される。さらに、このキャリー入力Ｃ１
１ｎは、トランジスタ１１を介して、信号Ｃｌ０ｕｔと
なり、トランジスタ２３を介して、Ｃ２０ｕｔ信号とな
る。第２のブロック７１は、ＮチャネルＭＯＳトランジ
スタＩ３乃至２５と、ＰチャネルＭＯ３）ランジメタ３
５乃至３９．４１と、ＣＭ ＯＳインバータ５９乃至６
６とを備えている。２桁目の全加算器入力Ａ２．８２は
、各々トランジスタ１７のゲートとインバータ６５の入
力、トランジスタ１５のゲートとインバータ６６の入力
に印加される。３０Ｍ２はインバータ６４の出力である
。
第２図の全加算器は、連続した２桁のデータを処理する
全加算器である。即ち、第１のブロック７０によって、
１桁目の入力Ａ １． Ｂ １及びキャリー入力ＣＩ
ｉｎより、５ｔｒｙｔとＣｌ０ｕｔとを算出し、第２の
ブロック７１によって、３０Ｍ２とＣ２ｏｕｔとを算出
する。従って、キャリーが２つのブロックを通過する場
合は、信号Ｃ１ｉｎが、トランジスタ１１．２３の２個
のトランスファゲートを通過することになる。
全加算器である。即ち、第１のブロック７０によって、
１桁目の入力Ａ １． Ｂ １及びキャリー入力ＣＩ
ｉｎより、５ｔｒｙｔとＣｌ０ｕｔとを算出し、第２の
ブロック７１によって、３０Ｍ２とＣ２ｏｕｔとを算出
する。従って、キャリーが２つのブロックを通過する場
合は、信号Ｃ１ｉｎが、トランジスタ１１．２３の２個
のトランスファゲートを通過することになる。
前述した従来の全加算器は、キャリーの伝達が入力デー
タの桁数分だけトランスファゲート（ＮＭＯＳ）ランジ
スタ）を通過することになり、ＮチャネルＭＯＳ）ラン
ジスタの導通時の抵抗とキャリー伝達経路に寄生する寄
生容量により構成される時定数回路の影響により、桁数
が増加するに伴い、キャリーの伝達時間が増加し、演算
の高速化が図れないという欠点がある。
タの桁数分だけトランスファゲート（ＮＭＯＳ）ランジ
スタ）を通過することになり、ＮチャネルＭＯＳ）ラン
ジスタの導通時の抵抗とキャリー伝達経路に寄生する寄
生容量により構成される時定数回路の影響により、桁数
が増加するに伴い、キャリーの伝達時間が増加し、演算
の高速化が図れないという欠点がある。
本発明の目的は、前記欠点が解決され、キャリーの伝達
時間が増加せず、演算の高速化が図れるようにした全加
算器を提供することにある。
時間が増加せず、演算の高速化が図れるようにした全加
算器を提供することにある。
本発明の構成は、１桁目及び２桁目の２桁分の入力デー
タの加算を行なう全加算器において、前記１桁目のキャ
リー入力から、前記２桁目のキャリー出力までの経路中
に、トランスファゲートが１個介在することを特徴とす
る。
タの加算を行なう全加算器において、前記１桁目のキャ
リー入力から、前記２桁目のキャリー出力までの経路中
に、トランスファゲートが１個介在することを特徴とす
る。
次に本発明について、図面を参照して説明する。
第１図は本発明の一実施例の全加算器を示す回路図であ
る。
る。
第１図において、本実施例の全加算器は、Ｎチ丁ネルＭ
Ｏ３）ランジメタ１０１乃至１２６と、ＰチャネルＭＯ
３）ランデスタ１３１乃至１４２と、ＣＭＯＳインバー
タ１５１乃至１６５と、２入力ＮＡＮＤゲート１８０，
１８１．１８２とを含み、構成される。クロック信号下
は、ＭＯＳ）ランジスタＩ ０１．１０４．１０７．１
１０．１１３゜１１６．１３１乃至１３６に入力され、
１桁目のキャリー入力Ｃｌ１ｎは、ＮチャネルＭＯＳ）
ランジスタ１１９を介した後、２桁目のキャリー出力Ｃ
２ｏｕｔとして、取り出される。２桁目の全加算器入力
Ａ ２． Ｂ ２は、トランジスタ１１４とインバータ
１６２． ）ランジスタ１１２とインバータ１６３に各
々入力される。１桁目の全加算器入力Ａ １．８１は、
トランジスタ１０５とインバータ１６４． ）ランジス
タ１０３とインバータ１６５に各々入力される。
Ｏ３）ランジメタ１０１乃至１２６と、ＰチャネルＭＯ
３）ランデスタ１３１乃至１４２と、ＣＭＯＳインバー
タ１５１乃至１６５と、２入力ＮＡＮＤゲート１８０，
１８１．１８２とを含み、構成される。クロック信号下
は、ＭＯＳ）ランジスタＩ ０１．１０４．１０７．１
１０．１１３゜１１６．１３１乃至１３６に入力され、
１桁目のキャリー入力Ｃｌ１ｎは、ＮチャネルＭＯＳ）
ランジスタ１１９を介した後、２桁目のキャリー出力Ｃ
２ｏｕｔとして、取り出される。２桁目の全加算器入力
Ａ ２． Ｂ ２は、トランジスタ１１４とインバータ
１６２． ）ランジスタ１１２とインバータ１６３に各
々入力される。１桁目の全加算器入力Ａ １．８１は、
トランジスタ１０５とインバータ１６４． ）ランジス
タ１０３とインバータ１６５に各々入力される。
第１図において、本実施例は、１桁目の入力Ａ１、Ｂｌ
、２桁目の入力Ａ ２． Ｂ ２及び１桁目のキャリー
入力ＣＩ ｉ ｎより、１桁目の和（サム）ＳＵＭＩ、
２桁目の和（サム）３０Ｍ２、及び２桁目のキャリー出
力Ｃ２ｏｕｔを出力する２桁の入力データを処理する全
加算器である。ＰチャネルＭＯ３）ランデスタ１３１乃
至１３６は、ブリヂャージ（特定タイミングだラインを
電源レベルにセットアツプする）用のＰＭＯ３）ランジ
スタであり、入力信号−φ°はそれを制御するクロック
信号である。
、２桁目の入力Ａ ２． Ｂ ２及び１桁目のキャリー
入力ＣＩ ｉ ｎより、１桁目の和（サム）ＳＵＭＩ、
２桁目の和（サム）３０Ｍ２、及び２桁目のキャリー出
力Ｃ２ｏｕｔを出力する２桁の入力データを処理する全
加算器である。ＰチャネルＭＯ３）ランデスタ１３１乃
至１３６は、ブリヂャージ（特定タイミングだラインを
電源レベルにセットアツプする）用のＰＭＯ３）ランジ
スタであり、入力信号−φ°はそれを制御するクロック
信号である。
第３図は２桁の全加算の演算の真理値表を示す図である
。図において、２桁目の入力Ａ ２． Ｂ ２．１桁目
の入力Ａ１．Ｂ１．１桁目のキャリー入力（：ｌｉｎに
対して、１桁目の和ＳＵＭ１．２桁目の和ＳＵＭ２．２
桁目のキャリー出力Ｃ２ｏｕｔが示されている。本真理
値表のキャリー出力Ｃ２ｏｕｔに注目すると、１．Ｉｌ
、ｒＶの部分つまりｒＡ２・Ｂ２＋（Ａ２ΦＢ２）・Ａ
Ｉ−ＢＩＪの場合に、キャリー出力Ｃ，２０ＩＩ ｔは
Ｉ−ｏ ｗレベルとなり、第１図の回路１７１の部分は
、これを実現する回路である。また、ｍ、ｖ部分つまり
（ΔｌｅＲ＋） −（△２ｅＢ２）（７）場合に、−
Ｆ−＋ ’Ｊ −出力（：２ｏｕｔ−キャリー入力Ｃ１
１ｎとなり、第１図の回路＋７（’Ｉの部分は、これを
実現する回路である。他の場合は、キャリー出力Ｃ２ｏ
ｕ ｔはＨｉレベルとなり、プリチャージされた１直を
そのまま出力される。本実施例では、１桁目のキャリー
入力から、２桁めのキャリー出力までの経路上のトラン
スファゲートは、トランジスタ１１９の１個となる。
。図において、２桁目の入力Ａ ２． Ｂ ２．１桁目
の入力Ａ１．Ｂ１．１桁目のキャリー入力（：ｌｉｎに
対して、１桁目の和ＳＵＭ１．２桁目の和ＳＵＭ２．２
桁目のキャリー出力Ｃ２ｏｕｔが示されている。本真理
値表のキャリー出力Ｃ２ｏｕｔに注目すると、１．Ｉｌ
、ｒＶの部分つまりｒＡ２・Ｂ２＋（Ａ２ΦＢ２）・Ａ
Ｉ−ＢＩＪの場合に、キャリー出力Ｃ，２０ＩＩ ｔは
Ｉ−ｏ ｗレベルとなり、第１図の回路１７１の部分は
、これを実現する回路である。また、ｍ、ｖ部分つまり
（ΔｌｅＲ＋） −（△２ｅＢ２）（７）場合に、−
Ｆ−＋ ’Ｊ −出力（：２ｏｕｔ−キャリー入力Ｃ１
１ｎとなり、第１図の回路＋７（’Ｉの部分は、これを
実現する回路である。他の場合は、キャリー出力Ｃ２ｏ
ｕ ｔはＨｉレベルとなり、プリチャージされた１直を
そのまま出力される。本実施例では、１桁目のキャリー
入力から、２桁めのキャリー出力までの経路上のトラン
スファゲートは、トランジスタ１１９の１個となる。
以上説明したように、本発明は、キャリーの伝達を行う
トランジスタゲートを、２桁の入力データのブロックで
１個にすることにより、キャリー伝達経路上のトランス
ファゲートの数を従来の半分にすることができ、キャリ
ーの伝達遅延時間を１／２にし、回路の高速化が図れる
という効果がある。
トランジスタゲートを、２桁の入力データのブロックで
１個にすることにより、キャリー伝達経路上のトランス
ファゲートの数を従来の半分にすることができ、キャリ
ーの伝達遅延時間を１／２にし、回路の高速化が図れる
という効果がある。
略図、第２図は従来の全加算器の一例を示す回路図、第
３図は２桁分の全加算器の動作の真理値表を示す図であ
る。
３図は２桁分の全加算器の動作の真理値表を示す図であ
る。
１乃至２６．１０１乃至１２６−−−−−− ｎ ＭＯ
Ｓ ）ランジスク、３１乃至４２． ｌ ３１． ｌ
４２．・・・・・・１）ＭＯ３）ランジスタ、１５１乃
至１６４・・・・・・ＣＭＯＳインバータ、１８０，１
８１．１８２・・・・・・２入力ＮＡＮＤゲート、Ａ１
．Ｂ１・・・・・・１桁めの全加算器入力、Ａ２．Ｂ２
・・・・・・２桁めの全加算器入力、Ｃ１ｉｎ・・・・
・・１桁めキャリー入力、Ｃ１ｏｕｔ・・・・・・１桁
めキャリー出力、Ｃ２ｏｕｔ・・・・・・２桁めキャリ
ー出力。
Ｓ ）ランジスク、３１乃至４２． ｌ ３１． ｌ
４２．・・・・・・１）ＭＯ３）ランジスタ、１５１乃
至１６４・・・・・・ＣＭＯＳインバータ、１８０，１
８１．１８２・・・・・・２入力ＮＡＮＤゲート、Ａ１
．Ｂ１・・・・・・１桁めの全加算器入力、Ａ２．Ｂ２
・・・・・・２桁めの全加算器入力、Ｃ１ｉｎ・・・・
・・１桁めキャリー入力、Ｃ１ｏｕｔ・・・・・・１桁
めキャリー出力、Ｃ２ｏｕｔ・・・・・・２桁めキャリ
ー出力。
Claims (1)
- １桁目及び２桁目の２桁分の入力データの加算を行なう
全加算器において、前記１桁目のキャリー入力から、前
記２桁目のキャリー出力までの経路中に、トランスファ
ゲートが１個介在することを特徴とする全加算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27692689A JPH03137723A (ja) | 1989-10-23 | 1989-10-23 | 全加算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27692689A JPH03137723A (ja) | 1989-10-23 | 1989-10-23 | 全加算器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03137723A true JPH03137723A (ja) | 1991-06-12 |
Family
ID=17576326
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27692689A Pending JPH03137723A (ja) | 1989-10-23 | 1989-10-23 | 全加算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03137723A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62241029A (ja) * | 1985-12-20 | 1987-10-21 | テキサス インスツルメンツ インコ−ポレイテツド | 多段並列バイナリイ加算器回路 |
-
1989
- 1989-10-23 JP JP27692689A patent/JPH03137723A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62241029A (ja) * | 1985-12-20 | 1987-10-21 | テキサス インスツルメンツ インコ−ポレイテツド | 多段並列バイナリイ加算器回路 |
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