CN101395801B

CN101395801B - 三值逻辑函数电路

Info

Publication number: CN101395801B
Application number: CN2007800072525A
Authority: CN
Inventors: 日比野靖; 白势政明
Original assignee: Japan Advanced Institute of Science and Technology
Current assignee: Japan Advanced Institute of Science and Technology
Priority date: 2006-01-31
Filing date: 2007-01-31
Publication date: 2011-05-18
Anticipated expiration: 2027-01-31
Also published as: EP2007013A4; US7755391B2; KR20080098509A; US20090295428A1; CN101395801A; WO2007088901A1; EP2007013B1; EP2007013A9; ATE546882T1; JP4288355B2; EP2007013A2; JP2007208512A; KR100971644B1

Abstract

本发明提供一种显著地消减用于实现存在3^{3^2}＝19683种的全部的二变量三值逻辑函数电路所需的基本电路的种类，并且显著地减小转换时间的非对称性，且能够实现提高逻辑函数电路的动作速度以及提高波形的对称性的三值逻辑函数电路。三值逻辑函数电路，根据构成第一输入(a)的三个逻辑值-1、0、1，通过一变量三值逻辑函数电路(C1、D1、C3、D3)，来使三个传输门(T1、T2、T3)导通或者截止，并选择与第二输入(b)连接的三个一变量三值逻辑函数电路(B1、B2、B3)的输出。传输门(T2)，将串连连接了两个n型MOS晶体管的开关对，和串连连接了两个p型MOS晶体管的开关对，进行并联连接而构成。

Description

三值逻辑函数电路

技术领域

本发明涉及进行二变量三值逻辑运算的三值逻辑函数电路。

背景技术

近年，随着以计算机为代表的信息处理装置的高性能化，开发了多种公开密钥基础设施(Public Key Infrastructure；PKI)等需要进行复杂的逻辑运算的应用。一直以来，提出了各种使用MOS(Metal OxideSemiconductor)元件的多值逻辑函数电路，然而，其中三值逻辑函数电路，作为由于所需的元件数和性能之间的关系等而具有优越的特性的电路，正在受到瞩目。

作为以往的基于MOS元件的三值逻辑函数电路的实现法，已知有使用通过调节MOS晶体管的沟道渗杂(channel dope)量使阈值电压变化的晶体管的方法。然而，这样的方法使用p型MOS晶体管或者n型MOS晶体管。即，作为以往的三值逻辑函数电路，现状是不存在使用了CMOS(Comlementary MOS)电路的效率较高的电路，且不是作为CMOS的特征的除了进行转换时以外电流不流动的这样的动作特性的电路，只提出了常时电流流动的电流模式CMOS多值逻辑函数电路(例如，参照专利文献1以及非专利文献1至非专利文献3等)。

专利文献1：日本特开平7-212220号公报

非专利文献1：WU X W，PROSSER F P，“CMOS ternary logiccircuits”，IEE Proc Part G JN:A0160B；ISSN:0143-7089；CODEN：IPGSEB VOL.137NO.1；PAGE.21-27；(1990/02)

非专利文献2：CHANG Y-J，LEE C L，“Synthesis of Multi-VariableMVL Functions Using Hybrid Mode CMOS Logic”，Proc IEEE IntSymp Multiple？Valued LogicJN:B0822B；ISSN:0195-623XVOL.24th；PAGE.35-41；(1994)

非专利文献3：TEMEL T，MORGUL A，“Multi-valued logicfunction implementation with novel current-mode logic gates”，IEEEInt Symp Circuits Syst JN:A0757AVOL.2002NO.Vol.l；PAGE.I.881-I.884；(2002)

在这样的情况下，由Olson Edsger Danny完成了专利文献2所公开的发明。根据该发明，通过使用调节p型MOS晶体管以及n型MOS晶体管的沟道渗杂量使阈值电压变化的多种p型MOS晶体管以及n型MOS晶体管，可以构成作为CMOS的特征的除了进行动作时以外电流不流动的这样的动作特性的多值逻辑函数电路。

专利文献2：日本特表2002-517937号公报。

在此，对将该专利文献2所公开的技术适用于三值逻辑函数电路的情况进行说明。即，该三值逻辑函数电路，若将三个逻辑值表示为-1、0、1，并使其分别与负电压、接地电压(0伏)、正电压相对应，则如图45所示，在供给正电压的电源与输出端子之间，接地与输出端子之间，供给负电压的电源与输出端子之间，分别插入了由一个或者多个MOS晶体管所构成的开关电路SW1、SW2、SW3。这些开关电路SW1、SW2、SW3，分别由MOS晶体管电路所构成，且该MOS晶体管电路适当地设定了p型MOS晶体管及n型MOS晶体管的排列以及阈值电压，以使根据与所输入的逻辑值-1、0、1对应的输入电压，排他性地成为导通状态。另外，在该专利文献2所公开的技术中，如果只是这样的构成，即使是全部的二变量三值逻辑函数，也存在3^3＾2＝3⁹＝19683种，不可能全部实现，因此通过将特殊的两类反相器(1，-1，1)，(1，1，-1)适用于输入，能够实现全部的三值逻辑运算。

然而，在专利文献2所公开的技术中，为了实现全部的三值逻辑运算，需要准备数千种单独的逻辑函数电路。这样，就意味着，在用集成电路来实现三值逻辑运算的情况下，作为库必须准备的基本模式也需要数千种。因此，在该方法中，事实上，设计三值逻辑集成电路是不可能的。

另外，在该技术中存在如下的问题：作为在供给负电压的电源、接地以及供给正电压的电源的每个和输出端子之间所插入的开关电路，使用将p型MOS晶体管和n型MOS晶体管，以并联和/或串联的方式复杂地连接的电路，因此，由于p型MOS晶体管和n型MOS晶体管的特性的非对称性，上升以及下降的转换时间特性成为非对称。即，在该技术中出现如下的结果：从逻辑值-1到逻辑值1的变化时间，与从逻辑值1到逻辑值-1的变化时间，有较大的不同。在同步式数字逻辑函数电路中，为了使时刻设计容易，希望该转换时间的非对称性尽可能小。

发明内容

本发明是鉴于这样的实际情况而完成的，其目的在于提供一种三值逻辑函数电路，能够明显地消减用于实现存在3^3＾2＝19683种的全部的二变量三值逻辑函数电路所需的基本电路的种类以及晶体管数，并且，也能够明显地减小转换时间的非对称性，且，能够实现提高逻辑函数电路的动作速度以及提高波形的对称性。

实现上述目的的本发明涉及的三值逻辑函数电路，是进行二变量三值逻辑运算的三值逻辑函数电路，其特征在于，具备：第一传输门，其根据构成第一输入的三个逻辑值中的第一逻辑值而成为导通状态；第二传输门，其根据构成上述第一输入的三个逻辑值中的第二逻辑值而成为导通状态，将串联连接两个n型MOS晶体管而得到的第一开关对，与串联连接的两个p型MOS晶体管而得到的第二开关对并联连接而构成；第三传输门，其根据构成上述第一输入的三个逻辑值中的第三逻辑值而成为导通状态；第一一变量三值逻辑函数电路，其与上述第一传输门的两个控制端子中的一方的控制端子，和构成上述第二传输门的上述第一开关对或者上述第二开关对中的任意一方的开关对的两个控制端子中的一方的控制端子连接，针对上述第一输入得到第一输出；第二一变量三值逻辑函数电路，其与上述第一传输门的两个控制端子中的另一方的控制端子，和构成上述第二传输门的上述第一开关对或者上述第二开关对中的与连接了上述第一一变量三值逻辑函数电路的开关对不同的开关对的两个控制端子中的一方的控制端子连接，针对上述第一输入得到与上述第一输出互补对称的第二输出；第三一变量三值逻辑函数电路，其与上述第三传输门的两个控制端子中的一方的控制端子，和构成上述第二传输门的上述第一开关对或者上述第二开关对中的与连接了上述第一一变量三值逻辑函数电路的开关对相同的开关对的两个控制端子中的另一方的控制端子连接，针对上述第一输入得到第三输出；第四一变量三值逻辑函数电路，其与上述第三传输门的两个控制端子中的另一方的控制端子，和构成上述第二传输门的上述第一开关对或者上述第二开关对中的与连接了上述第二一变量三值逻辑函数电路的开关对相同的开关对的两个控制端子中的另一方的控制端子连接，针对上述第一输入得到与上述第三输出互补对称的第四输出；第五一变量三值逻辑函数电路，其与上述第一传输门的输入端子连接，根据构成第二输入的三个逻辑值中的第一逻辑值得到第五输出；第六一变量三值逻辑函数电路，其与上述第二传输门的输入端子连接，根据构成上述第二输入的三个逻辑值中的第二逻辑值得到第六输出；第七一变量三值逻辑函数电路，其与上述第三传输门的输入端子连接，根据构成上述第二输入的三个逻辑值中的第三逻辑值得到第七输出；且上述第一至第三传输门的各个输出端子被线“或”连接。

这样的本发明涉及的三值逻辑函数电路，根据构成第一输入的三个逻辑值，通过第一至第四一变量三值逻辑函数电路，来使第一至第三传输门导通或者截止，选择与第二输入连接的第五至第七一变量三值逻辑函数电路的输出。因此，在本发明涉及的三值逻辑函数电路中，由于能够显著地消减用于实现全部的二变量三值逻辑函数电路所需的基本电路的种类，并且只使用一变量三值逻辑函数电路来构成全部的三值逻辑元件，因此能够显著地减小上升和下降的转换时间的非对称性。另外，在本发明涉及的三值逻辑函数电路中，由于在使用MoS晶体管所构成的传输门中，在与控制信号之间构成传输门逻辑，因此能够消减传输门的控制所需的逻辑函数电路数，能够显著地消减用于实现全部的二变量三值逻辑函数电路所需的晶体管数。

具体而言，其构成为：上述第一传输门，根据构成上述第一输入的三个逻辑值-1、0、1中的逻辑值-1而成为导通状态；上述第二传输门，根据构成上述第一输入的三个逻辑值-1、0、1中的逻辑值0而成为导通状态；上述第三传输门，根据构成上述第一输入的三个逻辑值-1、0、1中的逻辑值1而成为导通状态；而且，上述第一一变量三值逻辑函数电路，针对上述第一输入(-1，0，1)得到输出(1，-1，-1)；上述第二一变量三值逻辑函数电路，针对上述第一输入(-1，0，1)得到输出(-1，1，1)；上述第三一变量三值逻辑函数电路，针对上述第一输入(-1，0，1)而得到输出(-1，-1，1)；上述第四一变量三值逻辑函数电路，针对上述第一输入(-1，0，1)而得到输出(1，1，-1)。

在此，本发明涉及的三值逻辑函数电路，也可以代替上述第二一变量三值逻辑函数电路，而具备将上述第一一变量三值逻辑函数电路的输出进行反转的反相器，该反相器与上述第一传输门的两个控制端子中的另一方的控制端子，和构成上述第二传输门的上述第一开关对或者上述第二开关对中的与连接了上述第一一变量三值逻辑函数电路的开关对相同的开关对的两个控制端子中的另一方的控制端子连接。

另外，本发明涉及的三值逻辑函数电路，也可以代替上述第三一变量三值逻辑函数电路，而具备将上述第四一变量三值逻辑函数电路的输出进行反转的反相器，该反相器与上述第三传输门的两个控制端子中的一方的控制端子，和构成上述第二传输门的上述第一开关对或者上述第二开关对中的与连接了上述第一一变量三值逻辑函数电路的开关对不同的开关对的两个控制端子中的一方的控制端子连接。

由此，在本发明涉及的三值逻辑函数电路中，能够减少所需的元件数。

此外，在本发明涉及的三值逻辑函数电路中，上述第一至第三传输门，分别由增强型的n型MOS晶体管和增强型的p型MOS晶体管构成；上述增强型的n型MOS晶体管，具有小于通常的增强型的n型MOS晶体管的阈值电压的正的阈值电压；上述增强型的p型MOS晶体管，具有绝对值小于通常的增强型的p型MOS晶体管的阈值电压的负的阈值电压。

这样，在本发明涉及的三值逻辑函数电路中，通过优化构成一变量三值逻辑函数电路的MOS晶体管的阈值电压，并且优化构成第一至第三传输门的MOS晶体管的阈值电压，能够实现提高该三值逻辑函数电路的动作速度及提高波形的对称性。

此外，在本发明涉及的三值逻辑函数电路中，上述第五至第七一变量三值逻辑函数电路，为下述电路中的任意一个即可：针对上述第二输入(-1，0，1)得到输出(0，-1，-1)的第一反转电路、针对上述第二输入(-1，0，1)得到输出(0，0，-1)的第二反转电路、针对上述第二输入(-1，0，1)得到输出(1，-1，-1)的第三反转电路、针对上述第二输入(-1，0，1)得到输出(1，0，-1)的第四反转电路、针对上述第二输入(-1，0，1)得到输出(1，0，0)的第五反转电路、针对上述第二输入(-1，0，1)得到输出(1，1，-1)的第六反转电路、针对上述第二输入(-1，0，1)得到输出(1，1，0)的第七反转电路、针对上述第二输入(-1，0，1)得到输出(0，-1，0)的第一非反转电路、针对上述第二输入(-1，0，1)得到输出(0，-1，1)的第二非反转电路、针对上述第二输入(-1，0，1)得到输出(1，-1，0)的第三非反转电路、针对上述第二输入(-1，0，1)得到输出(1，-1，1)的第四非反转电路、针对上述第二输入(-1，0，1)得到输出(1，0，1)的第五非反转电路、得到与上述第一非反转电路的输出互补对称的输出的第一互补对称电路、得到与上述第二非反转电路的输出互补对称的输出的第二互补对称电路、得到与上述第三非反转电路的输出互补对称的输出的第三互补对称电路、得到与上述第四非反转电路的输出互补对称的输出的第四互补对称电路、得到与上述第五非反转电路的输出互补对称的输出的第五互补对称电路。

即，本发明涉及的三值逻辑函数电路，能够在27种二变量三值逻辑函数电路中，只使用17种二变量三值逻辑函数电路来系统地实现。这17种一变量三值逻辑函数电路，除进行转换动作时以外，全部的晶体管都为截止状态，电流不流动。因此，在本发明涉及的三值逻辑函数电路中，可以与通常的CMOS二值逻辑函数电路同样，使功耗非常小。

另外，在本发明涉及的三值逻辑函数电路中，优选为，上述第三非反转电路，具有增强型的p型MOS晶体管，且该增强型的p型MOS晶体管具有绝对值小于通常的增强型的p型晶体管的阈值电压的负的阈值电压，并与源极逻辑值0连接；上述第五非反转电路，具有增强型的n型MOS晶体管，且该增强型的n型MOS晶体管具有小于通常的增强型的n型晶体管的阈值电压的正的阈值电压，并与源极逻辑值0连接；上述第二互补对称电路，具有增强型的n型MOS晶体管，且该增强型的n型MOS晶体管具有小于通常的增强型的n型晶体管的阈值电压的正的阈值电压，并与源极逻辑值0连接；上述第五互补对称电路，具有增强型的p型MOS晶体管，且该增强型的p型MOS晶体管具有绝对值小于通常的增强型的p型晶体管的阈值电压的负的阈值电压，并与源极逻辑值0连接。

这样，在本发明涉及的三值逻辑函数电路中，通过优化构成一变量逻辑函数电路的MOS晶体管的阈值电压，能够实现提高该三值逻辑函数电路的动作速度及提高波形的对称性。

根据本发明，能够显著地消减用于实现3^3＾2＝19683种存在的全部的二变量三值逻辑函数电路所需的基本电路的种类以及晶体管数，并且能够使上升和下降的转换时间的非对称性也显著地减小，而且能够实现提高逻辑函数电路的动作速度以及提高波形的对称性。

附图说明

图1是说明本申请的申请人已经申请的在先发明三值逻辑函数电路的构成的图。

图2是说明作为本发明的实施方式而表示的三值逻辑函数电路的构成的图。

图3A是说明同三值逻辑函数电路中的传输门的构成的图，是说明传输门T1、T3的构成的图。

图3B是说明同三值逻辑函数电路中的传输门的构成的图，是说明传输门T2的构成的图。

图4A是说明在源极逻辑值为1的情况下的开关构成的图。

图4B是说明在源极逻辑值为0的情况下的开关构成的图。

图4C是说明在源极逻辑值为-1的情况下的开关构成的图。

图5A是说明在源极逻辑值为-1的情况下成为导通状态的阈值电压为1.5伏的增强型的n型MOS晶体管的构成的图。

图5B是说明在源极逻辑值为-1的情况下成为导通状态的阈值电压为0.5伏的增强型的n型MOS晶体管的构成的图。

图6A是说明在源极逻辑值为1的情况下成为导通状态的阈值电压为-1.5伏的增强型的p型MOS晶体管的构成的图。

图6B是说明在源极逻辑值为1的情况下成为导通状态的阈值电压为-0.5伏的增强型的p型MOS晶体管的构成的图。

图7A是说明在源极逻辑值为0的情况下成为导通状态的阈值电压为0.5伏的增强型的n型MOS晶体管的构成的图。

图7B是说明在源极逻辑值为0的情况下成为导通状态的阈值电压为-0.5伏的增强型的p型MOS晶体管的构成的图。

图7C是说明在源极逻辑值为0的情况下成为导通状态的阈值电压为-0.5伏或者0.5伏的耗尽型的n型MOS晶体管或者p型MOS晶体管的构成的图。

图8是说明只在输入为0的情况下输出0的构成的图。

图9是说明输入为-1、1的任何一种情况下输出0的构成的图。

图10是说明实现函数f₁₀的电路构成的图。

图11是说明实现函数f₁₃的电路构成的图。

图12是说明实现函数f₁₉的电路构成的图。

图13是说明实现函数f₂₂的电路构成的图。

图14是说明实现函数f₂₃的电路构成的图。

图15是说明实现函数f₂₅的电路构成的图。

图16是说明实现函数f₂₆的电路构成的图。

图17是说明实现函数f₁₁的电路构成的图。

图18是说明实现函数f₁₂的电路构成的图。

图19是说明实现函数f₂₀的电路构成的图。

图20是说明实现函数f₂₁的电路构成的图。

图21是说明实现函数f₂₄的电路构成的图。

图22是说明实现函数f₁₇的电路构成的图。

图23是说明实现函数f₁₆的电路构成的图。

图24是说明实现函数f₀₈的电路构成的图。

图25是说明实现函数f₀₇的电路构成的图。

图26是说明实现函数f₀₄的电路构成的图。

图27是说明实现函数f₀₂的电路构成的图。

图28是说明实现函数f₀₃的电路构成的图。

图29是说明实现函数f₀₅的电路构成的图。

图30是说明实现函数f₀₉的电路构成的图。

图31是说明实现函数f₁₅的电路构成的图。

图32是说明实现函数f₁₈的电路构成的图。

图33是说明图2所示的三值逻辑函数电路的具体构成的图。

图34是说明简化了图33所示的构成的三值逻辑函数电路的具体构成的图。

图35是说明用于进行进行了(p，q，r)＝(s，t，u)的简并的二变量三值逻辑运算的三值逻辑函数电路的具体的构成的图。

图36是说明用于进行进行了(s，t，u)＝(x，y，z)的简并的二变量三值逻辑运算的三值逻辑函数电路的具体的构成的图。

图37是说明用于进行进行了(x，y，z)＝(p，q，r)的简并的二变量三值逻辑运算的三值逻辑函数电路的具体的构成的图。

图38是说明进行了简并的三值逻辑函数电路的一般化构成的图。

图39是说明简化了图38所示的构成的三值逻辑函数电路的构成的图。

图40是说明简化了图38所示的构成的三值逻辑函数电路的构成的图，是对于与图39所示的构成不同的构成进行说明的图。

图41是说明非反转电路的构成的图。

图42是说明非反转电路的构成的图，是对于与图41所示的构成不同的构成进行说明的图。

图43是说明使用图34所示的三值逻辑函数电路构成的三值XOR逻辑函数电路的构成的图。

图44A是说明对图43所示的XOR逻辑函数电路实验上所施加的输入a的波形的图。

图44B是说明对图43所示的XOR逻辑函数电路实验上所施加的输入b的波形的图。

图44C是说明对图43所示的XOR逻辑函数电路施加了图44A和图44B所示的输入时的输出波形的图。

图45是说明以往的三值逻辑函数电路的构成的图。

图中符号说明：B1、B2、B3、C1、C3、D1、D3...一变量三值逻辑函数电路；C-T1、C-T2、C-T3、D-T1、D-T2、D-T3...控制端子；T1、T2、T3...传输门；Y、Y-T1、Y-T2、Y-T3...输出端子；nd、ne、nt、NE...n型MOS晶体管；pd、pe、pt、PE...p型MOS晶体管。

具体实施方式

以下，参照附图对适用本发明的具体的实施方式进行详细地说明。

该实施方式是进行二变量三值逻辑运算的三值逻辑函数电路。特别是，该三值逻辑函数电路，提供显著地消减用于实现存在3^3＾2＝19683种的全部的二变量三值逻辑函数电路所需的基本电路的种类，且只使用17种一变量三值逻辑函数电路能够系统地实现的指南。另外，该三值逻辑函数电路，通过只使用一变量三值逻辑函数电路来构成全部的三值逻辑元件，能够显著地减小上升和下降的转换时间的非对称性。此外，该三值逻辑函数电路，在使用MOS(Metal Oxide Semiconductor)晶体管构成的传输门中，在与控制信号之间构成传输门逻辑，由此能够消减传输门的控制所需的逻辑函数电路数，能够显著地消减用于实现全部的二变量三值逻辑函数电路所需的晶体管数。并且，该三值逻辑函数电路，优化构成一变量逻辑函数电路的MOS晶体管的阈值电压，能够实现提高逻辑函数电路的动作速度及提高波形的对称性。

首先，在该三值逻辑函数电路的说明之前，为了明确本发明，概况地说明本申请的申请人已经申请的日本特愿2005-001866。

本申请的申请人，在在先申请的日本特愿2005-001866中，提供了显著地消减用于实现存在3^3＾2＝19683种的全部的二变量三值逻辑函数电路所需的基本电路的种类，且只使用17种一变量三值逻辑函数电路能够系统地实现的指南。以下，将同申请涉及的发明称为在先发明，并将在先发明涉及的三值逻辑函数电路，称为在先发明三值逻辑函数电路。

具体而言，在先发明三值逻辑函数电路，如图1所示，具备由p型MOS晶体管和n型MOS晶体管所构成的三个传输门T1、T2、T3。即，该在先发明三值逻辑函数电路，具备根据输入而导通或者截止的三个传输门T1、T2、T3，通过使这三个传输门T1、T2、T3导通或者截止，来决定从输出端Y所输出的值。具体而言，在先发明三值逻辑函数电路，构成为，通过传输门T1选择针对输入a＝-1的输出，通过传输门T2选择针对输入a＝0的输出，通过传输门T3选择针对输入a＝1的输出。

针对输入a＝(-1，0，1)得到输出(1，-1，-1)的一变量三值逻辑函数电路C1，和与其互补对称的一变量三值逻辑函数电路D1分别与传输门T1的两个控制端子C-T1、D-T1连接。另外，针对输入a＝(-1，0，1)得到输出(-1，1，-1)的一变量三值逻辑函数电路C2，和与其互补对称的一变量三值逻辑函数电路D2分别与传输门T2的两个控制端子C-T2、D-T2连接。并且，针对输入a＝(-1，0，1)得到输出(-1，-1，1)的一变量三值逻辑函数电路C3，和与其互补对称的一变量三值逻辑函数电路D3分别与传输门T3的两个控制端子C-T3、D-T3连接。

另外，针对输入b得到输出的一变量三值逻辑函数电路B1、B2、B3分别与传输门T1、T2、T3的输入端子连接，这些传输门T1、T2、T3的输出端子Y-T1，Y-T2，Y-T3，作为该在先发明三值逻辑函数电路的输出端子Y而被进行线“或”连接。

这样的在先发明三值逻辑函数电路，为了实现二变量三值逻辑函数，将一方的输入b输入到三个一变量三值逻辑函数电路B1、B2、B3，并将这些一变量三值逻辑函数电路B1、B2、B3的输出，提供给基于控制信号而被控制的三个传输门T1、T2、T3，且该控制信号是根据另一方的输入a所生成的，由此，根据该输入a，排他性地选择传输门T1、T2、T3，其结果，是得到二变量三值逻辑函数的结果。

因此，在在先发明三值逻辑函数电路中，由于根据输入a得到传输门T1、T2、T3的控制信号，因此需要三组六个一变量三值逻辑函数电路C1、D1、C2、D2、C3、D3。

此外，针对输入b得到输出的一变量三值逻辑函数电路B1、B2、B3，以及针对输入a得到输出的三组六个一变量三值逻辑函数电路C1、D1、C2、D2、C3、D3的实现方法，是根据与日本特表2002-517937号公报所公开的方法同样的方法。在此，一变量三值逻辑函数存在27种，然而在在先发明三值逻辑函数电路中，能够只使用17种一变量三值逻辑函数电路系统地实现。

作为本发明的实施方式所示的三值逻辑函数电路，是将这样的在先发明三值逻辑函数电路进行了改进的电路。即，表示了如下的情况：在先发明三值逻辑函数电路，提供显著地消减用于实现全部的二变量三值逻辑函数电路所需的基本电路的种类，且只使用17种一变量三值逻辑函数电路及三个MOS传输门能够系统地实现的指南，并且，通过只使用一变量三值逻辑函数电路来构成全部的三值逻辑元件，能够显著地减小上升和下降的转换时间的非对称性。

与此相对，作为本发明的实施方式所示的三值逻辑函数电路，在三个MOS传输门中，在与控制信号之间构成传输门逻辑，由此，能够将传输门的控制所需的逻辑函数电路数从六个消减为四个，能够显著地消减用于实现全部的二变量三值逻辑函数电路所需的晶体管数。另外，该三值逻辑函数电路，在针对输入a得到输出的一变量三值逻辑函数电路的实现方法中，优化构成该一变量逻辑函数电路的MOS晶体管的阈值电压，能够实现提高逻辑函数电路的动作速度及提高波形的对称性。

以下，对于这样的三值逻辑函数电路进行说明。

三值逻辑函数电路，如图2所示，具备由p型MOS晶体管和n型MOS晶体管所构成的三个传输门T1、T2、T3。即，该三值逻辑函数电路，与在先发明三值逻辑函数电路同样，具备根据输入而导通或者截止的三个传输门T1、T2、T3，并通过使这三个传输门T1、T2、T3导通或者截止，来决定从输出端子Y所输出的值。具体而言，三值逻辑函数电路，通过传输门T1选择针对输入a＝-1的输出，通过传输门T2选择针对输入a＝0的输出，通过传输门T3选择针对输入a＝1的输出。

针对输入a＝(-1，0，1)得到输出(1，-1，-1)的一变量三值逻辑函数电路C1，和与其互补对称的一变量三值逻辑函数电路D1分别与传输门T1的两个控制端子C-T1、D-T1连接。另外，针对输入a＝(-1，0，1)得到输出(-1，-1，1)的一变量三值逻辑函数电路C3，和与其互补对称的一变量三值逻辑函数电路D3分别与传输门T3的两个控制端子C-T3、D-T3连接。

在此，传输门T2，具有四个控制端子C-T2a、C-T2b、D-T2a、D-T2b。一变量三值逻辑函数电路D1、一变量三值逻辑函数电路D3、一变量三值逻辑函数电路C3、一变量三值逻辑函数电路C1分别与这些传输门T2的四个控制端子C-T2a、C-T2b、D-T2a、D-T2b连接。即，在三值逻辑函数电路中，将针对输入a＝(-1，0，1)得到输出(1，-1，-1)的一变量三值逻辑函数电路C1的输出，与传输门T1的控制端子C-T1连接的同时，连接到传输门T2的控制端子D-T2b；将针对输入a＝(-1，0，1)得到输出(-1，1，1)的一变量三值逻辑函数电路D1的输出，与传输门T1的控制端子D-T1连接的同时，连接到传输门T2的控制端子C-T2a。另外，在三值逻辑函数电路中，将针对输入a＝(-1，0，1)得到输出(-1，-1，1)的一变量三值逻辑函数电路C3的输出，与传输门T3的控制端子C-T3连接的同时，连接到传输门T2的控制端子D-T2a；将针对输入a＝(-1，0，1)得到输出(1，1，-1)的一变量三值逻辑函数电路D3的输出，与传输门T3的控制端子D-T3连接的同时，连接到传输门T2的控制端子C-T2b。

另外，针对输入b得到输出的一变量三值逻辑函数电路B1、B2、B3分别与传输门T1、T2、T3的输入端子连接，这些传输门T1、T2、T3的输出端子Y-T1，Y-T2，Y-T3，作为该三值逻辑函数电路的输出端子Y而被进行线“或”连接。

在这样的传输门T1、T2、T3中，传输门T1、T3分别如图3A所示，将具有正的阈值电压的增强型的n型MOS晶体管nt，和具有负的阈值电压的增强型的p型MOS晶体管pt并联连接而构成。具有正的阈值电压的n型MOS晶体管nt，设具有例如0.2伏这样的小于通常的增强型晶体管的阈值电压。另外，具有负的阈值电压的增强型的p型MOS晶体管pt也同样，设具有例如-0.2伏这样的绝对值小于通常的增强型晶体管的阈值电压。n型MOS晶体管nt的控制端子C-T1(C-T3)，由于控制输入为1而成为导通状态，并且，由于控制输入为-1而成为截止状态；p型MOS晶体管pt的控制端子D-T1(D-T3)，与控制端子C-T1(D-T1)为互补对称，由于控制输入为-1而成为导通状态，并且，由于控制输入为1而成为截止状态。

另一方面，传输门T2，如图3B所示，将串联连接的具有正的阈值电压的增强型的n型MOS晶体管nt1、nt2的开关对，与串联连接的具有负的阈值电压的增强型的p型MOS晶体管pt1、pt2的开关对，进行并联连接而构成。具有正的阈值电压的增强型的n型MOS晶体管nt1、nt2，具有例如0.2伏这样的小于通常的增强型晶体管的阈值电压。另外，具有负的阈值电压的增强型的p型MOS晶体管pt1、pt2也同样，具有例如-0.2伏这样的绝对值小于通常的增强型晶体管的阈值电压。

在这样的传输门T2中，控制端子C-T2a，与具有串联关系的n型MOS晶体管nt1连接，控制端子C-T2b，与n型MOS晶体管nt2连接。另外，控制端子D-T2a，与具有串联关系的p型MOS晶体管pt1连接，控制端子D-T2b，与p型MOS晶体管pt2连接。

此外，针对输入a＝(-1，0，1)得到输出(-1，1，1)的一变量三值逻辑函数电路D1的输出与控制端子C-T2a连接，针对输入a＝(-1，0，1)得到输出(1，1，-1)的一变量三值逻辑函数电路D3的输出与控制端子C-T2b连接。在此，由于在传输门T2中，是将作为由控制端子C-T2a所控制的开关的n型MOS晶体管nt1，和作为由控制端子C-T2b所控制的开关的n型MOS晶体管nt2进行串联连接，因此与由控制信号(-1，1，1)和控制信号(1，1，-1)的“与”(AND)亦即(-1，1，-1)所控制是等价的。即，由n型MOS晶体管nt1、nt2构成的开关对，只有在控制输入为0时成为导通状态，而在控制输入为-1、1时成为截止状态。

另外，针对输入a＝(-1，0，1)得到输出(-1，-1，1)的一变量三值逻辑函数电路C3的输出与控制端子D-T2a连接，针对输入a＝(-1，0，1)得到输出(1，-1，-1)的一变量三值逻辑函数电路C1的输出与控制端子D-T2b连接。在此，由于在传输门T2中，是将作为由控制端子D-T2a所控制的开关的p型MOS晶体管pt1，和作为由控制端子D-T2b所控制的开关的p型MOS晶体管pt2，进行串联连接，因此与由控制信号(-1，-1，1)和控制信号(1，-1，-1)的“异或”(NOR)亦即(1，-1，1)所控制是等价的。即，由p型MOS晶体管pt1、pt2构成的开关对，只有在控制输入为0时成为导通状态，并且在控制输入为-1、1时成为截止状态。

根据以上所述，传输门T2，进行如下动作，即，只有在控制输入为0时成为导通状态，并且在控制输入为-1、1时成为截止状态。

另外，在三值逻辑函数电路中，设一变量三值逻辑函数电路B1、B2、B3分别为，针对输入b＝(-1，0，1)，提供(p，q，r)、(s，t，u)、(x，y，z)。其中，p、q、r、s、t、u、x、y、z，分别为，取-1、0、1中的任意一个值的值。通过这样的三值逻辑函数电路能够实现的二变量三值逻辑函数，如下表1所示。

表1

二变量三值逻辑函数

一变量三值逻辑函数电路，是能够实现下表2所示的27种一变量三值逻辑函数中的任意一个的电路。分别与先前图2所示的控制端子C-T1、D-T1、C-T2a、C-T2b、D-T2a、D-T2b、C-T3、C-T3连接的三值逻辑函数电路C1、D1、C3、D3，分别实现函数f₁₉、f₀₉、f₀₃、f₂₅。

表2

一变量三值逻辑函数

由于在这些一变量三值逻辑函数中，函数f₀₁，恒等为-1，函数f₁₄，恒等为0，函数f₂₇，恒等为1，因此无需特殊的电路。

另外，函数f₀₂和f₂₆、函数f₀₃和f₂₅、函数f₀₄和f₂₄、函数f₀₅和f₂₃、函数f₀₆和f₂₂、函数f₀₇和f₂₁、函数f₀₈和f₂₀、函数f₀₉和f₁₉、函数f₁₀和f₁₈、函数f₁₁和f₁₇、函数f₁₂和f₁₆、函数f₁₃和f₁₅，分别存在相互互补对称的关系。其中，函数f₀₆，是将(-1，0，1)作为输入，将(-1，0，1)作为输出。即，函数f₀₆，输出＝输入，因此为通过(Through)。另外，函数f₂₂，是将(-1，0，1)作为输入，将(1，0，-1)作为输出。即，由于函数f₂₂，是输出＝输入的否定，因此相当于二值逻辑的反相器。因此，应该由MOS晶体管实现的一变量三值逻辑函数电路，成为函数f₁₅～f₂₆的12种。函数f₀₂～f₀₄、函数f₀₆～f₁₃，分别能够通过在与它们为互补对称的函数f₂₆～f₂₄、函数f₂₂～f₁₅的后级设置反相器来实现。此外，根据逻辑函数，在输出只能取-1、0、1的三个值中的两个值的情况下，不是反相器f₂₂，而是能够以简单的电路来实现。对此，详见后述。

接着，对于这12种一变量三值逻辑函数电路的具体的实现方法进行说明。

将三值设为(-1，0，1)。有三种源极逻辑值-1、0、1，在各个输入端子和输出端子之间，如图4A至图4C所示那样考虑设置开关的构成。另外，对于逻辑值-1，假定-1伏，对于逻辑值0，假定0伏，对于逻辑值1，假定+1伏，

首先，考虑源极逻辑值为-1的情况。

在将MOS晶体管的源极电极连接到-1伏时，若将栅极电压设为+1伏，则栅极/源极间电压V_gs，为2伏。此时，为了使MOS晶体管成为导通状态，如图5A所示那样，使用增强型的n型MOS晶体管，将阈值电压设为1.5伏即可。将该增强型的n型MOS晶体管简记为NE。

另外，在将MOS晶体管的源极电极连接到-1伏时，若将栅极电压设为0伏，则栅极/源极间电压V_gs，为1伏。此时，为了使MOS晶体管成为导通状态，如图5B所示，使用增强型的n型MOS晶体管，将阈值电压设为0.5伏即可。该开关，由于阈值电压为0.5伏，因此在输入为0(V_gs＝1.0)和输入为1(V_gs＝2.0)两者的情况下为导通状态。设将该增强型的n型MOS晶体管，简记为ne。

另外，将这些进行总结，如下表3所示。

表3

源极逻辑值为-1的情况

接着，考虑源极逻辑值为1的情况。

在将MOS晶体管的源极电极连接到+1伏时，若将栅极电压设为-1伏，则栅极/源极间电压V_gs，为-2伏。此时，为了使MOS晶体管成为导通状态，如图6A所示，使用增强型的p型MOS晶体管，将阈值电压设为-1.5伏即可。将该增强型的p型MOS晶体管简记为PE。

另外，在将MOS晶体管的源极电极连接到+1伏时，若将栅极电压设为0伏，则栅极/源极间电压V_gs，为-1伏。此时，为了使MOS晶体管成为导通状态，如图6B所示，使用增强型的p型MOS晶体管，将阈值电压设为-0.5伏即可。该开关，由于阈值电压为-0.5伏，因此在输入为0(V_gs＝-1.0)和输入为1(V_gs＝-2.0)两者的情况下为导通状态。将该增强型的p型MOS晶体管，简记为pe。

此外，将这些进行总结，如下表4所示。

表4

源极逻辑值为1的情况

接着，考虑源极逻辑值为0的情况。

在将MOS晶体管的源极电极连接到0伏时，若将栅极电压设为+1伏，则栅极/源极间电压V_gs，为1伏。此时，为了使MOS晶体管成为导通状态，如图7A所示，使用增强型的n型MOS晶体管，将阈值电压设为0.5伏即可。该增强型的n型MOS晶体管，为使用图5B定义的增强型的n型MOS晶体管ne。

另外，在将MOS晶体管的源极电极连接到0伏时，若将栅极电压设为-1伏，则栅极/源极间电压V_gs，为-1伏。此时，为了使MOS晶体管成为导通状态，如图7B所示，使用增强型的p型MOS晶体管，将阈值电压设为-0.5伏即可。该增强型的p型MOS晶体管，为使用图6B定义的增强型的p型MOS晶体管pe。

此外，在将MOS晶体管的源极电极连接到0伏时，若将栅极电压设为0伏，则栅极/源极间电压V_gs，为0伏。此时，为了使MOS晶体管成为导通状态，如图7C所示，使用耗尽型的n型MOS晶体管(或者p型MOS晶体管)，将阈值电压设为-0.5伏(或者+0.5伏)即可。将该耗尽型的n型MOS晶体管(或者p型MOS晶体管)，简记为nd(pd)。

在使用了耗尽型的n型MOS晶体管nd的情况下，在输入为0(V_gs＝0.0)和输入为1(V_gs＝1.0)的两者的情况下开关为导通状态。另外，在使用了耗尽型的p型MOS晶体管pd的情况下，在输入为0(V_gs＝0.0)和输入为-1(V_gs＝-1.0)的两者的情况下开关为导通状态。

此外，将这些进行总结，如下表5所示。

表5

源极逻辑值为0的情况

根据上表5，当源极逻辑值为0的情况下，作为只在输入为0的情况下使输出为0进行输出的电路，如下表6及图8所示，可知在源极逻辑值为0的输入端子和输出端子之间，串联链接耗尽型的n型MOS晶体管nd，和耗尽型的p型MOS晶体管pd，并插入即可。

表6

nd和pd的串联

另外，根据上表5，当源极逻辑值为0的情况下，作为即使在输入为-1、1的任意一个的情况下都使输出为0进行输出的电路，如下表7及图9所示，可知在源极逻辑值0的输入端子和输出端子之间，并联链接增强型的n型MOS晶体管ne，和增强型的p型MOS晶体管pe，并插入即可。

表7

ne和pe的并联

在此，在这样的电路中，对于MOS晶体管的背栅电极(基板偏压)的连接进行说明。

背栅电极，通常与电源连接。对于与供给负电压的电源连接的n型MOS晶体管NE、ne、nt以及与供给正电压的电源连接的p型MOS晶体管PE、pe、pt，可以使用该方法。然而，在将0伏作为电源的MOS晶体管nd、nt、ne、pd、pt、pe的背栅电极，与0伏的电源连接的情况下，在输出端子的电压为正或者负的情况下，通过在背栅电极和漏极电极之间所形成的结型二极管而流动大电流。例如，对于n型MOS晶体管nd、nt、ne，当输出端子电压为负的情况下，产生源极电压和漏极电压的反转，通过背栅电极和漏极电极之间所形成的PN结而流动正方向电流。另外，对于p型MOS晶体管pd、pt、pe，当输出端子电压为正的情况下，产生源极电压和漏极电压的反转，通过源极电极和背栅电极及漏极电极之间所形成的PN结而流动正方向电流。

为了防止这样的现象的产生，即使是与0伏的电源连接的MOS晶体管，n型MOS晶体管，与供给负电压的电源连接，并且p型MOS晶体管，与供给正电压的电源连接。由此，即使在输出端子的电压变成正或者负的情况下，也能够避免在背栅电极和漏极电极之间，流动通过PN结的正方向电流的情况。

因此，在三值逻辑函数电路中，将构成传输门T1、T3的增强型的n型MOS晶体管nt的背栅电极，与供给负电压的电源连接，并且将增强型的p型MOS晶体管pt的背栅电极，与供给正电压的电源连接。同样，在三值逻辑函数电路中，将构成传输门T2的增强型的n型MOS晶体管nt1、nt2的背栅电极，与供给负电压的电源连接，并且将增强型的p型MOS晶体管pt1、pt2的背栅电极，与供给正电压的电源连接。

这样，上表2所示的27种一变量三值逻辑函数，能够以如下的方式进行分类。

在上述表2中，能够通过一级的CMOS(Comlementary MOS)电路实现的只是，针对输入x，逻辑函数f(x)存在f(-1)≧f(0)≧f(1)的关系的情况。以下，将这样的函数，称为反转函数(reversefunction)。即，所谓反转函数，是输入x的大小关系和逻辑函数f(x)的大小关系发生了反转的函数。反转函数，在上表2所示的27种一变量三值逻辑函数中，为f₁₀、f₁₃、f₁₉、f₂₂、f₂₃、f₂₅、f₂₆。将此作为分类1。

在上表2所示的27种一变量三值逻辑函数中，由于函数f₀₂～f₀₅、函数f₀₇～f₀₉、函数f₁₅～f₁₈、函数f₂₀、f₂₁、f₂₄，不是反转函数，因此不能通过一级的CMOS电路来实现。在这些一变量三值逻辑函数中，由于函数f₀₂～f₀₅、函数f₀₇～f₀₉，分别存在与函数f₂₆～f₂₃、函数f₂₁～f₁₉为互补对称的关系，因此从原理上讲，可以实现函数f₂₆～f₁₉，并在其后级设置反相器f₂₂即可。将此作为分类2。

另外，由于函数f₁₅，与反转函数f₁₃互补对称，并且，函数f₁₈，与反转函数f₁₀互补对称，因此可以在反转函数f₁₃、f₁₀各自的后级设置反相器f₂₃即可。将此也作为分类2。

并且，在上表2所示的27种一变量三值逻辑函数中，函数f₁₁和f₁₇、函数f₁₂和f₁₆，分别具有互补对称的关系，然而由于不是反转函数，因此不能够通过一级的CMOS电路来实现。在此，设函数f₁₁和f₁₂，分别通过两级的CMOS电路来实现。将此作为分类3。

此外，虽然函数f₁₇和f₁₆，可以分别通过在函数f₁₁和f₁₂的后级设置反相器来实现，然而却成为三级的CMOS电路。因此，当着眼于函数f₁₁和f₁₇、函数f₁₂和f₁₆的互补对称性时，则可以直接通过两级的CMOS电路来实现。将此作为分类3′。

另外，由于其余的函数f₂₀、f₂₁、f₂₄，不是反转函数，因此通过两级的CMOS电路来实现。将此也作为分类3。此外，对于函数f₀₈、f₀₇、f₀₄，由于分别与函数f₂₀、f₂₁、f₂₄的互补对称性，也可以直接通过两级的CMOS电路来实现。也将此作为分类3′。

如上所述，能够实现的电路是，被分类为分类1的反转电路的f₁₀、f₁₃、f₁₉、f₂₂、f₂₃、f₂₅、f₂₆的七种，以及被分类为分类3的非反转电路的f₁₁、f₁₂、f₂₀、f₂₁、f₂₄的五种的总计12种。此外，除了这12种电路以外，加上被分类为分类3′的函数f₀₄、f₀₇、f₀₈、f₁₈、f₁₇的五种，实现总计17种即可，且该分类3′是根据互补对称性可以直接通过两级的CMOS电路实现的。

作为分类2的函数f₀₂～f₀₉中，其余的是函数f₀₂、f₀₃、f₀₅、f₀₉。其中，函数f₀₂＝(-1，-1，0)，可以通过在函数f₂₆＝(1，1，0)的后级设置反相器f₁₃＝(0，0，-1)来实现。另外，函数f₀₃＝(-1，-1，1)，可以通过在函数f₂₅＝(1，1，-1)的后级设置反相器f₁₉＝(1，-1，-1)来实现。此外，函数f₀₅＝(-1，0，0)，可以通过在函数f₂₃＝(1，0，0)的后级设置反相器f₁₃＝(0，0，-1)来实现。另外，函数f₀₉＝(-1，1，1)，可以通过在函数f₁₉＝(1，-1，-1)的后级设置反相器f₂₅＝(1，1，-1)来实现。

此外，对于这些函数f₀₂、f₀₃、f₀₅、f₀₉，分别有六种实现方法。其中，去除使用最一般的反相器f₂₂＝(1，0，-1)的方法以外，还有四种实现方法。例如，函数f₀₃，也可以将后级的反相器设成f₂₅＝(1，1，-1)。另外，在日本特表2002-517937号公报上所记载的电路中，将前级的元件统一为函数f₂₅＝(1，1，-1)或者函数f₁₉＝(1，-1，-1)中的任意一个。

将以上内容进行总结，得到下表8。

表8

基于一变量三值逻辑函数的实现法的分类

经这样分类的各函数，能够以如下的方式来实现。

首先，对于被分类为分类1的可以通过一级CMOS电路来实现的七种反转函数f₁₀、f₁₃、f₁₉、f₂₂、f₂₃、f₂₅、f₂₆的实现方法进行说明。

函数f₁₀，将(-1，0，1)作为输入，将(0，-1，-1)作为输出。因此，函数f₁₀，如图10所示，对于源极逻辑值0，用输入b来驱动增强型的p型MOS晶体管pe，以使在输入-1的情况下为导通状态，并且，对于源极逻辑值-1，用输入b来驱动增强型的n型MOS晶体管ne，以使在输入0、1的情况下为导通状态，可以由此来实现。

另外，函数f₁₃，将(-1，0，1)作为输入，将(0，0，-1)作为输出。因此，函数f₁₃，如图11所示，对于源极逻辑值0，用输入b来驱动耗尽型的p型MOS晶体管pd，以使在输入-1、0的情况下为导通状态，并且，对于源极逻辑值-1，用输入b来驱动增强型的n型MOS晶体管NE，以使在输入1的情况下为导通状态，可以由此来实现。

此外，函数f₁₉，将(-1，0，1)作为输入，将(1，-1，-1)作为输出。因此，函数f₁₉，如图12所示，对于源极逻辑值1，用输入b来驱动增强型的p型MOS晶体管PE，以使在输入-1的情况下为导通状态，并且，对于源极逻辑值-1，用输入b来驱动增强型的n型MOS晶体管ne，以使在输入0、1的情况下为导通状态，可以由此来实现。

另外，函数f₂₂，将(-1，0，1)作为输入，将(1，0，-1)作为输出。因此，函数f₂₂，如图13所示，对于源极逻辑值1，用输入b来驱动增强型的p型MOS晶体管PE，以使在输入-1的情况下为导通状态，并且，对于源极逻辑值0，用输入b来驱动耗尽型的n型MOS晶体管nd和耗尽型的p型MOS晶体管pd的串联电路，以使在输入0的情况下为导通状态，进而，对于源极逻辑值-1，用输入b来驱动增强型的n型MOS晶体管NE，以使在输入1的情况下为导通状态，可以由此来实现。

另外，函数f₂₃，将(-1，0，1)作为输入，将(1，0，0)作为输出。因此，函数f₂₃，如图14所示，对于源极逻辑值1，用输入b来驱动增强型的p型MOS晶体管PE，以使在输入-1的情况下为导通状态，并且，对于源极逻辑值0，用输入b来驱动耗尽型的n型MOS晶体管nd，以使在输入0、1的情况下为导通状态，可以由此来实现。

此外，函数f₂₅，将(-1，0，1)作为输入，将(1，1，-1)作为输出。因此，函数f₂₅，如图15所示，对于源极逻辑值1，用输入b来驱动增强型的p型MOS晶体管pe，以使在输入-1、0的情况下为导通状态，并且，对于源极逻辑值-1，用输入b来驱动增强型的n型MOS晶体管NE，以使在输入1的情况下为导通状态，可以由此来实现。

另外，函数f₂₆，将(-1，0，1)作为输入，将(1，1，0)作为输出。因此，函数f₂₅，如图16所示，对于源极逻辑值1，用输入b来驱动增强型的p型MOS晶体管pe，以使在输入-1、0的情况下为导通状态，并且，对于源极逻辑值0，用输入b来驱动增强型的n型MOS晶体管ne，以使在输入1的情况下为导通状态，由此来实现。

这样，被分类为分类1的七种反转函数f₁₀、f₁₃、f₁₉、f₂₂、f₂₃、f₂₅、f₂₆，能够通过一级CMOS电路来实现。

接着，对被分类为分类3的不能通过一级的CMOS电路来实现的五种函数f₁₁、f₁₂、f₂₀、f₂₁、f₂₄的实现方法进行说明。这些函数f₁₁、f₁₂、f₂₀、f₂₁、f₂₄，在输入侧需要将输入(-1，0，1)转换为二值(1，1，-1)的附加电路f₂₅，成为两级的CMOS电路。此外，以下，增强型的n型MOS晶体管nt及p型MOS晶体管pt，分别表示具有绝对值小于通常的阈值电压的阈值电压的增强型MOS晶体管，例如将各阈值电压设为0.2伏、-0.2伏。

函数f₁₁，将(-1，0，1)作为输入，将(0，-1，0)作为输出。因此，函数f₁₁，如图17所示构成为，使输入b通过反转函数f₂₅＝(1，1，-1)，并使其输出为

b，对于源极逻辑值0，插入两个增强型的p型MOS晶体管pe的并联电路，用输入b来驱动一方的p型MOS晶体管pe1，并且用输入b的反转输出

b来驱动另一方的p型MOS晶体管pe2，以使在输入-1、1的情况下为导通状态。而且，函数f₁₁，对于源极逻辑值-1，插入两个增强型的n型MOS晶体管ne、NE的串联电路，用输入b来驱动一方的n型MOS晶体管ne，并且，用输入b的反转输出

b来驱动另一方的n型MOS晶体管NE，以使在输入0的情况下为导通状态，可以由此来实现。此外，该函数f₁₁的动作，如下表9所示。

表9

动作非反转函数f11

另外，函数f₁₂，将(-1，0，1)作为输入，将(0，-1，1)作为输出。因此，函数f₁₂，如图18所示构成为，使输入b通过反转函数f₂₅＝(1，1，-1)，并使其输出为

b，对于源极逻辑值0，用输入b来驱动增强型的p型MOS晶体管pe，以使在输入-1的情况下为导通状态。另外，函数f₁₂构成为，对于源极逻辑值-1，插入两个增强型的n型MOS晶体管ne、NE的串联电路，用输入b来驱动一方的n型MOS晶体管ne，并且用输入b的反转输出

b来驱动另一方的n型MOS晶体管NE，以使在输入0的情况下为导通状态。而且，函数f₁₂，对于源极逻辑值1，用输入b的反转输出b来驱动增强型的p型MOS晶体管PE，以使在输入1的情况下为导通状态，可以由此来实现。此外，该函数f₁₂的动作，如下表10所示。

表10

动作非反转函数f12

此外，函数f₂₀，将(-1，0，1)作为输入，将(1，-1，0)作为输出。因此，函数f₂₀，如图19所示构成为，使输入b通过反转函数f₂₅＝(1，1，-1)，并使其输出为

b，对于源极逻辑值1，用输入b来驱动增强型的p型MOS晶体管PE，以使在输入-1的情况下为导通状态。另外，函数f₂₀构成为，对于源极逻辑值-1，插入两个增强型的n型MOS晶体管ne、NE的串联电路，用输入b来驱动一方的n型MOS晶体管ne，并且用输入b的反转输出

b来驱动另一方的n型MOS晶体管NE，以使在输入0的情况下为导通状态。而且，函数f₂₀，对于源极逻辑值0，用输入b的反转输出

b来驱动增强型的p型MOS晶体管pe，以使在输入1的情况下为导通状态，可以由此来实现。此外，该函数f₂₀的动作，如下表11所示。

表11

动作非反转函数f20

在此，作为与源极逻辑值0连接的增强型的p型MOS晶体管，使用通常的增强型的p型MOS晶体管pe，然而本申请的申请人确认了如下的情况：通过代替通常的增强型的p型MOS晶体管pe，而使用具有绝对值小于该p型MOS晶体管pe的阈值电压的负的阈值电压的增强型的p型MOS晶体管pt，关于动作速度和波形的对称性的特性变得良好。即，函数f₂₀，作为与源极逻辑值0连接的增强型的p型MOS晶体管，也可以使用通常的增强型的p型MOS晶体管pe，然而，通过使用具有绝对值小于该通常的阈值电压的负的阈值电压的增强型的p型MOS晶体管pt，能够实现提高该三值逻辑函数电路的动作速度及提高波形的对称性。

此外，函数f₂₁，将(-1，0，1)作为输入，将(1，-1，1)作为输出。因此，函数f₂₁，如图20所示构成为，使输入b通过反转函数f₂₅＝(1，1，-1)，并使其输出为┑b，对于源极逻辑值1，插入两个增强型的p型MOS晶体管PE的并联电路，用输入b来驱动一方的p型MOS晶体管PE1，并且用输入b的反转输出┑b来驱动另一方的p型MOS晶体管PE2，以使在输入-1、1的情况下为导通状态。而且，函数f₂₁，对于源极逻辑值-1，插入两个增强型的n型MOS晶体管ne、NE的串联电路，用输入b来驱动一方的n型MOS晶体管ne，并且用输入b的反转输出┑b来驱动另一方的n型MOS晶体管NE，以使在输入0的情况下为导通状态，可以由此来实现。此外，该函数f₂₁的动作，如下表12所示。

表12

动作非反转函数f21

另外，函数f₂₄，将(-1，0，1)作为输入，将(1，0，1)作为输出。因此，函数f₂₄，如图21所示构成为，使输入b通过反转函数f₂₅＝(1，1，-1)，并使其输出为b，对于源极逻辑值1，插入两个增强型的p型MOS晶体管PE的并联电路，用输入b来驱动一方的p型MOS晶体管PE1，并且用输入b的反转输出

b来驱动另一方的p型MOS晶体管PE2，以使在输入-1、1的情况下为导通状态。而且，函数f₂₄，对于源极逻辑值0，插入耗尽型的n型MOS晶体管nd和增强型的n型MOS晶体管ne的串联电路，用输入b来驱动一方的n型MOS晶体管nd，并且用输入b的反转输出b来驱动另一方的n型MOS晶体管ne，以使在输入0的情况下为导通状态，可以由此来实现。另外，该函数f₂₄的动作，如下表13所示。

表13

动作非反转函数f24

在此，作为与源极逻辑值0连接的增强型的n型MOS晶体管，使用通常的增强型的n型MOS晶体管ne，然而本申请的申请人确认了如下的情况：通过代替通常的增强型的n型MOS晶体管ne，而使用具有绝对值小于该n型MOS晶体管ne的阈值电压的正的阈值电压的增强型的n型MOS晶体管nt，关于动作速度和波形的对称性的特性变得良好。即，函数f₂₄，作为与源极逻辑值0连接的增强型的n型MOS晶体管，也可以使用通常的增强型的n型MOS晶体管ne，然而，通过使用具有绝对值小于该通常的阈值电压的正的阈值电压的增强型的n型MOS晶体管nt，能够实现提高该三值逻辑函数电路的动作速度及提高波形的对称性。

这样，被分类为分类3的五种函数f₁₁、f₁₂、f₂₀、f₂₁、f₂₄，能够通过二级的CMOS电路来实现。

接着，对作为被分类为分类3的不是反转函数的五种函数f₁₁、f₁₂、f₂₀、f₂₁、f₂₄的互补对称电路的、被分类为分类3′的五种函数f₁₇、f₁₆、f₀₈、f₀₇、f₀₄的实现方法进行说明。这些函数f₁₇、f₁₆、f₀₈、f₀₇、f₀₄，与不是反转函数的函数同样，在输入侧需要将输入(-1，0，1)转换为二值(1，-1，-1)的附加电路f₁₉，成为两级的CMOS电路。

函数f₁₇，将(-1，0，1)作为输入，将(0，1，0)作为输出。因此，函数f₁₇，如图22所示构成为，使输入b通过反转函数f₁₉＝(1，-1，-1)，并使其输出为

b，对于源极逻辑值0，插入增强型的n型MOS晶体管ne和耗尽型的n型MOS晶体管nd的并联电路，用输入b来驱动一方的n型MOS晶体管ne，并且用输入b的反转输出

b来驱动另一方的n型MOS晶体管nd，以使在输入-1、1的情况下为导通状态。而且，函数f₁₇，对于源极逻辑值1，插入两个增强型的p型MOS晶体管pe、PE的串联电路，用输入b来驱动一方的p型MOS晶体管pe，并且用输入b的反转输出

b来驱动另一方的p型MOS晶体管PE，以使在输入0的情况下为导通状态，能够由此来实现。此外，该函数f₁₇的动作如下表14所示。

表14

动作非反转函数的互补电路f17

另外，函数f₁₆，将(-1，0，1)作为输入，将(0，1，-1)作为输出。因此，函数f₁₆，如图23所示构成为，使输入b通过反转函数f₁₉＝(14，-1，-1)，并使其输出为

b，对于源极逻辑值0，用输入b的反转输出

b来驱动增强型的n型MOS晶体管ne，以使在输入-1的情况下为导通状态。另外，函数f₁₆构成为，对于源极逻辑值1，插入两个增强型的p型MOS晶体管pe、PE的串联电路，用输入b来驱动一方的p型MOS晶体管pe，并且用输入b的反转输出

b来驱动另一方的p型MOS晶体管PE，以使在输入0的情况下为导通状态。而且，函数f₁₆，对于源极逻辑值-1，用输入b来驱动增强型的n型MOS晶体NE，以使在输入1的情况下为导通状态，能够由此来实现。另外，该函数f₁₆的动作，如下表15所示。

表15

动作非反转函数的互补电路f16

在此，作为与源极逻辑值0连接的增强型的n型MOS晶体管，使用通常的增强型的n型MOS晶体管ne，然而本申请的申请人确认了如下的情况：通过代替通常的增强型的n型MOS晶体管ne，而使用具有绝对值小于该n型MOS晶体管ne的阈值电压的正的阈值电压的增强型的n型MOS晶体管nt，关于动作速度和波形的对称性的特性变得良好。即，函数f₁₆，作为与源极逻辑值0连接的增强型的n型MOS晶体管，也可以使用通常的增强型的n型MOS晶体管ne，然而，通过使用具有绝对值小于该通常的阈值电压的正的阈值电压的增强型的n型MOS晶体管nt，能够实现提高该三值逻辑函数电路的动作速度及提高波形的对称性。

此外，函数f₀₈，将(-1，0，1)作为输入，将(-1，1，0)作为输出。因此，函数f₀₈，如图24所示构成为，使输入b通过反转函数f₁₉＝(1，-1，-1)，并使其输出为

b，对于源极逻辑值-1，用输入b的反转输出

b来驱动增强型的n型MOS晶体管NE，以使在输入-1的情况下为导通状态。另外，函数f₀₈，对于源极逻辑值1，插入两个增强型的p型MOS晶体管pe的串联电路，用输入b来驱动一方的p型MOS晶体管pe1，并且用输入b的反转输出

b来驱动另一方的p型MOS晶体管pe2，以使在输入0的情况下为导通状态。而且，函数f₀₈，对于源极逻辑值0，用输入b来驱动增强型的n型MOS晶体管ne，以使在输入1的情况下为导通状态，能够由此来实现。此外，该函数f₀₈的动作，如下表16所示。

表16

动作非反转函数的互补电路f08

此外，函数f₀₇，将(-1，0，1)作为输入，将(-1，1，-1)作为输出。因此，函数f₀₇，如图25所示构成为，使输入b通过反转函数f₁₉＝(1，-1，-1)，并使其输出为b，对于源极逻辑值-1，插入两个增强型的n型MOS晶体管NE、ne的并联电路，用输入b来驱动一方的n型MOS晶体管NE，并且用输入b的反转输出

b来驱动另一方的n型MOS晶体管ne，以使在输入-1、1的情况下为导通状态。而且，函数f₀₇，对于源极逻辑值1，插入两个增强型的p型MOS晶体管PE、pe的串联电路，用输入b来驱动一方的p型MOS晶体管pe，并且用输入b的反转输出

b来驱动另一方的p型MOS晶体管PE，以使在输入0的情况下为导通状态，能够由此来实现。此外，该函数f₀₇的动作，如下表17所示。

表17

动作非反转函数的互补电路f07

另外，函数f₀₄，将(-1，0，1)作为输入，将(-1，0，-1)作为输出。因此，函数f₀₄，如图26所示构成为，使输入b通过反转函数f₁₉＝(1，-1，-1)，并使其输出为

b，对于源极逻辑值-1，插入两个增强型的n型MOS晶体管NE的并联电路，用输入b来驱动一方的n型MOS晶体管NE1，并且用输入b的反转输出

b来驱动另一方的n型MOS晶体管NE2，以使在输入-1、1的情况下为导通状态。而且，函数f₀₄，对于源极逻辑值0，插入耗尽型的p型MOS晶体管pd和增强型的p型MOS晶体管pe的串联电路，用输入b来驱动一方的p型MOS晶体管pd，并且用输入b的反转输出┑b来驱动另一方的p型MOS晶体管pe，以使在输入0的情况下为导通状态，能够由此来实现。此外，该函数f₀₄的动作，如下表18所示。

表18

动作非反转函数的互补电路f04

在此，作为与源极逻辑值0连接的增强型的p型MOS晶体管，使用通常的增强型的p型MOS晶体管pe，然而本申请的申请人确认了如下的情况：通过代替通常的增强型的p型MOS晶体管pe，而使用具有绝对值小于该p型MOS晶体管pe的阈值电压的正的阈值电压的增强型的p型MOS晶体管pt，关于动作速度和波形的对称性的特性变得良好。

即，函数f₀₄，作为与源极逻辑值0连接的增强型的p型MOS晶体管，也可以使用通常的增强型的p型MOS晶体管pe，然而，通过使用具有绝对值小于该通常的阈值电压的负的阈值电压的增强型的p型MOS晶体管pt，能够实现提高该三值逻辑函数电路的动作速度及提高波形的对称性。

这样，被分类为分类3′的五种反转函数f₁₇、f₁₆、f₀₈、f₀₇、f₀₄，能够通过二级的CMOS电路来实现。

接着，对于，被分类为分类2的六种函数f₀₂、f₀₃、f₀₅、f₀₉、f₁₅、f₁₈的实现方法进行说明。这些函数f₀₂、f₀₃、f₀₅、f₀₉、f₁₅、f₁₈，如上所述，分别能够通过在函数f₂₆、f₂₅、f₂₃、f₁₉、f₁₃、f₁₀的后级设置反相器来实现。

即，函数f₀₂，将(-1，0，1)作为输入，将(-1，-1，0)作为输出。因此，函数f₀₂，如图27所示，能够通过在函数f₂₆＝(1，1，0)的后级设置反相器f₁₃＝(0，0，-1)来实现。

另外，函数f₀₃，将(-1，0，1)作为输入，将(-1，-1，1)作为输出。因此，函数f₀₃，如图28所示，能够通过在函数f₂₅＝(1，1，-1)的后级设置反相器f₁₉＝(1，-1，-1)来实现。

此外，函数f₀₅，将(-1，0，1)作为输入，将(-1，0，0)作为输出。因此，函数f₀₅，如图29所示，能够通过在函数f₂₃＝(1，0，0)的后级设置反相器f₁₃＝(0，0，-1)来实现。

此外，函数f₀₉，将(-1，0，1)作为输入，将(-1，1，1)作为输出。因此，函数f₀₉，如图30所示，能够通过在函数f₁₉＝(1，-1，-1)的后级设置反相器f₂₅＝(1，1，-1)来实现。

另外，函数f₁₅，将(-1，0，1)作为输入，将(0，0，1)作为输出。因此，函数f₁₅，如图31所示，能够通过在函数f₁₃＝(0，0，-1)的后级设置反相器f₂₃＝(1，0，0)来实现。

此外，函数f₁₈，将(-1，0，1)作为输入，将(0，1，1)作为输出。因此，函数f₁₈，如图32所示，能够通过在函数f₁₀＝(0，-1，-1)的后级设置反相器f₂₃＝(1，0，0)来实现。

这样，被分类为分类2的六种函数f₀₂、f₀₃、f₀₅、f₀₉、f₁₅、f₁₈，能够通过互补对称电路和反相器来实现。

那么，以下，对使用了这样的一变量三值逻辑函数的进行二变量三值逻辑运算的三值逻辑函数电路的具体构成进行说明。作为先前图2所示的三值逻辑函数电路，具体地，可以构成图33所示的电路。此外，在同图中，要注意：传输门T2，是将先前图3B所示的电路进行了上下反转的电路。

即，在该三值逻辑函数电路中，作为与传输门T1的控制端子C-T1及传输门T2的控制端子C-T2b连接的一变量三值逻辑函数电路C1，使用先前图12所示的函数f₁₉，并且，作为与传输门T1的控制端子D-T1及传输门T2的控制端子D-T2a连接的一变量三值逻辑函数电路D1，使用先前图30所示的函数f₀₉即可。另外，在该三值逻辑函数电路中，作为与传输门T3的控制端子C-T3及传输门T2的控制端子C-T2a连接的一变量三值逻辑函数电路C3，使用先前图28所示的函数f₀₃，并且，作为与传输门T3的控制端子D-T3及传输门T2的控制端子D-T2b连接的一变量三值逻辑函数电路D3，使用先前图15所示的函数f₂₅即可。

在此，在该三值逻辑函数电路中，作为函数f₀₉而构成的一变量三值逻辑函数电路D1，如上所述，由于是在函数f₁₉的后级设置了反相器f₂₅的电路，因此，只要将一变量三值逻辑函数电路C1的输出连接到反相器f₂₅就能够实现。同样地，在该三值逻辑函数电路中，作为函数f₀₃而构成的一变量三值逻辑函数电路C3，如上所述，由于是在函数f₂₅的后级设置了反相器f₁₉，因此只要将一变量三值逻辑函数电路D3的输出连接到反相器f₁₉就能够实现。因此，能够将三值逻辑函数电路，如图34所示进行简化。

即，在该三值逻辑函数电路中，作为与传输门T1的控制端子C-T1连接的一变量三值逻辑函数电路C1，使用先前图12所示的函数f₁₉，并且，在该一变量三值逻辑函数电路C1的后级连接作为一变量三值逻辑函数电路D1′的先前图15所示的函数f₂₅，并将其连接到传输门T1的控制端子D-T1及传输门T2的控制端子C-T2a。另外，在该三值逻辑函数电路中，作为与传输门T3的控制端子D-T3连接的一变量三值逻辑函数电路D3，使用先前图15所示的函数f₂₅，并且在该一变量三值逻辑函数电路D3的后级连接作为一变量三值逻辑函数电路C3′的先前图12所示的函数f₁₉，并将其连接到传输门T3的控制端子C-T3及传输门T2的控制端子D-T2a。

在这样的三值逻辑函数电路中，与图33所示的构成相比，能够消减所需的元件数量。另外，在该三值逻辑函数电路中，如后述那样，对于任意的输入模式都能够使延迟时间相等。

这样，在三值逻辑函数电路中，能够利用所使用的函数的互补对称性，来实现电路的简化。

另外，在进行逻辑运算时，很多情况使用针对输入的输出相同的一变量三值逻辑函数，进行简并后的运算。即，在如上表1所示的二变量三值逻辑函数中，有时，进行基于如下函数的运算，且该函数是存在由相同的要素构成的行或者列的函数。在三值逻辑函数电路中，也可以对应这样的简并后的二变量三值逻辑运算。

首先，在上表1所示的二变量三值逻辑函数中，当针对输入a＝-1的输出(p，q，r)，和针对输入a＝0的输出(s，t，u)相等时，即，(p，q，r)＝(s，t，u)时，则上表1变为如下表19所示。

表19

简并后的二变量三值逻辑函数(1)

进行这样的简并后的二变量三值逻辑运算的三值逻辑函数电路，能够将图33所示的构成进行变形，成为如图35所示的构成。

即，在该三值逻辑函数电路中，将图33所示的三个传输门T1、T2、T3中的，针对输入a＝-1输出一变量三值逻辑函数电路B1＝(p，q，r)的传输门T1，和针对输入a＝0输出一变量三值逻辑函数电路B2＝(s，t，u)的传输门T2的各自的作用进行合并而成为一个传输门T12。此外，合并后的传输门T12，与传输门T1为相同的电路。而且，在该三值逻辑函数电路中，将取一变量三值逻辑函数电路C1、C2的“或”的一变量三值逻辑函数电路C12，与传输门T12的一方的控制端子C-T12连接，并且将取一变量三值逻辑函数电路D1、D2的“与”的一变量三值逻辑函数电路D12，与该传输门T12的另一方的控制端子D-T12连接。在此，一变量三值逻辑函数电路C12，作为函数f₂₅＝(1，1，-1)而构成，一变量三值逻辑函数电路D12，作为与函数f₂₅互补对称的函数f₀₃＝(-1，-1，1)而构成。

另外，在该三值逻辑函数电路中，向连接其余的一变量三值逻辑函数电路B3的传输门T3的控制端子C-T3、D-T3提供的控制信号，分别为(-1，-1，1)及(1，1，-1)，然而，这些就是函数f₀₃、f₀₅。因此，在该三值逻辑函数电路中，将输入至传输门T12的控制端子D-T12的控制信号输入到传输门T3的控制端子C-T3，并且将输入至传输门T12的控制端子C-T12的控制信号输入到传输门T3的控制端子D-T3。

这样，能够构成用于进行进行了(p，q，r)＝(s，t，u)的简并后的二变量三值逻辑函数运算的三值逻辑函数电路。

接着，在上表1所示的二变量三值逻辑函数中，当针对输入a＝0的输出(s，t，u)，与针对输入a＝1的输出(x，y，z)相等时，即，在(s，t，u)＝(x，y，z)时，上表1，成为如下表20所示。

表20

简并后的二变量三值逻辑函数(2)

用于进行进行了这样的简并后的二变量三值逻辑运算的三值逻辑函数电路，能够将如图33所示的构成进行变形，而以图36所示的方式构成。

即，在该三值逻辑函数电路中，将如图33所示的三个传输门T1、T2、T3中的、针对输入a＝0输出一变量三值逻辑函数电路B2＝(s，t，u)的传输门T2，和针对输入a＝1输出一变量三值逻辑函数电路B3＝(x，y，z)的传输门T3的各自的作用进行合并而成为一个传输门T23。此外，合并后的传输门T23，是与传输门T3，即，传输门T1相同的电路。而且，在该三值逻辑函数电路中，将取一变量三值逻辑函数电路C2、C3的“或”的一变量三值逻辑函数电路C23，与传输门T23的一方的控制端子C-T23连接，并且将取一变量三值逻辑函数电路D2、D3的“与”的一变量三值逻辑函数电路D23，与该传输门T23的另一方的控制端子D-T23连接。在此，一变量三值逻辑函数电路C23，作为函数f₀₉＝(-1，1，1)而构成，一变量三值逻辑函数电路D23，作为与函数f₀₉互补对称的函数f₁₉＝(1，-1，-1)而构成。

另外，在该三值逻辑函数电路中，向连接其余的一变量三值逻辑函数电路B1的传输门T1的控制端子C-T1、D-T1提供的控制信号，分别为(1，-1，-1)及(-1，1，1)，然而，这些就是函数f₁₉、f₀₉。因此，在该三值逻辑函数电路中，将输入至传输门T23的控制端子D-T23的控制信号输入到传输门T1的控制端子C-T1，并且将输入至传输门T23的控制端子C-T23的控制信号输入到传输门T1的控制端子D-T1。

这样，能够构成用于进行进行了(s，t，u)＝(x，y，z)的简并后的二变量三值逻辑函数运算的三值逻辑函数电路。

接着，在上表1所示的二变量三值逻辑函数中，当针对输入a＝1的输出(x，y，z)，与针对输入a＝-1的输出(p，q，r)相等时，即，在(x，y，z)＝(p，q，r)时，上表1，成为如下表21所示。

表21

简并后的二变量三值逻辑函数(3)

用于进行进行了这样的简并后的二变量三值逻辑运算的三值逻辑函数电路，能够将如图33所示的构成进行变形，而以图37所示的方式构成。

即，在该三值逻辑函数电路中，将如图33所示的三个传输门T1、T2、T3中的、针对输入a＝1输出一变量三值逻辑函数电路B3＝(x，y，z)的传输门T3，和针对输入a＝-1输出一变量三值逻辑函数电路B1＝(p，q，r)的传输门T1的各自的作用进行合并而成为一个传输门T31。此外，合并后的传输门T31，是与传输门T3，即，传输门T1相同的电路。而且，在该三值逻辑函数电路中，将取一变量三值逻辑函数电路C3、C1的“或”的一变量三值逻辑函数电路C31，与传输门T31的一方的控制端子C-T31连接，并且，将取一变量三值逻辑函数电路D3、D1的“与”的一变量三值逻辑函数电路D31，与该传输门T31的另一方的控制端子D-T31连接。在此，一变量三值逻辑函数电路C31，作为函数f₂₁＝(1，-1，1)而构成，一变量三值逻辑函数电路D31，作为与函数f₂₁互补对称的函数f₀₇＝(-1，1，-1)而构成。

另外，在该三值逻辑函数电路中，关于连接其余的一变量三值逻辑函数电路B2的传输门T2，不是先前图3B所示的串联的开关，是与合并了传输门T3、T1而得到的传输门T31相同的电路即可。当将此设为传输门T2′时，在三值逻辑函数电路中，向传输门T2′的控制端子C-T2′、D-T2′提供的控制信号，分别为(-1，1，-1)及(1，-1，1)，然而，这些就是函数f₀₇、f₂₁。因此，在该三值逻辑函数电路中，将输入至传输门T31的控制端子D-T31的控制信号输入到传输门T2′的控制端子C-T2′，并且将输入至传输门T31的控制端子C-T31的控制信号输入到传输门T2′的控制端子D-T2′。

这样，能够构成用于进行进行了(x，y，z)＝(p，q，r)的简并后的二变量三值逻辑运算的三值逻辑函数电路。

进行了以上那样的简并后的三值逻辑函数电路，能够如图38所示那样进行一般化表示。

首先，在根据一方的输入b的逻辑值-1、0、1得到输出的三个一变量三值逻辑函数电路B1、B2、B3中的任意两个为相同的情况下，将这些相同的一变量三值逻辑函数电路Bi、Bj合并为一个，而设为一变量三值逻辑函数电路Bij，并将其余的一变量三值逻辑函数电路设为Bk。

接着，将根据另一方的输入a的逻辑值-1、0、1，成为导通状态的三个传输门T1、T2、T3中的、与一变量三值逻辑函数电路Bi、Bj连接的传输门Ti、Tj合并为一个，而设为传输门Tij，并将该传输门Tij与合并后的一变量三值逻辑函数电路Bij连接。另外，将与其余的一变量三值逻辑函数电路Bk连接的传输门设为Tk，将传输门Tij的两个控制端子设为C-Tij、D-Tij，并且，将传输门Tk的两个控制端子设为C-Tk、D-Tk。另外，此时，在传输门Tk为传输门T2的情况下，不言而喻设为传输门T2′。

此外，将与合并后的传输门Tij的控制端子C-Tij连接的一变量三值逻辑函数电路，设为取一变量三值逻辑函数电路Ci、Cj的“或”而得到的Cij，并且，将与控制端子D-Tij连接的一变量三值逻辑函数电路，设为取一变量三值逻辑函数电路Di、Dj的“与”而得到的Dij。

而且，将其余的传输门Tk的一方的控制端子C-Tk，与一变量三值逻辑函数电路Dij的输出连接，并且，将另一方的控制端子D-Tk，与一变量三值逻辑函数电路Cij的输出连接。

通过这样的方式，能够构成如图38所示的进行了一般化的简并后的三值逻辑函数电路。

此外，对于进行了这样的简并后的三值逻辑函数电路还可以进行简化。

即，在如图38所示的构成中，当着眼于，与输入b连接的一变量三值逻辑函数电路Bij、Bk存在互补对称的关系，且与传输门Tij的控制端子T-Cij、T-Dij连接的一变量三值逻辑函数电路Cij、Dij的输出存在互补对称的关系时，则可知代替一变量三值逻辑函数电路Dij、Cij中的任何一个，可以使用一变量三值逻辑函数电路Cij、Dij中的任何一个的反转电路。因此，简并后的三值逻辑函数电路，能够如图39或者图40所示进行简化。

首先，在剩下一变量三值逻辑函数电路Cij的构成的情况下，如图39所示，将与合并后的传输门Tij的控制端子C-Tij连接的一变量三值逻辑函数电路，设为取一变量三值逻辑函数电路Ci、Cj的“或”而得到的Cij，并且，将与控制端子D-Tij连接的一变量三值逻辑函数电路，设为将一变量三值逻辑函数电路Cij的输出进行反转的反相器D′ij(＝f₂₅)。

而且，将其余的传输门Tk的一方的控制端子C-Tk，与反相器D′ij的输出连接，并且将另一方的控制端子D-Tk，与一变量三值逻辑函数电路Cij的输出连接。

另一方面，在剩下一变量三值逻辑函数电路Dij的构成的情况下，如图40所示，将与合并后的传输门Tij的控制端子D-Tij连接的一变量三值逻辑函数电路，设为取一变量三值逻辑函数电路Di、Dj的“与”而得到的Dij，并且，将与控制端子C-Tij连接的一变量三值逻辑函数电路，设为将一变量三值逻辑函数电路Dij的输出进行反转的反相器C″ij(＝f₂₅)。

而且，将其余的传输门Tk的一方的控制端子C-Tk，与一变量三值逻辑函数电路Dij的输出连接，并且，将另一方的控制端子D-Tk，与反相器C″ij的输出连接。

这样，能够将简并后的三值逻辑函数电路进行简化而构成。

于是，如上所述，对用于实现使用了多个一变量三值逻辑函数电路和三个传输门的全部的二变量三值逻辑函数的三值逻辑函数电路的构成进行了说明，然而，这样的三值逻辑函数电路构成为，虽然使用n型MOS晶体管和p型MOS晶体管的两者，但也可以使上升转换时间和下降转换时间对称。以下对此进行说明。

首先，对必须实现的上述的17种一变量三值逻辑函数电路中的7种反转电路f₁₀、f₁₃、f₁₉、f₂₂、f₂₃、f₂₅、f₂₆进行说明。

这些反转电路，除了作为三值反相器的函数f₂₂以外，无论哪个，n型MOS晶体管和p型MOS晶体管的源极端子，都分别与不同的两个源极逻辑，即，不同的两个电源连接，并且，结合漏极端子而成为输出端子，成为与二值CMOS反相器同样的构造。

在此，已知转换时间的非对称性，是由n型MOS晶体管和p型MOS晶体管的载流子迁移率之差引起的。在二值的CMOS反相器中，将形成n型MOS晶体管和p型MOS晶体管的各自的沟道的栅极的宽度进行调整，使n型MOS晶体管和p型MOS晶体管的导通时的电阻(导通电阻)相等，以对基于这些n型MOS晶体管和p型MOS晶体管的载流子迁移率之差的转换时间的非对称性进行补偿，由此，能够使上升的转换时间与下降的转换时间相等。

因此，在三值逻辑函数电路中，与二值的情况相同，对于除了函数f₂₂的三值反相器以外的反转电路，通过调整n型MOS晶体管和p型MOS晶体管的栅极的宽度，能够使上升的转换时间与下降的转换时间相等。

另一方面，在函数f₂₂的三值反相器中，除了-1、+1两个源极逻辑值以外，存在针对源极逻辑值0而串联连接的耗尽型的n型MOS晶体管和p型MOS晶体管。该晶体管，起到在输出端子为-1或者+1时，拉到0的作用。该上升或者下降时间，依赖于串联连接的耗尽型的n型MOS晶体管和p型MOS晶体管的导通电阻，然而，通过调整n型MOS晶体管和p型MOS晶体管的各自的栅极宽度，可以使该导通电阻为设计目标值。因此，在三值逻辑函数电路中，即使对于反转电路f₂₂，也能够使与源极逻辑值1、-1连接的n型MOS晶体管和p型MOS晶体管的上升转换时间和下降转换时间相等。另外，由于MOS晶体管的导通电阻与栅极宽度成反比，因此在三值逻辑函数电路中，将串联连接的耗尽型的n型MOS晶体管和p型MOS晶体管的栅极宽度，设为通常的MOS晶体管的栅极宽度的两倍即可。

接着，对与五种非反转电路f₁₁、f₁₂、f₂₀、f₂₁、f₂₄及其互补对称电路f₁₇、f₁₆、f₀₈、f₀₇、f₀₄的情况有关的转换时间的非对称性的去除方法进行说明。

首先，非反转电路f₁₁、f₁₂、f₂₀、f₂₁、f₂₄，根据其构成，大致区分为非反转电路f₁₁、f₂₁、f₂₄，和非反转电路f₁₂、f₂₀。前者，如图41所示，由并联连接到源极逻辑值A的两个p型MOS晶体管P1、P2，和串联连接到源极逻辑值B的两个n型MOS晶体管N1、N2构成。另一方面，后者，如图42所示，由与源极逻辑值A连接的p型MOS晶体管P1，和与源极逻辑值C连接的p型MOS晶体管P2，以及串联连接到源极逻辑值B的两个n型MOS晶体管N1、N2构成。

在根据图41所示的前者的构成而形成的非反转电路f₁₁、f₂₁、f₂₄中，并联连接的p型MOS晶体管中的一方的p型MOS晶体管P2，和串联连接的n型MOS晶体管中的一方的n型MOS晶体管N2，分别由通过将输入b进行反转的反转电路而得到的反转输出

b而驱动，与此相对，另一方的p型MOS晶体管P1及n型MOS晶体管N1，由输入b直接驱动。

在此，在串联连接的n型MOS晶体管N1、N2中，即使设n型MOS晶体管N1由输入b直接驱动，由于由反转输出┑b所驱动的n型MOS晶体管N2延迟而成为导通状态，因此成为导通状态的时刻，由n型MOS晶体管N2来决定。

另一方面，在并联连接的p型MOS晶体管P1、P2中，由于p型MOS晶体管P1由输入b直接驱动，因此，成为导通状态的时刻，提前基于反转电路的延迟时间的程度。

因此，在非反转电路f₁₁、f₂₁、f₂₄中，针对输入(-1，0，1)的输出(X，Y，X)中的，针对输入-1的输出X，比其它的针对输入0、1的输出Y、X，提前基于反转电路的延迟时间的程度。

因此，在这些非反转电路f₁₁、f₂₁、f₂₄中，为了去除这样的输出的非对称性，使由输入b直接驱动的p型MOS晶体管P1的响应速度变慢。具体而言，在非反转电路f₁₁、f₂₁、f₂₄中，增大导通电阻即可。然而，在非反转电路f₁₁、f₂₁、f₂₄中，为了不对其它的电路造成影响，需要将栅极容量保持一定。

在此，导通电阻，与栅极长度成比例，并且与栅极宽度成反比例。另一方面，栅极容量，与栅极面积，即，栅极长度和栅极宽度之积成比例。

因此，在非反转电路f₁₁、f₂₁、f₂₄中，对于p型MOS晶体管P1，构成为，以保持一定的栅极面积为条件，加长栅极长度的同时使栅极宽度变窄。

由此，在非反转电路f₁₁、f₂₁、f₂₄中，能够消除转换时间的非对称性。另外，MOS晶体管中的功耗，与栅极容量成比例。这点，在非反转电路f₁₁、f₂₁、f₂₄中，即使是改变p型MOS晶体管P1的栅极长度和栅极宽度的情况下，由于使栅极容量保持一定，因此在功耗上没有变化。

另一方面，在根据图42所示的后者的构成而形成的非反转电路f₁₂、f₂₀中，由输入b直接驱动的晶体管，是与源极逻辑值A连接的p型MOS晶体管P1。在非反转电路f₁₂、f₂₀中，该p型MOS晶体管P1成为导通状态的时刻，与由通过将输入b进行反转的反转电路而得到的反转输出

b所驱动的n型MOS晶体管N2和p型MOS晶体管P2相比，提前基于该反转电路的延迟时间的程度。

因此，在这些非反转电路f₁₂、f₂₀中，为了去除这样的输出的非对称性，如上所述，对于由输入b直接驱动的p型MOS晶体管P1，构成为，以将栅极面积保持一定为条件，加长栅极长度的同时使栅极宽度变窄，使其响应速度变慢。

由此，在非反转电路f₁₂、f₂₀中，能够消除转换时间的非对称性。另外，即使在该非反转电路f₁₂、f₂₀中，也由于使p型MOS晶体管P1栅极容量保持一定，因此在功耗上没有变化。

接着，对与非反转电路f₁₁、f₁₂、f₂₀、f₂₁、f₂₄的互补对称电路f₁₇、f₁₆、f₀₈、f₀₇、f₀₄的情况有关的转换时间的非对称性的去除方法进行说明。

互补对称电路f₁₇、f₁₆、f₀₈、f₀₇、f₀₄，与非反转电路f₁₁、f₁₂、f₂₀、f₂₁、f₂₄同样，根据其构成，大致区分为互补对称电路f₁₇、f₀₇、f₀₄，和互补对称电路f₁₆、f₀₈。前者，与先前的图41所示的非反转电路f₁₁、f₂₁、f₂₄相同，后者，与先前的图42所示的非反转电路f₁₂、f₂₀相同。因此，在这些互补对称电路f₁₇、f₁₆、f₀₈、f₀₇、f₀₄中，利用与非反转电路f₁₁、f₁₂、f₂₀、f₂₁、f₂₄同样的方法，能够去除上升的转换时间和下降的转换时间的非对称性。另外，即使在这些互补对称电路f₁₇、f₁₆、f₀₈、f₀₇、f₀₄中，由于使p型MOS晶体管P1的栅极容量保持一定，因此在功耗上没有变化。

如上所述，在三值逻辑函数电路中，虽然使用n型MOS晶体管和p型MOS晶体管的两者，但也能够使上升转换时间和下降转换时间对称。

然而，在三值逻辑函数电路中，虽然能够这样去除上升转换时间和下降转换时间的非对称性，然而，即使在这些上升转换时间和下降转换时间成为相等的情况下，也存在因输入模式的变化而产生延迟时间的差异的可能性。

然而，在三值逻辑函数电路中，对于任意的输入模式，都能够保证使延迟时间相等。以下，对于其理由进行说明。

首先，对根据先前图33所示的构成而形成的三值逻辑函数电路进行说明。

在该三值逻辑函数电路中，驱动传输门T1的控制端子C-T1和传输门T2的控制端子C-T2b的一变量三值逻辑函数电路C1，以及驱动传输门T3的控制端子D-T3和传输门T2的控制端子D-T2b的一变量三值逻辑函数电路D3，分别为反转电路f₁₉、f₂₅。分别如先前的图12及图15所示，能够通过一级的晶体管电路来实现这些反转电路f₁₉、f₂₅。因此，与需要两级的晶体管电路的非反转电路及其互补对称电路相比，延迟时间短。

然而，驱动传输门T1的控制端子D-T1及传输门T2的控制端子D-T2a的一变量三值逻辑函数电路D1，以及驱动传输门T3的控制端子C-T3及传输门T2的控制端子C-T2a的C3，分别为非反转电路f₀₉、f₀₃，由于由两级的反转电路，即，两级的晶体管构成，因此，与反转电路相比，延迟时间变大。

其结果，使三个传输门T1、T2、T3导通或者截止时刻，由延迟时间大的控制信号决定。因此，在三值逻辑函数电路中，通过这些传输门T1、T2、T3的信号的延迟时间，与输入模式无关，而是由通过两级的晶体管构成的电路来决定，成为一定。

另外，若考虑传输门T1、T2、T3本身，则传输门T1、T3是一级的旁路晶体管开关，而传输门T2是两级的旁路晶体管开关，一般地，两级的旁路晶体管开关的转换时间长。

然而，在该三值逻辑函数电路中，如果使各开关为导通状态时的导通电阻相等，则能够有效地消除转换时间之差。另外，在三值逻辑函数电路中，为了使各开关的导通电阻相等，将传输门T1、T3的旁路晶体管的栅极长度，设为标准的栅极长度的两倍即可。

接着，对根据先前图34所示的简化了的构成而形成的三值逻辑函数电路进行说明。

如图34所示的三值逻辑函数电路，代替图33所示的三值逻辑函数电路中的一变量三值逻辑函数电路D1，而将反转电路f₂₅与一变量三值逻辑函数电路C1串联连接，并且代替一变量三值逻辑函数电路C3，将反转电路f₂₅与一变量三值逻辑函数电路D3串联连接，因此根据一变量三值逻辑函数电路D1、C3，概括出作为其共同部分的一变量三值逻辑函数电路C1、D3的构成。

这样的三值逻辑函数电路的动作时刻，与图33所示的三值逻辑函数电路完全相同，通过三个传输门T1、T2、T3的信号的延迟时间，与输入模式无关，由两级晶体管构成的电路决定的，成为一定。

如以上说明的那样，作为本发明的实施方式而表示的三值逻辑函数电路，使用三个传输门T1、T2、T3，和用于使这些传输门T1、T2、T3导通或截止的多个一变量三值逻辑函数电路而构成。对于这样的三值逻辑函数电路的动作，使用先前图33所示的构成进行说明，则如以下所述。

首先，在三值逻辑函数电路中，在输入a为-1的情况下，通过一变量三值逻辑函数电路C1输出1，且通过得到与该信号为互补对称的输出的一变量三值逻辑函数电路D1输出-1。另外，在该三值逻辑函数电路中，当在输入a为-1的情况下，通过一变量三值逻辑函数电路C3输出-1，且通过得到与该信号为互补对称的输出的一变量三值逻辑函数电路D3输出1。这些一变量三值逻辑函数电路C1的输出和一变量三值逻辑函数电路D1的输出，使传输门T1为导通状态，另一方面，一变量三值逻辑函数电路C3的输出和一变量三值逻辑函数电路D3的输出，使传输门T3为截止状态。此外，一变量三值逻辑函数电路C1的输出和一变量三值逻辑函数电路D3的输出，使传输门T2为截止状态。其结果，在三值逻辑函数电路中，只有传输门T1为导通状态，并选择与输入b连接的一变量三值逻辑函数电路B1＝(p，q，r)的输出。

因此，该三值逻辑函数电路的输出Y，根据输入b的值-1、0、1，而成为p、q、r。

另外，在三值逻辑函数电路中，在输入a为0的情况下，通过一变量三值逻辑函数电路C1输出-1，且通过得到与该信号为互补对称的输出的一变量三值逻辑函数电路D1输出1。另外，在该三值逻辑函数电路中，当在输入a为0的情况下，通过一变量三值逻辑函数电路C3输出-1，且通过得到与该信号为互补对称的输出的一变量三值逻辑函数电路D3输出1。这些一变量三值逻辑函数电路C1的输出和一变量三值逻辑函数电路D1的输出，使传输门T1为截止状态，另外，一变量三值逻辑函数电路C3的输出和一变量三值逻辑函数电路D3的输出，使传输门T3为截止状态。此外，在三值逻辑函数电路中，由于一变量三值逻辑函数电路D1的输出和一变量三值逻辑函数电路D3的输出都为1，一变量三值逻辑函数电路C1的输出和一变量三值逻辑函数电路C3的输出都为-1，因此，传输门T2为导通状态。其结果，在三值逻辑函数电路中，只有传输门T2为导通状态，并选择与输入b连接的一变量三值逻辑函数电路B2＝(s，t，u)的输出。

因此，该三值逻辑函数电路的输出Y，根据输入b的值-1、0、1，而成为s、t、u。

此外，在三值逻辑函数电路中，在输入a为1的情况下，通过一变量三值逻辑函数电路C1输出-1，且通过得到与该信号为互补对称的输出的一变量三值逻辑函数电路D1输出1。另外，在该三值逻辑函数电路中，当在输入a为1的情况下，通过一变量三值逻辑函数电路C3输出1，且通过得到与该信号为互补对称的输出的一变量三值逻辑函数电路D3输出-1。这些一变量三值逻辑函数电路C1的输出和一变量三值逻辑函数电路D1的输出，使传输门T1为截止状态，另一方面，一变量三值逻辑函数电路C3的输出和一变量三值逻辑函数电路D3的输出，使传输门T3为导通状态。此外，一变量三值逻辑函数电路D1的输出和一变量三值逻辑函数电路C3的输出，使传输门T2为截止状态。其结果，在三值逻辑函数电路中，只有传输门T3为导通状态，并选择与输入b连接的一变量三值逻辑函数电路B3＝(x，y，z)的输出。

因此，该三值逻辑函数电路的输出Y，根据输入b的值-1、0、1，而成为x、y、z。

由此表示了，在三值逻辑函数电路中，可以实现上表1所示的全部的二变量三值逻辑函数的情况。

这样，在三值逻辑函数电路中，无需单独地实现3^3＾2＝19683种存在的全部的二变量三值逻辑函数电路，而可以通过三个传输门T1、T2、T3，和与该控制端子连接的四种一变量三值逻辑函数电路f₁₉、f₀₉、f₀₃、f₂₅，和三个任意的一变量三值逻辑函数B1、B2、B3而构成。

在此，在三个传输门T1、T2、T3中，一个传输门T2，串联连接旁路晶体管，并取与这些旁路晶体管的栅极端子连接的四种一变量三值逻辑函数的输出的逻辑。

另外，任意的一变量三值逻辑函数电路，如上表8所示，只要实现27种中的7种反转电路f₁₀、f₁₃、f₁₉、f₂₂、f₂₃、f₂₅、f₂₆，5种非反转电路f₁₁、f₁₂、f₂₀、f₂₁、f₂₄，以及它们的互补对称电路f₀₄、f₀₇、f₀₈、f₁₆、f₁₇的总计17种即可。

此外，函数f₀₂、f₀₃、f₀₅、f₀₉、f₁₆、f₁₈，分别可以通过函数f₂₆、f₁₃的串联连接、函数f₂₅、f₁₉的串联连接、函数f₂₃、f₁₃的串联连接、函数f₁₉、f₂₅的串联连接、函数f₁₃、f₂₃的串联连接、函数f₁₀、f₂₃的串联连接来实现。

另外，在27种一变量三值逻辑函数电路中，函数f₀₁，恒定地为-1，函数f₁₄，恒定地为0，函数f₂₇，恒定地为1，函数f₀₆，由于输入以原来的状态输出，因此对于这4种无需特殊实现。

如上所述，在三值逻辑函数电路中，可以通过三个传输门T1、T2、T3，和17种一变量三值逻辑函数电路系统地实现全部的二变量三值逻辑函数。

这17种一变量三值逻辑函数电路，除了进行转换动作时以外，全部的晶体管都为截止状态，电流不流动，因此与通常的CMOS二值逻辑函数电路同样，可以使功耗变得非常小。

另外，假设利用0.1μmCMOS技术来实现，并求出使0.3伏与逻辑值1对应，使0伏与逻辑值0对应，使-0.3伏与逻辑值-1对应的情况下的增强型及耗尽型的各MOS晶体管的沟道渗杂量，则成为下表22所示。

表22

各MOS的沟道渗杂量Nch

这样，上述的各MOS晶体管，是实际可实现的，并能够充分地实现三值逻辑函数电路。

另外，在三值逻辑函数电路中，由于能够只使用一变量三值逻辑函数电路和传输门来构成全部的三值逻辑元件，因此能够显著地减小上升及下降的转换时间的非对称性。

实际上，为了明确该转换时间的非对称性的去除效果，构成用于实现如下表23所示的三值的XOR逻辑函数的XOR逻辑函数电路，并进行基于电路仿真的实验。

表23

三值XOR逻辑函数

另外，适用了作为本发明的实施方式而表示的三值逻辑函数电路的三值XOR逻辑函数电路，如图43所示而构成。即，该XOR逻辑函数电路，作为在先前图33所示的电路中的一变量三值逻辑函数电路C1使用函数f-₁₉＝(1，-1，-1)，作为一变量三值逻辑函数电路D1使用函数f-₀₉＝(-1，1，1)，作为一变量三值逻辑函数电路C3使用函数f-₀₃＝(-1，-1，1)，作为一变量三值逻辑函数电路D3使用函数f-₂₆＝(1，1，-1)，此外，作为一变量三值逻辑函数电路B1设置函数f-₂₀＝(1，-1，0)，并且作为一变量三值逻辑函数电路B3设置函数f-₁₆＝(0，1，-1)，并通过将一变量三值逻辑函数电路B2设为把输入保持原状态而输出的函数f-₀₆＝(-1，0，1)，而成为不设置该一变量三值逻辑函数电路B2的构成。

对于这样的三值XOR逻辑函数电路，通过电路仿真求出了施加由图44A及图44B所示的模式构成的输入a、b时的输出波形。其结果，XOR逻辑函数电路的输出波形，如图44C所示。

如从该结果所明确的那样，基于作为本发明的实施方式而表示的三值逻辑函数电路的XOR逻辑函数电路，上升及下降的双方，转换时间都为大致对称，不存在以往那样，上升及下降的双方，转换时间都为较大的非对称的情况。

这样，在作为本发明的实施方式而表示的三值逻辑函数电路中，能够显著地减小上升及下降的转换时间的非对称性。

另外，本发明，不限定于上述的实施方式。例如，在上述的实施方式中，对于适用于XOR逻辑函数电路的例进行了说明，当然本发明也可以适用于加法电路等，及其以外的电路，且优选适用于用于进行所谓的公开密钥加密的硬件或大规模乘法器等。

这样，不言而喻，本发明在不脱离其宗旨的范围可以进行适当的变形。

Claims

1.一种三值逻辑函数电路，用于进行二变量三值逻辑运算，其特征在于，具备：

第一传输门，其根据构成第一输入的三个逻辑值中的第一逻辑值而成为导通状态；

第二传输门，其根据构成上述第一输入的三个逻辑值中的第二逻辑值而成为导通状态，将串联连接两个n型MOS晶体管而得到的第一开关对，与串联连接的两个p型MOS晶体管而得到的第二开关对并联连接而构成；

第三传输门，其根据构成上述第一输入的三个逻辑值中的第三逻辑值而成为导通状态；

第一一变量三值逻辑函数电路，其与上述第一传输门的两个控制端子中的一方的控制端子，和构成上述第二传输门的上述第一开关对或者上述第二开关对中的任意一方的开关对的两个控制端子中的一方的控制端子连接，针对上述第一输入得到第一输出；

第二一变量三值逻辑函数电路，其与上述第一传输门的两个控制端子中的另一方的控制端子，和构成上述第二传输门的上述第一开关对或者上述第二开关对中的与连接了上述第一一变量三值逻辑函数电路的开关对不同的开关对的两个控制端子中的一方的控制端子连接，针对上述第一输入得到与上述第一输出互补对称的第二输出；

第三一变量三值逻辑函数电路，其与上述第三传输门的两个控制端子中的一方的控制端子，和构成上述第二传输门的上述第一开关对或者上述第二开关对中的与连接了上述第一一变量三值逻辑函数电路的开关对相同的开关对的两个控制端子中的另一方的控制端子连接，针对上述第一输入得到第三输出；

第四一变量三值逻辑函数电路，其与上述第三传输门的两个控制端子中的另一方的控制端子，和构成上述第二传输门的上述第一开关对或者上述第二开关对中的与连接了上述第二一变量三值逻辑函数电路的开关对相同的开关对的两个控制端子中的另一方的控制端子连接，针对上述第一输入得到与上述第三输出互补对称的第四输出；

第五一变量三值逻辑函数电路，其与上述第一传输门的输入端子连接，根据构成第二输入的三个逻辑值中的第一逻辑值得到第五输出；

第六一变量三值逻辑函数电路，其与上述第二传输门的输入端子连接，根据构成上述第二输入的三个逻辑值中的第二逻辑值得到第六输出；

第七一变量三值逻辑函数电路，其与上述第三传输门的输入端子连接，根据构成上述第二输入的三个逻辑值中的第三逻辑值得到第七输出；

上述第一至第三传输门的各个输出端子被线“或”连接。

2.根据权利要求1所述的三值逻辑函数电路，其特征在于，

上述第一传输门，根据构成上述第一输入的三个逻辑值-1、0、1中的逻辑值-1而成为导通状态；

上述第二传输门，根据构成上述第一输入的三个逻辑值-1、0、1中的逻辑值0而成为导通状态；

上述第三传输门，根据构成上述第一输入的三个逻辑值-1、0、1中的逻辑值1而成为导通状态；

上述第一一变量三值逻辑函数电路，针对上述第一输入-1，0，1得到输出1，-1，-1；

上述第二一变量三值逻辑函数电路，针对上述第一输入-1，0，1得到输出-1，1，1；

上述第三一变量三值逻辑函数电路，针对上述第一输入-1，0，1得到输出-1，-1，1；

上述第四一变量三值逻辑函数电路，针对上述第一输入-1，0，1得到输出1，1，-1。

3.根据权利要求1所述的三值逻辑函数电路，其特征在于，

代替上述第二一变量三值逻辑函数电路，而具备将上述第一一变量三值逻辑函数电路的输出进行反转的反相器，该反相器与上述第一传输门的两个控制端子中的另一方的控制端子，和构成上述第二传输门的上述第一开关对或者上述第二开关对中的与连接了上述第一一变量三值逻辑函数电路的开关对相同的开关对的两个控制端子中的另一方的控制端子连接。

4.根据权利要求1至3中的任意一项所述的三值逻辑函数电路，其特征在于，

代替上述第三一变量三值逻辑函数电路，而具备将上述第四一变量三值逻辑函数电路的输出进行反转的反相器，该反相器与上述第三传输门的两个控制端子中的一方的控制端子，和构成上述第二传输门的上述第一开关对或者上述第二开关对中的与连接了上述第一一变量三值逻辑函数电路的开关对不同的开关对的两个控制端子中的一方的控制端子连接。

5.根据权利要求1至4中的任意一项所述的三值逻辑电路，其特征在于，

上述第一至第三传输门中的每个传输门由包括增强型的n型MOS晶体管和增强型的p型MOS晶体管的MOS晶体管构成；

上述增强型的n型MOS晶体管具有0.2V的阈值电压；

上述增强型的p型MOS晶体管具有-0.2V的阈值电压。

6.根据权利要求1至5中的任意一项所述的三值逻辑函数电路，其特征在于，

上述第五至第七一变量三值逻辑函数电路，为下述电路中的任意一个，即：针对上述第二输入-1，0，1得到输出0，-1，-1的第一反转电路、针对上述第二输入-1，0，1得到输出0，0，-1的第二反转电路、针对上述第二输入-1，0，1得到输出1，-1，-1的第三反转电路、针对上述第二输入-1，0，1得到输出1，0，-1的第四反转电路、针对上述第二输入-1，0，1得到输出1，0，0的第五反转电路、针对上述第二输入-1，0，1得到输出1，1，-1的第六反转电路、针对上述第二输入-1，0，1得到输出1，1，0的第七反转电路、针对上述第二输入-1，0，1得到输出0，-1，0的第八反转电路、针对上述第二输入-1，0，1得到输出0，-1，0的第一非反转电路、针对上述第二输入-1，0，1得到输出0，-1，1的第二非反转电路、针对上述第二输入-1，0，1得到输出1，-1，0的第三非反转电路、针对上述第二输入-1，0，1得到输出1，-1，1的第四非反转电路、针对上述第二输入-1，0，1得到输出1，0，1的第五非反转电路、得到与上述第一非反转电路的输出互补对称的输出的第一互补对称电路、得到与上述第二非反转电路的输出互补对称的输出的第二互补对称电路、得到与上述第二非反转电路的输出互补对称的输出的第二互补对称电路、得到与上述第三非反转电路的输出互补对称的输出的第三互补对称电路、得到与上述第四非反转电路的输出互补对称的输出的第四互补对称电路、得到与上述第五非反转电路的输出互补对称的输出的第五互补对称电路。

7.根据权利要求6所述的三值逻辑函数电路，其特征在于，

上述第三非反转电路，具有增强型的p型MOS晶体管，且该增强型的p型MOS晶体管具有-0.2V的阈值电压，并与源极逻辑值0连接；

上述第五非反转电路，具有增强型的n型MOS晶体管，且该增强型的n型MOS晶体管具有0.2V的阈值电压，并与源极逻辑值0连接；

上述第二互补对称电路，具有增强型的n型MOS晶体管，且该增强型的n型MOS晶体管具有0.2V的阈值电压，并与源极逻辑值0连接；

上述第五互补对称电路，具有增强型的p型MOS晶体管，且该增强型的p型MOS晶体管具有-0.2V的阈值电压，并与源极逻辑值0连接。