KR102415669B1 - 다중 문턱 전압 소자를 기반으로 하는 4진법 논리 인버터 - Google Patents

다중 문턱 전압 소자를 기반으로 하는 4진법 논리 인버터 Download PDF

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Abstract

본 발명은 다중 문턱 전압 소자들을 포함한 4진법 논리 인버터에 관한 것으로서, 서로 직렬로 접속되는 제1 제1형소자 및 제2 제1형소자와, 상기 제1 제1형소자와 제2 제1형소자와 병렬로 접속되는 제3 제1형 소자를 포함하고, 상기 제1 제1형 소자와 상기 제3 제1형 소자는 게이트 제어전압을 인가 받도록 구성된 제1형 소자부;와, 서로 직렬로 접속되는 제1 제2형소자 및 제2 제2형소자와, 상기 제1 제2형소자와 제2 제2형소자와 병렬로 접속되는 제3 제2형 소자를 포함하고, 상기 제1 제2형 소자와 상기 제3 제2형 소자는 게이트 제어전압을 인가 받도록 구성된 제2형 소자부;를 포함하고, 상기 제1 제1형소자와 상기 제3 제1형소자에 구동 전압이 인가되며, 상기 제1 제2형소자와 상기 제3 제2형소자에 기준 전압이 인가되고, 상기 제3 제1형소자의 출력단자 및 상기 제3 제2형 소자의 출력단자의 출력 전압이 상기 제2 제1형소자와 상기 제2 제2형소자의 게이트에 피드백되도록 구성되는 것을 특징으로 하는 다중 문턱전압 소자를 기반으로 하는 4진법 논리 인버터를 제공한다.

Description

다중 문턱 전압 소자를 기반으로 하는 4진법 논리 인버터{QUATERNARY LOGICAL INVERTER BASED ON MULTIPLE THRESHOLD VOLTAGE DEVICE}
본 발명은 논리 인버터에 관한 것으로서, 더욱 상세하게는, 다중 문턱 전압 소자를 기반으로 하는 4진법 논리 인버터에 관한 것이다.
집적회로의 설계에 있어서 가장 우선적으로 고려되는 두 가지 요소는 전력소모의 감소와 동작 속도의 향상이다.
집적회로의 동작 속도를 증가시키기 위하여 흔히 동적 논리 회로가 사용된다. 동적 논리 회로는 클럭 신호의 제1 페이즈(phase) 동안 제1 전압으로 프리차지(precharge)되고, 클럭 신호의 제2 페이즈 동안 동적 논리 회로의 하나 또는 그 이상의 입력에 응답하여 선택적으로 제2 전압으로 방전되는 회로이다. 동적 논리 회로에서는 각각의 입력이 하나의 트랜지스터에 연결되도록 구성되는데, 이는 일반적으로 정적 논리 회로에서 하나의 입력을 받기 위하여 두 개의 트랜지스터가 사용되는 것과 대조적이라 할 수 있다. 이와 같이, 동적 논리 회로는 입력 신호에 대한 부하(load)를 감소시킴으로써 동작 속도를 증가시킬 수 있게 되고, 회로 자체에 걸리는 부하가 작기 때문에 상대적으로 방전 동작도 빠르게 진행된다.
또한, 반도체 소자의 다운-스케일링을 통해 소자 전력을 절감시키면서 성능을 증가시켜 왔었다.
반도체 소자의 다운-스케일링(down-scaling)은 반도체 소자의 빠른 동작뿐만 아니라, 동작에 관한 정확성도 요구되기 때문에, 반도체 소자에 포함되는 트랜지스터의 구조 최적화를 위한 다양한 연구가 진행되고 있다. 특히, 집적회로 소자의 밀도를 높이기 위한 스케일링 기술 중 하나로서, 기판 상에 활성 핀을 형성하고, 활성 핀 위에 게이트를 형성하는 멀티-게이트(multi-gate) 트랜지스터가 제안되었다. 이러한 멀티-게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하고, 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 또한, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
그러나 최근에는 스케일링(Scaling)에 따른 소자 성능 개선의 한계에 도달하였다. 이에 따라, 이진 소자의 소모 전력 절감을 위해, 새로운 방식의 소자 기술 제시가 필요하게 되었다.
대한민국 공개특허 제 2016-0118561호
따라서 본 발명은 상술한 종래기술의 문제점을 해결하기 위한 것으로서, 다치 로직 기술의 하나인 4진법 연산 처리 인버터로서의 다중 문턱 전압 소자를 기반으로 하는 4진법 논리 인버터를 제공하는 것을 해결하고자 하는 기술적 과제로 한다.
상술한 목적을 달성하기 위한 본 발명의 일 실시예는, 서로 직렬로 접속되는 제1 제1형소자 및 제2 제1형소자와, 상기 제1 제1형소자와 제2 제1형소자와 병렬로 접속되는 제3 제1형 소자를 포함하고, 상기 제1 제1형 소자와 상기 제3 제1형 소자는 게이트 제어전압을 인가 받도록 구성된 제1형 소자부;와, 서로 직렬로 접속되는 제1 제2형소자 및 제2 제2형소자와, 상기 제1 제2형소자와 제2 제2형소자와 병렬로 접속되는 제3 제2형 소자를 포함하고, 상기 제1 제2형 소자와 상기 제3 제2형 소자는 게이트 제어전압을 인가 받도록 구성된 제2형 소자부;를 포함하고, 상기 제1 제1형소자와 상기 제3 제1형소자에 구동 전압이 인가되며, 상기 제1 제2형소자와 상기 제3 제2형소자에 기준 전압이 인가되고, 상기 제3 제1형소자의 출력단자 및 상기 제3 제2형 소자의 출력단자의 출력 전압이 상기 제2 제1형소자와 상기 제2 제2형소자의 게이트에 피드백되도록 구성되는 것을 특징으로 하는 다중 문턱전압 소자를 기반으로 하는 4진법 논리 인버터를 제공한다.
상기 제1 내지 제3 제1형소자들과 상기 제1 내지 제3 제2형소자들이 상보회로 방식의 대칭구조를 가지는 것을 특징으로 한다.
상기 제1형소자와 제2형소자는, 문턱 전압 조절이 가능한 스위칭 반도체 소자인 것을 특징으로 한다.
상기 제1형소자와 제2형소자는, 문턱 전압 조절이 가능한 CNTFET(Carbon nanotube field effect transistor) 또는 그래핀 바리스터 소자 중 어느 하나인 것을 특징으로 한다.
상기 제1 제1형소자, 제2 제1형소자, 제3 제1형소자는 서로 다른 문턱전압을 가지는 P형인 P1, PD 및 P2 CNTFET 또는 그래핀 바리스터 소자로 구성되고, 상기 제1 제2형소자, 제2 제2형소자 및 제3 제2형 소자는 서로 다른 문턱전압을 가지는 N형인 N1, ND 및 N2 CNTFET 또는 그래핀 바리스터 소자로 구성되는 것을 특징으로 한다.
게이트 전압(Vin)이 0V인 경우, P1 온(ON), PD 오프(OFF), P2 온(ON), N1 오프(OFF), N2 오프(OFF) 및 ND 온(ON) 상태로 되어 출력 전압(Vout)이 4진법 3에 대응하는 구동전압 VDD로 출력되고, 게이트 전압(Vin)이 커 짐에 따라 P1, PD, P2, N1, ND 및 N2가 문턱 전압에 따라 온/오프(ON/OFF)되어 상호 작용 하는 것에 의해 출력 전압(Vout)이 4진법 2에 대응하는 (2/3)(VDD)+(1/3)(Vss), 4진법 1에 대응하는 (1/3)(VDD)+(2/3)(Vss) 또는 4진법 0 대응하는 Vss로 출력되어 4진법 논리인버터 동작하도록 구성되는 것을 특징으로 한다.
상술한 본 발명의 일 실시예들에 따르면, 다치 로직 기술의 하나인 4진법 연산 처리를 수행하도록 다중 문턱 전압 소자를 기반으로 하는 4진법 논리 인버터를 구현하는 것에 의해 종래기술의 2진법 논리회로에서의 스케일링의 한계를 극복하여, 2진 회로에 비해 같은 배선을 통해 더 많은 정보 전달이 가능하며, 이진 기반의 로직 시스템보다 더 적은 수의 소자로 같은 기능을 구현할 수 있고, 사용 소자 수 감소로 인해 배선 길이 감소 및 소모전력을 절감시키는 효과를 제공한다.
또한, 본 발명은 다치 로직회로를 사용하여 저전압, 고집적 정보처리에 유리한 설계를 가능하게 하는 효과를 제공한다.
도 1은 다치 로직 시스템의 이론적 연산 효율 및 상대적 배선 감소 비율을 나타내는 도표이다.
도 2는 종래기술의 다중 문턱전압 기반 3진 논리 인버터의 구성도 및 등가 회로도이다.
도 3은 본 발명의 일 실시예의 다중 문턱전압 소자를 이용한 4진법 논리인버터의 구성도이다.
도 4는 본 발명의 실험예의 6개의 그래핀 바리스터 소자를 이용하여 제작된 4진법 논리인버터의 회로도이다.
도 5는 도 4의 4진법 논리인버터의 입력 전압에 대한 출력 전압을 나타내는 그래프이다.
도 6은 도 5의 4진법 논리인버터의 각 소자의 게이트 전압에 따른 드레인 전류 변화를 나타내는 그래프이다.
도 7은 도 4의 4진법 논리인버터의 시뮬레이션 결과를 나타내는 도면이다.
도 8은 종래기술의 CNTFET 기반의 제1의 4진법 논리인버터의 회로도이다.
도 9는 종래기술의 CNTFET 기반의 제2의 4진법 논리인버터의 회로도이다.
하기에서 본 발명을 설명함에 있어서, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다.
본 발명의 개념에 따른 실시예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로, 특정 실시예들을 도면에 예시하고 본 명세서 또는 출원서에 상세하게 설명하고자 한다. 그러나 이는 본 발명의 개념에 따른 실시예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명은 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 본 발명의 실시예를 나타내는 첨부 도면을 참조하여 본 발명을 더욱 상세히 설명한다.
도 1은 <STANLEY L. HURST, ITC, c-33, 1984>의 다치 로직 시스템의 이론적 연산 효율 및 상대적 배선 감소 비율을 나타내는 도표이다.
도 1에서, Rd에 비례하는 상기 컴플렉서티 C는 하기의 [수학식 1]로 산출된다.
[수학식 1]
Figure 112020035177199-pat00001
R에 독립적인 컴플렉서티 C는 하기의 [수학식 2]로 산출된다.
[수학식 2]
Figure 112020035177199-pat00002
k는 비례상수, N은 N=Rd 로 표현되는 임의의 숫자, d는 숫자 N을 표현하는데 필요한 자릿수, R은 N을 표현하는 진법의 기수이다.
도 1과 같이, 2진 로직 시스템을 100으로 한 경우의 다치 로직 시스템의 기수 R(radix: R)의 총 Rd에 비례하는 것으로 가정한 컴플렉서티(C: complexity) 비용(Cost C, assuming proportional to Rd), R에 독립적인 컴플렉서티 비용(Cost C, assuming idependent of R) 및 상호 연결 선 수의 이론적 감소 비율(Number of interconnect lines required compared to 100 binary lines)은 3진 다치 로직 시스템의 경우 95, 63.1, 64이고, 4진 다치 로직 시스템의 경우, 100, 50, 50이며, 이상에서 기수 R이 높아질수록 총 Rd에 비례하는 것으로 가정한 컴플렉서티(C: complexity) 비용은 증가하고, R에 독립적인 컴플렉서티 비용은 감소하며, 연결선 수 또한 감소한다.
즉, 기수 R이 커질수록 같은 배선에 더 많은 정보 전달이 가능하고, 이진 기반의 로직 시스템보다 더 적은 수의 소자로 같은 기능을 구현할 수 있으며, 사용 소자 수의 감소로 인해 배선 길이가 감소하여 소모 전력을 감소시킬 수 있어, 다치 로직회로를 사용하여 저전압, 고집적 정보 처리에 유리한 설계를 가능하도록 한다.
도 2는 종래기술의 다중 문턱전압 기반 3진 논리 인버터의 구성도(a) 및 등가 회로도(b)이다.
도2는 CNTFET, 그래핀 바리스터(grapheme barrister)의 문턱전압 조절을 이용한 다치 논리회로로서, 문턱전압을 자유롭게 조절할 수 있는 소자를 기반으로 3진 다치 로직 논리회로를 구현하였다. 이와 같이, 3진 로직 논리회로의 연구는 활발하지만 더 많은 정보를 처리할 수 있는 4진 로직에 대한 연구는 부족한 실정이다. 따라서 4진법 로직 회로를 적은 숫자의 소자로 구현하는 경우 비용 감소, 소비전력 저감, 고 집적화, 데이터 처리 용량 등에서 더 높은 효율을 낼 수 있게 된다.
도 3은 본 발명의 일 실시예의 다중 문턱전압 소자를 이용한 4진법 논리인버터(1)의 구성도이다.
도 3과 같이, 상기 4진법 논리인버터(1)는 서로 직렬로 접속되는 제1 제1형소자 및 제2 제1형소자와 상기 제1 제1형소자와 제2 제1형소자와 병렬로 접속되는 제3 제1형 소자를 포함하고, 상기 제1 제1형소자와 상기 제3 제1헝소자는 게이트 제어전압을 인가 받도록 구성된 제1형 소자부(10)와, 서로 직렬로 접속되는 제1 제2형소자 및 제2 제2형소자와, 상기 제1 제2형소자와 제2 제2형소자와 병렬로 접속되는 제3 제2형 소자를 포함하고, 상기 제1 제2형 소자와 상기 제3 제2형 소자는 게이트 제어전압을 인가 받도록 구성된 제2형 소자부(20)를 포함하고, 상기 제1 제1형소자와 상기 제3 제1형소자에 구동 전압이 인가되며, 상기 제1 제2형소자와 상기 제3 제2형소자에 기준 전압이 인가되고, 상기 제3 제1형소자의 출력단자 및 상기 제3 제2형 소자의 출력단자의 출력 전압이 상기 제2 제1형소자와 상기 제2 제2형소자의 게이트에 피드백되도록 구성되는 것을 특징으로 한다.
상기 구성에서 상기 제1형소자와 제2형소자는, 문턱 전압 조절이 가능한 CNTFET 또는 그래핀 바리스터 소자 등의 문턱 전압 조절이 가능한 스위칭 반도체 소자로 구성될 수 있다.
도 4는 본 발명의 실험예의 6개의 그래핀 바리스터 소자를 이용하여 제작된 4진법 논리인버터의 회로도이며, 도 5는 도 4의 4진법 논리인버터의 입력 전압에 대한 출력 전압을 나타내는 그래프이고, 도 6은 도 5의 4진법 논리인버터의 게이트 전압에 따른 드레인 전류 변화를 나타내는 그래프이고, 도 7은 도4의 4진법 논리인버터의 시뮬레이션 결과를 나타내는 도면이다.
도 4 내지 도 7은 도 3의 제1형 소자부(10)의 상기 제1 제1형소자, 제2 제1형소자, 제3 제1형소자는 서로 다른 문턱전압을 가지는 P형인 P1, PD 및 P2 CNTFET 또는 그래핀 바리스터 소자로 구성하고, 제2형 소자부(20)의 상기 제1 제2형소자, 제2 제2형소자 및 제3 제2형 소자는 서로 다른 문턱전압을 가지는 N형인 N1, ND 및 N2 CNTFET 또는 그래핀 바리스터 소자로 구성하였다. 이때, 각각의 문턱 전압은 도 5의 그래프와 같다.
상술한 구성의 도 4의 4진법 논리인버터는, 도 6 및 도 7에서와 같이, 게이트 전압(Vin)이 0V인 경우, P1 온(ON), PD 오프(OFF), P2 온(ON), N1 오프(OFF), N2 오프(OFF) 및 ND 온(ON) 상태로 되어 출력 전압 (Vout)이 4진법 3에 대응하는 구동전압 VDD와 기준 전압 VSS의 차인 VDD (VDD가 2V, VSS가 0V인 경우 2V)로 출력되고, 게이트 전압(Vin)이 커 짐에 따라 P1, PD, P2, N1, ND 및 N2가 문턱 전압에 따라 온/오프(ON/OFF)되어 상호 작용 하는 것에 의해 출력 전압(Vout)이 4진법 2에 대응하는 (2/3)(VDD)+(1/3)(Vss)(VDD가 2V, VSS가 0V인 경우 1.33V), 4진법 1에 대응하는 (1/3)(VDD)+(2/3)(Vss)(VDD가 2V, VSS가 0V인 경우 0.66V) 및 4진법 0 대응하는 Vss(VDD가 2V, VSS가 0V인 경우 0V)로 출력되어 4진법 논리인버터로 동작하게 된다.
도 4 및 도 7을 참조하여, VDD를 2V, VSS를 0V로 하여 상기 4진법 논리 인버터 회로(1)의 구동을 더욱 상세히 설명하면 다음과 같다. 도 4 및 도 7의 경우, P형인 P1와 PD, N형인 N1와 ND 의 게이트에 입력전압(Vin)이 인가된다.
도 7의 (a) 상태에서는 도 4의 P2가 켜진 상태로 2V가 출력 전압(VOUT) 값으로 출력된다. 이 경우, P1과 ND도 켜져 있으나 PD와 N1이 꺼져있기 때문에 출력단자에 영향을 주지 못한다.
도 7의 (b) 상태에서는 출력 전압이 1.33V에 가까워 짐에 따라 PD와 ND, N1이 모두 켜지고, 부의 피드백(negative feedback)에 의해 출력 전압(Vout)이 (2/3)(VDD)+(1/3)(Vss) (1.33V)로 고정된다.
도 7의 (c) 상태에서는 입력 전압의 감소에 따라 ND가 꺼지고 N2가 켜지면서 전압 분배 법칙에 따라 (1/3)(VDD)+(2/3)(Vss) (0.66V)의 전압이 출력 전압(Vout) 값으로 출력된다.
도 7의 (d) 상태에서는 N2 이외의 P1, P2, ND가 모두 꺼져 VSS (0V)의 전압이 출력 전압(Vout) 값으로 출력된다. 이 경우, N1과 PD는 켜져 있으나 ND와 P1이 꺼져있기 때문에 출력단자에 영향을 주지 못한다.
도 4 내지 도 7과 같이, 그래핀 도핑을 통해 6개의 서로 다른 문턱전압을 가지는 소자를 적용한 4진법 논리 회로로서, 6개의 적은 수의 소자를 이용하여 4진 논리 인버터를 설계하여, 4 개의 정보 상태가 안정적으로 유지되고, VDD (VDD가 2V, VSS가 0V인 경우 2V), (2/3)(VDD)+(1/3)(Vss) (VDD가 2V, VSS가 0V인 경우 1.33V), (1/3)(VDD)+(2/3)(Vss)(VDD가 2V, VSS가 0V인 경우 0.66V), Vss(VDD가 2V, VSS가 0V인 경우 0V)로 정확한 값을 높은 성능의 회로 설계가 가능하였다.
단일 소자 Id-Vd 커브를 분석하여 각 상태 별 동작 원리를 파악하는 것에 의해, 다중 문턱 방식의 어느 소자로도 구현이 가능한 것을 확인하였다.
도 8은 종래기술의 CNTFET 기반의 제1의 4진법 논리인버터의 회로도이고, 도9는 종래기술의 CNTFET 기반의 제2의 4진법 논리인버터의 회로도이다.
도 8과 같이 종래기술의 4진법 논리인버터는 많은 수(10개)의 소자를 필요로 하거나, 도 9와 같이, 상보 회로가 아닌 로드 저항 방식을 사용해서 정확한 오프(OFF) 상태를 얻지 못하는 문제가 있는 것을 확인하였다. 따라서 적은 소자 수로 완전하게 동작하여 4진법 논리 회로를 구현할 필요가 있음도 확인하였다.
이와 달리, 도 4 내지 도 7과 같이, 본 발명의 일 실시예의 그래핀 도핑을 통해 4개의 서로 다른 문턱전압을 가지는 소자를 적용한 4진법 논리인버터는 정해진 범위에서 4개의 상태가 안정적으로 유지된다. 필요 소자의 수도 6개로 현재까지 가장 적은 수의 소자로 4진법 논리인버터를 구현할 수 있었다. 상보회로 방식으로 상하 대칭 구조를 가져 공정 설계에 유리하고, 0, 3 상태에서 누설 전류가 없었다.
이러한 본 발명의 일 실시예의 그래핀 도핑을 통해 4개의 서로 다른 문턱전압을 가지는 소자를 적용한 4진법 논리인버터는 다중 문턱 전압 기반의 로직 회로이기 때문에 공정 실현성이 높고, 인버터는 어느 로직에서나 가장 기본이 되는 회로로 활용성이 매우 높다.
상술한 본 발명의 일 실시예의 서로 다른 문턱전압을 가지는 소자를 적용한 4진법 논리인버터는, 기존 이진 논리 회로에 비해 회로 구성에 사용되는 소자 개수 감소로 회로 복잡도와 배선길이를 감소시켜 소모 전력을 효과적으로 감소시킨다. 또한, 3진 논리와 같은 소자 수로 4진 논리 회로를 구현할 수 있도록 하며, 같은 전력을 소모해 더 많은 정보를 처리할 수 있도록 한다. 따라서 다치 로직 기반의 저전력 미래 반도체 설계 기술을 확보할 수 있도록 한다.
또한, 본 발명의 일 실시예의 서로 다른 문턱전압을 가지는 소자를 적용한 4진법 논리인버터는, CNTFET 또는 그래핀 바리스터 이외에도 문턱 전압 조절이 가능한 소자를 이용하여 설계가 가능하므로, 다양한 소자로의 응용을 가능하게 한다.
이에 따라, 본 발명의 일 실시예의 서로 다른 문턱전압을 가지는 소자를 적용한 4진법 논리인버터는, 연결선의 복잡도 증가에 따라 진법이 높아질수록 얻는 이득이 커지며, 보다 더 적은 복잡도로 많은 정보를 처리할 수 있도록 하므로 4진법 로직 시스템의 발전 동력으로 작용할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술적 분야의 통상의 지식을 가진 자라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
1: 4진법 논리인버터

Claims (6)

  1. 서로 직렬로 접속되는 제1 제1형소자 및 제2 제1형소자와, 상기 제1 제1형소자와 제2 제1형소자와 병렬로 접속되는 제3 제1형 소자를 포함하고, 상기 제1 제1형 소자와 상기 제3 제1형 소자는 게이트 제어전압을 인가 받도록 구성된 제1형 소자부;와,
    서로 직렬로 접속되는 제1 제2형소자 및 제2 제2형소자와, 상기 제1 제2형소자와 제2 제2형소자와 병렬로 접속되는 제3 제2형 소자를 포함하고, 상기 제1 제2형 소자와 상기 제3 제2형 소자는 게이트 제어전압을 인가 받도록 구성된 제2형 소자부;를 포함하고,
    상기 제1 제1형소자와 상기 제3 제1형소자에 구동 전압이 인가되며,
    상기 제1 제2형소자와 상기 제3 제2형소자에 기준 전압이 인가되고,
    상기 제3 제1형소자의 출력단자 및 상기 제3 제2형 소자의 출력단자의 출력 전압이 상기 제2 제1형소자와 상기 제2 제2형소자의 게이트에 피드백되도록 구성되는 것을 특징으로 하고,
    상기 제1 제1형소자, 제2 제1형소자 및 제3 제1형소자는 서로 다른 문턱전압을 가지는 P형인 P1, PD 및 P2 CNTFET 또는 그래핀 바리스터 소자로 구성되고,
    상기 제1 제2형소자, 제2 제2형소자 및 제3 제2형 소자는 서로 다른 문턱전압을 가지는 N형인 N1, ND 및 N2 CNTFET 또는 그래핀 바리스터 소자로 구성되는 것을 특징으로 하고,
    게이트 전압(Vin)이 0V인 경우, P1 온(ON), PD 오프(OFF), P2 온(ON), N1 오프(OFF), N2 오프(OFF) 및 ND 온(ON) 상태로 되어 출력 전압(Vout)이 4진법 3에 대응하는 구동전압 VDD로 출력되고, 게이트 전압(Vin)이 커 짐에 따라 P1, PD, P2, N1, ND 및 N2가 문턱 전압에 따라 온/오프(ON/OFF)되어 상호 작용 하는 것에 의해 출력 전압(Vout)이 4진법 2에 대응하는 (2/3)(VDD)+(1/3)(Vss), 4진법 1에 대응하는 (1/3)(VDD)+(2/3)(Vss) 또는 4진법 0 대응하는 Vss로 출력되어 4진법 논리인버터 동작하도록 구성되는 것을 특징으로 하는 다중 문턱전압 소자를 기반으로 하는 4진법 논리 인버터.
  2. 제1항에 있어서,
    상기 제1 내지 제3 제1형소자들과 상기 제1 내지 제3 제2형소자들이 상보회로 방식의 대칭구조를 가지는 것을 특징으로 하는 다중 문턱전압 소자를 기반으로 하는 4진법 논리 인버터.
  3. 삭제
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  5. 삭제
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