JPH02163808A - 定電流供給回路 - Google Patents
定電流供給回路Info
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- JPH02163808A JPH02163808A JP63318801A JP31880188A JPH02163808A JP H02163808 A JPH02163808 A JP H02163808A JP 63318801 A JP63318801 A JP 63318801A JP 31880188 A JP31880188 A JP 31880188A JP H02163808 A JPH02163808 A JP H02163808A
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- 230000007423 decrease Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 229920006395 saturated elastomer Polymers 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 1
- 239000000463 material Substances 0.000 description 1
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-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
- G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
- G05F3/247—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage producing a voltage or current as a predetermined function of the supply voltage
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、定電流供給回路に関し、特に、半絶縁性砒化
ガリウム基板上等に形成された集積回路へ定電流を供給
するための、ＦＥＴ（電界効果トラジスタ）によって構
成された定を流供給回路に関する。
ガリウム基板上等に形成された集積回路へ定電流を供給
するための、ＦＥＴ（電界効果トラジスタ）によって構
成された定を流供給回路に関する。
［従来の技術〕
従来、この種の定電流供給回路は、第３図（ａ）に示す
ように、ＦＥＴＱのソースとゲートを同一電源３０１に
接続することによりＦＥＴＱのゲート・ソース間電圧（
以下、ＶＯ２と記す）を０■に固定し、ドレインを電流
供給端子３０２とするか、あるいは第３図（ｂ）に示す
様にＦＥＴＱのソースと電源３０１間に抵抗Ｒを挿入し
、ゲート端子３０３に内部発生電圧または外部電源によ
り一定電圧を印加し、ＦＥＴＱのドレインを電流供給端
子３０２とする回路となっていた。そして、これらの回
路では、ＦＥＴを飽和領域で動作せしめ、ＦＥＴのもつ
定電流特性を利用することによ゛り定電流を供給するも
のであった。
ように、ＦＥＴＱのソースとゲートを同一電源３０１に
接続することによりＦＥＴＱのゲート・ソース間電圧（
以下、ＶＯ２と記す）を０■に固定し、ドレインを電流
供給端子３０２とするか、あるいは第３図（ｂ）に示す
様にＦＥＴＱのソースと電源３０１間に抵抗Ｒを挿入し
、ゲート端子３０３に内部発生電圧または外部電源によ
り一定電圧を印加し、ＦＥＴＱのドレインを電流供給端
子３０２とする回路となっていた。そして、これらの回
路では、ＦＥＴを飽和領域で動作せしめ、ＦＥＴのもつ
定電流特性を利用することによ゛り定電流を供給するも
のであった。
［発明が解決しようとする問題点］
上述した従来の定電流回路は、ＦＥＴのしきい値電圧が
一定である限り優れた定電流特性を示すが、ＦＥＴの飽
和電流は、ＦＥＴのしきい値電圧〈以下、Ｖｔと記す）
の２乗に比例するものであるため、ＦＥＴのｖＴが設計
値からずれると供給電流が設計値から大幅にずれてしま
い、これを用いた論理回路や出力回路はノイズマージン
が低下したり、出力レベルが設計値から大きくずれると
いう欠点がある。
一定である限り優れた定電流特性を示すが、ＦＥＴの飽
和電流は、ＦＥＴのしきい値電圧〈以下、Ｖｔと記す）
の２乗に比例するものであるため、ＦＥＴのｖＴが設計
値からずれると供給電流が設計値から大幅にずれてしま
い、これを用いた論理回路や出力回路はノイズマージン
が低下したり、出力レベルが設計値から大きくずれると
いう欠点がある。
［問題点を解決するための手段］
本発明の定電流供給回路は、ドレインが第１の電源に接
続され、ゲートとソースが接続された第１のＦＥＴと、
一端が前記第１のＦＥＴのソースに接続され、他端が第
２の電源に接続されたインピーダンス素子と、ドレイン
が前記第１の電源に接続され、ゲートとソースが接続さ
れた第２のＦＥＴと、ドレインが前記第２のＦＥＴのソ
ースに接続され、ゲートが前記第１のＦＥＴのソースに
接続され、ソースが前記第２の電源に接続された第３の
ＦＥＴと、ドレインが電流供給端子に接続され、ゲート
が前記第３のＦＥＴのソースに接続され、ソースが前記
第２の電源に接続された第４のＦＥＴとから構成されて
いる。
続され、ゲートとソースが接続された第１のＦＥＴと、
一端が前記第１のＦＥＴのソースに接続され、他端が第
２の電源に接続されたインピーダンス素子と、ドレイン
が前記第１の電源に接続され、ゲートとソースが接続さ
れた第２のＦＥＴと、ドレインが前記第２のＦＥＴのソ
ースに接続され、ゲートが前記第１のＦＥＴのソースに
接続され、ソースが前記第２の電源に接続された第３の
ＦＥＴと、ドレインが電流供給端子に接続され、ゲート
が前記第３のＦＥＴのソースに接続され、ソースが前記
第２の電源に接続された第４のＦＥＴとから構成されて
いる。
［実施例コ
次に、図面を参照して本発明の一実施例について説明す
る。
る。
第１図は、本発明の一実施例を示す回路図であって、こ
の実施例では、ＦＥＴＱ６、Ｑ７から構成され、入力端
子■１、参照電圧印加端子■２、第１、第２の出力端子
０１．０２を有するオーブンドレイン型差動論理回路に
定電流を供給している。この論理回路では、出力端子０
１，０２を終端抵抗を介して終端することにより、終端
電位をハイレベルとし、終端抵抗の値と供給される定電
流の値できまる電位差を論理レベルとする論理が構成で
きる。
の実施例では、ＦＥＴＱ６、Ｑ７から構成され、入力端
子■１、参照電圧印加端子■２、第１、第２の出力端子
０１．０２を有するオーブンドレイン型差動論理回路に
定電流を供給している。この論理回路では、出力端子０
１，０２を終端抵抗を介して終端することにより、終端
電位をハイレベルとし、終端抵抗の値と供給される定電
流の値できまる電位差を論理レベルとする論理が構成で
きる。
定電流供給回路１００は、高電位電源１０１と低電位電
源１０２との間に配置されている。ドレインが高電位電
源１０１に接続されたＦＥＴＱＩのゲートは、そのソー
スと接続され、そのソースは、順方向に直列に接続され
た３個のダイオードＤＩ、Ｄ２およびＤ３を介して低電
位電源１０２に接続されるとともに、ＦＥＴＱ２および
Ｑ３のドレインと接続されている。ＦＥＴＱ２のゲート
は、そのソースと接続され、そのソースは、順方向に接
続されたダイオードＤ４と、抵抗Ｒ１およびＲ２からな
る第１の直列抵抗回路との並列回路を介して低電位電源
１０２と接続されている。ＦＥＴＱ３のゲートは、その
ソースに接続され、そのソースは、ＦＥＴＱ４と、抵抗
Ｒ３およびＲ４からなる第２の直列抵抗回路との並列回
路を介して、低電位電源１０２と接続されている。第１
の直列抵抗回路の節点Ｎ３にはＦＥＴＱ４のゲートが、
また、第２の直列抵抗回路の節点Ｎ５にはＦＥＴＱ５の
ゲートが接続されている。ＦＥＴＱ５のドレインは、定
電流の供給を受ける回路（この例では、ＦＥＴＱ６、Ｑ
７からなる差動論理回路）へ接続され、そのソースは低
電位電源１０２と接続されている。この回路では、ＦＥ
ＴＱＩのソースが接続された節点Ｎ１の電位は、低電位
電源よりダイオードの順方向電圧（以下、ＶＰと記す）
３段分高い電位にあるので、ここに接続された配線１０
３は中電位電源となされているやこの回路は、次のよう
にしてＶＴのずれを補償している。今、ＶＴが設計値よ
りも負側にずれたとする。中電位電源１０３の電位は、
低電位電源１０２よりダイオードのＶＦ３段分高い電位
であり、また節点Ｎ２の電位は、電源１０２の電位より
ダイオードのＶＦ１段分高い電位であるため、ＦＥＴＱ
２のドレイン・ソース間電圧（以下、Ｖｏｓと記す）は
、絶えずダイオードのＶ、２段分あり、飽和状態にある
。また、ゲート・ソース間電圧はＯＶであるため、ＶＴ
が負側にずれるとＦＥＴＱ２のドレイン・ソース間電流
（以下、１０８と記す）が増加する。従って、ダイオー
ドＤ４のＶＰが増加して節点Ｎ２の電位が上層し、これ
にともない節点Ｎ３の電位が上昇する。節点Ｎ３の電位
が上昇すると、ＦＥＴＱ４のＶＯ２は増加して工Ｄ５が
増加するが、ＦＥＴＱ３のＶＯ２はＯｖであるため、Ｆ
ＥＴＱ３、Ｑ４が共に飽和するようなゲート幅比であれ
ば、ＦＥＴＱ４のＩＤ５の増加をＦＥＴＱ３のＶＤＳを
増加させることで吸収しようとするため、節点Ｎ４の電
位が、節点Ｎ３の電位上昇に対してきわめて敏感に下降
し、これにともない節点Ｎ５の電位が下降する。一方、
７丁が負側にずれたことにより、ＦＥＴＱ５の工。、は
増加する傾向にあるが、節点Ｎ５の電位が下降するため
ＦＥＴＱ５のＶｏｇは減少し、その結果７丁が負側にず
れたことによる影響を相殺することが可能であり、ＦＥ
ＴＱ５の■Ｄｓを一定に保つことができる。よって、出
力端子０１．０２の出力振幅は一定に保たれ、７丁の変
化に対して安定した出力レベルを得ることができる。
源１０２との間に配置されている。ドレインが高電位電
源１０１に接続されたＦＥＴＱＩのゲートは、そのソー
スと接続され、そのソースは、順方向に直列に接続され
た３個のダイオードＤＩ、Ｄ２およびＤ３を介して低電
位電源１０２に接続されるとともに、ＦＥＴＱ２および
Ｑ３のドレインと接続されている。ＦＥＴＱ２のゲート
は、そのソースと接続され、そのソースは、順方向に接
続されたダイオードＤ４と、抵抗Ｒ１およびＲ２からな
る第１の直列抵抗回路との並列回路を介して低電位電源
１０２と接続されている。ＦＥＴＱ３のゲートは、その
ソースに接続され、そのソースは、ＦＥＴＱ４と、抵抗
Ｒ３およびＲ４からなる第２の直列抵抗回路との並列回
路を介して、低電位電源１０２と接続されている。第１
の直列抵抗回路の節点Ｎ３にはＦＥＴＱ４のゲートが、
また、第２の直列抵抗回路の節点Ｎ５にはＦＥＴＱ５の
ゲートが接続されている。ＦＥＴＱ５のドレインは、定
電流の供給を受ける回路（この例では、ＦＥＴＱ６、Ｑ
７からなる差動論理回路）へ接続され、そのソースは低
電位電源１０２と接続されている。この回路では、ＦＥ
ＴＱＩのソースが接続された節点Ｎ１の電位は、低電位
電源よりダイオードの順方向電圧（以下、ＶＰと記す）
３段分高い電位にあるので、ここに接続された配線１０
３は中電位電源となされているやこの回路は、次のよう
にしてＶＴのずれを補償している。今、ＶＴが設計値よ
りも負側にずれたとする。中電位電源１０３の電位は、
低電位電源１０２よりダイオードのＶＦ３段分高い電位
であり、また節点Ｎ２の電位は、電源１０２の電位より
ダイオードのＶＦ１段分高い電位であるため、ＦＥＴＱ
２のドレイン・ソース間電圧（以下、Ｖｏｓと記す）は
、絶えずダイオードのＶ、２段分あり、飽和状態にある
。また、ゲート・ソース間電圧はＯＶであるため、ＶＴ
が負側にずれるとＦＥＴＱ２のドレイン・ソース間電流
（以下、１０８と記す）が増加する。従って、ダイオー
ドＤ４のＶＰが増加して節点Ｎ２の電位が上層し、これ
にともない節点Ｎ３の電位が上昇する。節点Ｎ３の電位
が上昇すると、ＦＥＴＱ４のＶＯ２は増加して工Ｄ５が
増加するが、ＦＥＴＱ３のＶＯ２はＯｖであるため、Ｆ
ＥＴＱ３、Ｑ４が共に飽和するようなゲート幅比であれ
ば、ＦＥＴＱ４のＩＤ５の増加をＦＥＴＱ３のＶＤＳを
増加させることで吸収しようとするため、節点Ｎ４の電
位が、節点Ｎ３の電位上昇に対してきわめて敏感に下降
し、これにともない節点Ｎ５の電位が下降する。一方、
７丁が負側にずれたことにより、ＦＥＴＱ５の工。、は
増加する傾向にあるが、節点Ｎ５の電位が下降するため
ＦＥＴＱ５のＶｏｇは減少し、その結果７丁が負側にず
れたことによる影響を相殺することが可能であり、ＦＥ
ＴＱ５の■Ｄｓを一定に保つことができる。よって、出
力端子０１．０２の出力振幅は一定に保たれ、７丁の変
化に対して安定した出力レベルを得ることができる。
逆に、７丁が正側にずれると、ＦＥＴＱ２の工。５が減
少して節点Ｎ２、Ｎ３の電位が下降する。
少して節点Ｎ２、Ｎ３の電位が下降する。
すると、ＦＥＴＱ４のＩｏｓが減少して節点Ｎ４、Ｎ５
の電位がきわめて敏感に上昇し、ＦＥＴＱ５のＶ。二が
増加するため、ｉｎｓを一定に保つことができる。
の電位がきわめて敏感に上昇し、ＦＥＴＱ５のＶ。二が
増加するため、ｉｎｓを一定に保つことができる。
例えば、Ｖ工＝−０，４Ｖを設計中心としたとき、ｖＴ
が±０，２Ｖずれると従来例の第３図（ｂ）の回路では
供給電流は、設計値に対して約１５％変動していたが、
この実施例の回路では５％以下の変動に押さえることが
できる。
が±０，２Ｖずれると従来例の第３図（ｂ）の回路では
供給電流は、設計値に対して約１５％変動していたが、
この実施例の回路では５％以下の変動に押さえることが
できる。
この実施例の回路は、各節点の電位が、低電位電源１０
２よりダイオードのＶＰを基本として決められているた
め、電源電圧変動に対しても安定した動作が保証されて
いる６丈な、抵抗はｔ位差の分割に用いるだけであるた
め、比精度は問題となるが、絶対精度に対しては許容範
囲が広く、抵抗値変動に対しても安定した動作が得られ
る。
２よりダイオードのＶＰを基本として決められているた
め、電源電圧変動に対しても安定した動作が保証されて
いる６丈な、抵抗はｔ位差の分割に用いるだけであるた
め、比精度は問題となるが、絶対精度に対しては許容範
囲が広く、抵抗値変動に対しても安定した動作が得られ
る。
次に、第２図を参照して、本発明の他の実施例について
説明する。この実施例の回路では、先の実施例における
ダイオードＤ４を除去し、さらに定電流の供給を受ける
回路としてＦＥＴＱ８、Ｑ９、ＱＩＯおよびダイオード
Ｄ５により精成されるＢ Ｆ Ｌ （Ｂｕｆｆｅｒｅｄ
ＦＥＴ Ｌｏｇｉｃ）のレベルシフト部が接続されて
いる。この回路ではＦＥＴＱＩＯのゲートは、入力端子
Ｉ３に接続され、そのソースは低電位第２を源１０４と
接続され、そして、レベルシフトダイオードＤ５のカソ
ードと定電流供給ＦＥＴＱ５のドレインとの接続点が出
力端子０３に接続されている。
説明する。この実施例の回路では、先の実施例における
ダイオードＤ４を除去し、さらに定電流の供給を受ける
回路としてＦＥＴＱ８、Ｑ９、ＱＩＯおよびダイオード
Ｄ５により精成されるＢ Ｆ Ｌ （Ｂｕｆｆｅｒｅｄ
ＦＥＴ Ｌｏｇｉｃ）のレベルシフト部が接続されて
いる。この回路ではＦＥＴＱＩＯのゲートは、入力端子
Ｉ３に接続され、そのソースは低電位第２を源１０４と
接続され、そして、レベルシフトダイオードＤ５のカソ
ードと定電流供給ＦＥＴＱ５のドレインとの接続点が出
力端子０３に接続されている。
この実施例でも、７丁が設計値より負（正）側にずれる
と、ＦＥＴＱ２の電流が増加（減少）して、節点Ｎ２、
Ｎ３の電位を下降〈上昇）せしめて、■、のずれを補償
している。
と、ＦＥＴＱ２の電流が増加（減少）して、節点Ｎ２、
Ｎ３の電位を下降〈上昇）せしめて、■、のずれを補償
している。
なお、本発明は、ＭＥＳＦＥＴ、ＪＰＥＴ以外に６Ｍ
ＯＳ Ｆ Ｅ Ｔにも適用できるものであり、丈な、本
発明の回路素子が形成される基板材料としては、砒化ガ
リウム以外の化合物半導体または単体の半導体を用いう
る。
ＯＳ Ｆ Ｅ Ｔにも適用できるものであり、丈な、本
発明の回路素子が形成される基板材料としては、砒化ガ
リウム以外の化合物半導体または単体の半導体を用いう
る。
［発明の効果コ
以上説明したように、本発明は、ＦＥＴの■。
の設計値からのずれをＦＥＴＱ２とインピーダンス回路
との直列回路によって電圧変化の形で検知し、この電圧
変化をＦＥＴＱ３およびＱ４の直列接続回路によて鋭敏
に感応せしめて、定電流供給ＦＥＴＱ５のゲート電位を
、Ｖｔの設計値からのずれを補償するように補正するも
のであるので、本発明によれば、ＶＴが設計値からずれ
ても設計値通りの安定した電流を供給することができ、
また、本発明の定電流供給回路によって電流の供給を受
ける回路を安定にかつ正確に作動させることができる。
との直列回路によって電圧変化の形で検知し、この電圧
変化をＦＥＴＱ３およびＱ４の直列接続回路によて鋭敏
に感応せしめて、定電流供給ＦＥＴＱ５のゲート電位を
、Ｖｔの設計値からのずれを補償するように補正するも
のであるので、本発明によれば、ＶＴが設計値からずれ
ても設計値通りの安定した電流を供給することができ、
また、本発明の定電流供給回路によって電流の供給を受
ける回路を安定にかつ正確に作動させることができる。
第１図、第２図は、それぞれ本発明の実施例を示す回路
図、第３図（ａ＞、（ｂ）は、従来例分示す回路図であ
る。 １００・・・定電流供給回路、 １０１・・・高電位電
源、 １０２・・・低電位電源、 １０３・・・配線、
１０４・・・低電位第２電源、 Ｉ１、工３・・入力
端子、 Ｉ２・・・参照電圧印加端子、 ０１．０２．
０３・・出力端子、 Ｑ１〜ＱＩＯ・・・ＦＥ”Ｉ”、
Ｒ１−Ｒ４・・・抵抗、 Ｄ１〜Ｄ５・・・ダイオード
、Ｎ１〜Ｎ５・・・節点。
図、第３図（ａ＞、（ｂ）は、従来例分示す回路図であ
る。 １００・・・定電流供給回路、 １０１・・・高電位電
源、 １０２・・・低電位電源、 １０３・・・配線、
１０４・・・低電位第２電源、 Ｉ１、工３・・入力
端子、 Ｉ２・・・参照電圧印加端子、 ０１．０２．
０３・・出力端子、 Ｑ１〜ＱＩＯ・・・ＦＥ”Ｉ”、
Ｒ１−Ｒ４・・・抵抗、 Ｄ１〜Ｄ５・・・ダイオード
、Ｎ１〜Ｎ５・・・節点。
Claims (1)
- ドレインが第１の電源に接続されゲートとソースが接続
された第１のＦＥＴと、一端が前記第１のＦＥＴのソー
スに接続され他端が第２の電源に接続されたインピーダ
ンス素子と、ドレインが前記第１の電源に接続されゲー
トとソースが接続された第２のＦＥＴと、ドレインが前
記第２のＦＥＴのソースに接続されゲートが前記第１の
ＦＥＴのソースに接続されソースが前記第２の電源に接
続された第３のＦＥＴと、ドレインが電流供給端子に接
続されゲートが前記第３のＦＥＴのソースに接続されソ
ースが前記第２の電源に接続された第４のＦＥＴとを具
備することを特徴とする定電流供給回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63318801A JP2705169B2 (ja) | 1988-12-17 | 1988-12-17 | 定電流供給回路 |
| US07/453,610 US4975631A (en) | 1988-12-17 | 1989-12-20 | Constant current source circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63318801A JP2705169B2 (ja) | 1988-12-17 | 1988-12-17 | 定電流供給回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02163808A true JPH02163808A (ja) | 1990-06-25 |
| JP2705169B2 JP2705169B2 (ja) | 1998-01-26 |
Family
ID=18103097
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63318801A Expired - Lifetime JP2705169B2 (ja) | 1988-12-17 | 1988-12-17 | 定電流供給回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4975631A (ja) |
| JP (1) | JP2705169B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008135114A (ja) * | 2006-11-28 | 2008-06-12 | Nec Electronics Corp | 半導体集積回路装置 |
| JP2011034547A (ja) * | 2009-08-05 | 2011-02-17 | Advance Connectek Inc | 定電流装置およびそれを用いたｌｅｄ装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10102443A1 (de) * | 2001-01-19 | 2002-08-01 | Infineon Technologies Ag | Stromquellenschaltung |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2826624C2 (de) * | 1978-06-19 | 1982-11-04 | Deutsche Itt Industries Gmbh, 7800 Freiburg | Integrierte IGFET-Konstantstromquelle |
| JPS5552611A (en) * | 1978-10-11 | 1980-04-17 | Nec Corp | Constant-current circuit |
| JPS56121114A (en) * | 1980-02-28 | 1981-09-22 | Seiko Instr & Electronics Ltd | Constant-current circuit |
| FR2494519A1 (fr) * | 1980-11-14 | 1982-05-21 | Efcis | Generateur de courant integre en technologie cmos |
| US4532467A (en) * | 1983-03-14 | 1985-07-30 | Vitafin N.V. | CMOS Circuits with parameter adapted voltage regulator |
-
1988
- 1988-12-17 JP JP63318801A patent/JP2705169B2/ja not_active Expired - Lifetime
-
1989
- 1989-12-20 US US07/453,610 patent/US4975631A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008135114A (ja) * | 2006-11-28 | 2008-06-12 | Nec Electronics Corp | 半導体集積回路装置 |
| JP2011034547A (ja) * | 2009-08-05 | 2011-02-17 | Advance Connectek Inc | 定電流装置およびそれを用いたｌｅｄ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4975631A (en) | 1990-12-04 |
| JP2705169B2 (ja) | 1998-01-26 |
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