JPH046912A - 遅延回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は画像信号分野等に使用可能な遅延回路に関し、
特に高速デジタル信号を比較的長い期間遅延するのに必
要な遅延回路に関する。

〔従来の技術〕

従来、デジタル信号を遅延する回路として種々に提案さ
れているが、高速デジタル信号を比較的長期間（例えば
１０ｎｓｅｃ以上）遅延可能な回路であって、かつ集積
化に適する回路としては第２図（ａ）に示すものが知ら
れている。

かかる遅延回路は同図（ａ）に示すように、遅延される
べき入力信号が印加される入力端子１００に第１のイン
バータ１０１を接続し、その出力端に抵抗１０２および
コンデンサ１０３からなる積分回路を接続し、さらにこ
の積分回路の節点１０２ａに第２のインバータ１０４を
接続して遅延信号１０５を得るように構成されている。

ここで、遅延信号の遅延時間は主として積分回路を構成
する抵抗１０２およびコンデンサ１０３の時定数によっ
て決定され、比較的長い遅延期間を設定することができ
る。

この回路の遅延動作を第２図（ｂ）のタイミングチャー
トを参照して説明する。今、入力端子１００に印加され
たデジタル信号のデユーティ比（デジタルパルスの１周
期ｔ１に対する）・イレベルの期間ｔ２の割合）を５０
％とする。入力信号は第１のインバータ１０１で反転さ
れ、次段の積分回路へ伝達される。積分回路ではＣとＲ
の時定数によりその立上り／立下り特性が決定され、節
点１０２ａの信号波形が決定される。そして、第２のイ
ンバータ１０４の論理スレッショールド電圧（ＶＴＨ）
を越えて変化した時、第２のインバータ１０４から遅延
信号１０５が得られる。この結果、遅延時間Ｔの遅延信
号が生成される。

〔発明が解決しようとする課題〕

上述した従来の遅延回路は少ない素子数で手軽に入力信
号を遅延できるため広く利用されているが、第１のイン
バータ１０１を構成する吸入用トランジスタとはき出し
用トランジスタのオン抵抗の値が同一とならず少なから
ずずれがあり、かつ各トランジスタの製造バラツキもあ
るため、各トランジスタ（図示せず）の吸入電流とはき
出し電流とが等しくならない。このため、節点１０２ａ
における信号の立上り時間と立下り時間とが一致しない
のが現状である。さらに、遅延信号１０５を取り出す第
２のインバータ１０４の論理スレッショルド電圧は、例
えば０Ｍ０８回路で第２のインバータ１０４を構成する
とチップ間で３０％〜７０％の範囲で論理振幅にバラツ
キが出る可能性がある。従って、第２のインバータ１０
４のスレッショルド電圧の論理振幅のバラツキが３０％
のチップであれば遅延時間Ｔが得られるものの、このバ
ラツキが７０％（ＶＴＨ’）のチップになると第２図（
ｂ）の１０５′で示すように遅延時間はＴ′となり誤差
はＴ１となる。一方、立下り時間については論理スレッ
ショルド電圧のバラツキにより誤差Ｔ２がさらに拡大し
、遅延信号のデユティ比（Ｔ＋’　：　Ｔ２’）が大き
く変動してしまい、ハイレベルもしくはロウレベルのパ
ルス幅カ狭くなり、次段に接続される回路を駆動できず
、誤動作を生じるといった欠点がある。例えば、８０ｎ
ｓｅｅの周期の入力信号の場合で、１０ｎｓｅｃの遅延
が得られるようにＣ，Ｒの定数を選んだ場合、第２のイ
ンバータの論理スレッショルド電圧が論理振幅の３０％
から７０％までバラツクと、ハイレベルのパルス幅は、
５２．２ｎｓｅｃから２７．８ｎｓｅｃまでのバラツキ
がでる。従って、この遅延信号を入力とする次段の回路
（特に図示せず）も必然的にデユーティ比の変動に依存
されないような特殊な回路しか使用できないという大き
な制約があった。

さらに、チップ間でバラツキが大きいため所望の特性の
チップを見つけ出すのに多大な時間を要するという欠点
があった。

〔課題を解決するための手段〕

本発明の遅延回路は、入力信号が印加される入力端子と
、前記入力信号の逆相の信号を生成するため前記入力端
子に接続された第一の入力回路と、前記入力信号の同相
の信号を生成するため前記入力端子に接続された第２の
入力回路と、第１の入力回路の出力が入力される第１の
積分回路と、第２の入力回路の出力が入力される第２の
積分回路と、第１の積分回路の出力と第２の積分回路の
出力が入力されるコンパレータとを有し、このコンパレ
ータの出力より前記入力信号の遅延信号が出力されるよ
うにしたことを特徴とするものである。

すなわち、本発明は遅延時間およびデユーティ比の変動
原因の一つとなっていた従来の第２のインバータを取り
除き、かつ第１のインバータに起因する変動原因に対し
ては、入力信号から正相および逆相の相違なる２つの信
号を生成して、夫々の信号の立上りと立下りの一致電圧
値を検出して一定のデユーティ比が得られるようにした
ものである。

〔実施例〕

以下、図面を参照して本発明の好適な一実施例を説明す
る。第１図（ａ）は本実施例の回路図である。同図の構
成は、デジタル信号が印加される入力端子１に第１の入
力回路（ここでは入力信号の逆相信号を生成するインバ
ータ２）と第２の入力回路（入力信号の正相信号を生成
するインバータ５．６）が共通に接続され、第１の入力
回路の出刃端には第１の積分回路（抵抗３．コンデンサ
４）が、また、第２の入力回路の出力端には第２の積分
回路（抵抗７．コンデンサ８）が夫々接続される。これ
ら第１および第２の積分回路の出力はコンパレータ９の
逆相および正相入力端に夫々対応して接続され、このコ
ンパレータ９から遅延信号１０が取り出される。

ここで、抵抗３，７の抵抗値およびコンデンサ４．８容
量値は、それぞれ同値になるように選択するものとし、
インバータ２，６の吸入電流同志とはき圧し電流同志が
それぞれ等しいとすれば、節点３ａと節点７ａの積分波
形の立上り時間同志、さらに立下り時間同志はほぼ等し
くなる。インバータ２，６は夫々同一チップ上に形成さ
れるものであるから、これら２つのインバータのトラン
ジスタ特性はほぼ同一のものを得ることができ、吸入電
流同志、はき出し電流同志の値を等しくすることに困難
性はない。

第１図（ｂ）を参照して遅延動作を説明する。まず、入
力端子１に印加されたデジタル信号はインバータ２で反
転され、逆相信号が第１の積分回路で積分される。同時
にインバータ５，６で生成された正相信号が第２の積分
回路により積分される。

各積分回路の節点３ａ、７ａには第１図（ｂ）の如き波
形が得られる。

これら第１および第２の積分回路の出力はコンパレータ
９に印加される。コンパレータ９の出力が変化する時点
は、節点３ａ、７ａの電位がほぼ等しくなり、わずかに
電位差が生じた時である。

ここで節点３ａと７ａに得られる波形の立上り。

立下り特性が対称であるから、コンパレータ９の圧力が
反転する時点は、入力端子１に印加された入力信号の立
上りの遅延Ｔ３と立下りの遅延Ｔ３とが夫々等しくなる
。すなわち、入力端子１に印加された入力信号に対応す
る遅延信号のデユティ比は入力信号のデユーティ比と同
じものが得られる。

本実施例で必要となるコンパレータ９としては種々のも
のが適用できるが、その−例を第３図に示す。

第３図のコンパレータの構成を説明する。逆相入力信号
は一入力端子３０１へ、正相入力信号は十入力端子３０
２に接続される。

ＮｃｈＭＯ３）ランジスタ３０６，３０７のゲートには
、それぞれ−入力端子３０１．十入力端子３０２が接続
され、その各々のトランジスタのドレインには負荷とし
てＰｃｈＭＯ８）ランジスタ３０５のゲートとドレイン
およびＰｃｈＭＯ８）ランジスタ３１１のドレインが接
続されさらにこれらのＰｃｈＭＯ８）ランジスタ３０５
，３１１のゲート同志は接続されている。また、Ｐｃｈ
ＭＯＳトランジスタ３０５，３１１のソースは電源端子
３１２に接続され、さらにＮｃｈＭＯ８）ランジスタ３
０６，３０７のソースは共に抵抗３０９の一端に接続さ
れ、その抵抗のもう一端は電源端子３０３に接続されて
差動アンプ部を構成している。

差動アンプ部の圧力はＮｃｈＭＯ８）ランジスタ３０７
とＰｃｈＭＯ８）ランジスタ３１１の接続点より取り出
されてＰｃｈＭＯ８）ランジスタ３０８のゲートに接続
され、さらにＰｃｈＭＯ３）ランジスタ３０８のソース
は電源端子３１２へ、ドレインは抵抗３１０の一端へ接
続され、その抵抗のもう一端は電源端子３０３に接続さ
れて電圧増幅部を構成している。その電圧増幅部の出力
は、ＰｃｈＭＯ８）ランジスタ３０８、抵抗３１０の接
続点より取り出され、出力端子３０４へ出力される。

第１図（ａ）の実施例においては、抵抗３．コンデンサ
４で構成される第１の積分回路の出力３ａが一入力端子
３０１へ印加され、さらに抵抗７゜コンデンサ８で構成
される第２の積分回路の出カフａが十入力端子３０２へ
印加される。動作は、第１図（ｂ）で示したように、３
ａ、７ａの信号の電位が等しくなり、さらに、わずかに
電位差を生じた時点で出力端子３０４の圧力信号が反転
し、第１図（ｂ）の１０の信号が得られる。

〔発明の効果〕

以上説明したように本発明の遅延回路は入力信号の逆相
信号と同相信号とを、それぞれ同値の時定数を持つ積分
回路により積分した後にコンパレータにより比較して遅
延出力を得ることで、その遅延出力信号のデユーティ比
が入力信号のチューティ比からずｈないという効果があ
る。この効果は特に入力信号の周波数が高い場合に有効
であり、従来の回路例のように、その出力信号のチュー
ティ比がずれるとパルスのハイレベル幅モしくはロウＩ
ノベル幅が極端に狭くヒゲ状になり、後段の回路で誤動
作を起こす危険性があるが本発明を用いることによりそ
の危険性が回避できる効果がある。従って、デユーティ
比の制約が厳しい回路をこの遅延回路の後段に接続する
ことができるようになり、設計性も非常に向上する効果
がある。

刃端子、２，５，６，１０１．１０４・・・・・インバ
ータ、３，７，１０２，３０９．３］、０・・・・・抵
抗、４，８，１０３・・・・・・コンデンサ、３ａ、７
ａ。

１０２ａ・・・・・・共通接続点、９・・・・・コンパ
レータ、３０１・・・・・・−入力端子（逆相入力端子
）、３０５３０８、　３１１−−ＰｃｂＭＯ８）ランジ
スタ、３０２・・・・・・十入力端子（正相入力端子）
、３０６゜３０７−ＮｃｈＭＯＳ　）ランジスタ、３０
３゜３１２・・・・・・電源端子、３０４・・・・・・
出力端子。

代理人　弁理士　　内　原　　　晋

【図面の簡単な説明】

第１図（ａ）、　（ｂ）は本発明の回路例および動作を
示すタイミングチャート、第２図（ａ）、　（ｂ）は従
来の回路例および動作を示すタイミングチャート、第３
図は第１図に使用しているコンパレータ９の回路例であ
る。 １．１００・・・・・・入力端子、１０，１０５・・・
・・・出（ａ−２ （ｂ） 第　ｌ　図

Claims (1)

【特許請求の範囲】
1. 矩形波の入力信号が入力される入力端子と、前記入力信
   号より逆相の信号を生成する前記入力端子と接続された
   第一の入力回路と、前記入力信号より同相を生成する前
   記入力端子と接続された第２の入力回路と、第１の入力
   回路の出力が入力される第１の積分回路と、第２の入力
   回路の出力が入力される第２の積分回路と、前記第１の
   積分回路の出力と第２の積分回路の出力とが入力される
   コンパレータと、該コンパレータの出力より前記入力信
   号の遅延信号が出力される出力端子とを有することを特
   徴とする遅延回路。