JPH02170620A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、半導体装置、特に両端に所定の電位差が生じ
るように設計されたレベルシフト素子を従来の技術 近年の半導体技術の展開においてＧａＡｓ等に代表され
る化合物半導体の開発は正しく画期的なものであった。

即ち、化合物半導体は高速動作に良く馴染み、昨今の大
量、高速、高密度情報処理に関する情報処理技術の発展
に伴い半導体産業の将来の一翼を担うものと期待されて
いる。

第２図は、ＧａＡｓを用いた半導体素子によって構成さ
れる最も代表的な回路として、５ＣＦＬ型のインバータ
の構成例を示す回路図である。

この回路は、ＦＥＴＱ＋−Ｑ、と抵抗Ｒ，−Ｒ。

とから主に構成されており、後述するように、ＦＥＴＱ
Ｉ〜Ｑ、並びに抵抗Ｒ１〜Ｒ４によって形成されるスイ
ッチ段と、ＦＥＴＱ４〜Ｑ７並びに抵抗Ｒ３〜Ｒ８によ
って形成される出力段とを備えている。

スイッチ段の各ＦＥＴＱ、〜Ｑ、のゲートには相補的な
信号が入力される入力ＩＮ、丁Ｘおよび制御信号等の他
の信号が入力される人力Ｖ。Ｓがそれぞれ接続されてお
り、ＦＥＴＱ、とＱ２は並列に差動構成に接続され、Ｆ
ＥＴＱ３　はその差動回路に縦列に接続されて電流路を
形成している。また、ＦＥＴＱａ　とＱ２のそれぞれの
ドレインが、このスイッチ段の出力として後述する出力
段に接続されている。

出力段は、上述のスイッチ段の各ＦＥＴＱＩ　、Ｑ２に
対応して１対用意されており、高電圧電源にドレインを
接続され、スイッチ段の出力にゲートを接続されたＦ　
Ｅ　Ｔ　Ｑａ　（Ｑｓ）と、抵抗Ｒ５（Ｒ，）を介して
ＦＥＴＱ４（ＱＪのソースにドレインを接続され、ＶＣ
Ｓにゲートを接続され、低電圧電源にソースを接続され
たＦ　Ｅ　Ｔ　Ｑｓ　（Ｑｔ）とから構成されており、
抵抗Ｒ，（Ｒ，）とＦＥＴＱｓ（（ｈ）との接続点を互
いに相補的な信号を出力する出力ＯＵＴ。

σＵτとしている。このようなインバータ回路において
、特に抵抗Ｒｓ　、Ｒ７は、いわゆるソースフォロワの
レベルシフト素子であり、回路の正常な動作範囲におい
ては、両端子間に一定の電位差が現れるように構成され
ている。

ところで、上述のような半導体回路が高速に負荷を駆動
することができるようにするためには、抵抗Ｒｓ　、Ｒ
ｔの交流的なインピーダンスが低いことが有利である。

そこで、特に抵抗Ｒｓ　、Ｒｔのような素子には、並列
にコンデンサを接続して使用する場合がある。ここで使
用するコンデンサとしては、ＭＩＭ構造の素子が好まし
いものとして挙げられるが、実際に集積回路に造り込む
場合、コンデンサは非常に広い面積を占有するので通常
はより少ない面積で大きな容量が得られるダイオードを
使用することが多い。

第３図は、第２図に示した回路に、上述のような回路の
高速動作を実現するための容量素子としてダイオードを
使用した場合の具体的な構成例を示す回路図である。尚
、この回路は、第２図に示した回路と同じ機能を有する
インバータ回路の構成例であり、第２図に示した回路と
同じ構成要素には同じ参照番号を付している。

即ち、この回路は、第２図に示した回路における抵抗Ｒ
ｓ　、Ｒｔに、それぞれ並列にダイオードｄ１、ｄ２を
接続した回路である。

ここで、ダイオードｄ、　、ｄ２は、低電圧電源側から
高電圧電源側に向かって順方向となるように接続されて
いる。即ち、ダイオード（Ｌ　、ｄａ自体に順方向電流
が流れないように逆バイアスされて、コンデンサとして
機能している。このように構成することによって、この
回路では、レベルシフト用の抵抗Ｒｓ　ＳＲｔにおける
交流インピーダンスが低くなり、動作の高速化が実現さ
れている。

発明が解決しようとする課題 ところで、ダイオードは、一般に逆バイアス電圧の増加
に伴って急激にその容量を減少することが知られている
。このため、前述の従来の半導体装置のようにダイオー
ドに逆バイアスを印加するような使用方法では、ダイオ
ードの容量が寧ろ低い領域で使用していることになり、
素子の容量を十分に活用しているとはいえなかった。

ダイオードの面積当りの容量を大きく保つためにはダイ
オードの不純物濃度を増加させる方法もあるが、不純物
濃度が過剰に増大するとダイオードの逆耐圧が低下し、
素子のリーク電流の増加およびそれに起因する回路の信
頼性の低下が無視できな（なる。

そこで、本発明は、上記従来技術の問題点を解決し、回
路の信頼性を低下させることなく容量素子としてのダイ
オードの特性を向上させた新規な半導体装置の構成を提
供することにある。

課題を解決するための手段 即ち、本発明に従うと、抵抗素子と、該抵抗素子に並列
に接続されたダイオードとを備え、該ダイオードは、該
抵抗素子に流れる電流によって該ダイオードに電流が流
れない範囲で順方向バイアスされていることを特徴とす
る半導体装置が提供される。

また、本発明の一態様に従うと、前記抵抗素子と前記ダ
イオードとからなる並列回路をレベルシフト素子として
含むバッファ回路を備えることを特徴とする半導体装置
が提供される。

作用 本発明に係る半導体装置は、抵抗素子とダイオード素子
とを並列に接続したレベルシフト回路において、ダイオ
ード素子を、抵抗素子に流れる電流と順方向に接続した
ことをその主要な特徴としている。

第４図は、ダイオードのバイアス電圧−容量特性を示す
グラフである。第４図に示すように、ダイオードの容量
が最も高いのは、順方向電流が流れない範囲においてダ
イオードに所定の正電圧を印加した状態である。そこで
、並列に接続された抵抗素子に流れる電流によって、ダ
イオード自体に電流が流れない範囲でダイオードを順方
向バイアスして使用することによって、ダイオードの面
積当たりの容量を更に増加させることができる。

即ち、本発明に係る半導体装置では、ダイオードが電流
路に対して順方向に接続されているので、ダイオードの
容量値が大きい領域で動作させることができる。従って
、容量素子としてのダイオードを効果的に使用すること
ができ、集積化する際のダイオードの占有面積を抑制す
ることができる。

以上のように構成された本発明に係る半導体装置では、
従来よりも小面積なダイオードで同じ容量を、換言すれ
ば、同じ面積のダイオードでより大きな容量を実現して
おり、レベルシフト素子に容量素子を並列に接続したこ
とによる動作速度の向上をより効果的なものとしている
。

実施例 第１図は、本発明に係る半導体装置の構成例を示す回路
図である。尚、この回路は、第２図および第３図に示し
た回路と同じ機能を有するインバータ回路であり、第２
図および第３図と同じ構成要素には同じ参照番号を付し
ている。

この回路も、ＦＥＴＱ、〜Ｑ１、抵抗Ｒ，−Ｒ，、右よ
びダイオードＤ、　、Ｄ、から構成されており、ＦＥＴ
Ｑ、〜Ｑ、並びに抵抗Ｒ１〜Ｒ１によって形成されるス
イッチ段と、ＦＥＴＱ、〜Ｑ１、ダイオードＤ、　、Ｄ
、並びに抵抗Ｒ５〜Ｒ６によって形成される出力段とを
備えている。

即ち、この回路は、第２図に示したインバータ回路にお
ける抵抗Ｒｓ　、Ｒｔに、それぞれ並列にダイオードＤ
Ｉ、Ｄ２を接続した回路である。ここで、ダイオードＤ
＋　、Ｄ２は、高電圧電源側から低電圧電源側に向かっ
て順方向に接続されている。また、この回路では、回路
の定格動作状態ではダイオードＤｒ　、Ｄ２に順方向に
電流が流れない範囲で、順方向バイアスを印加して使用
する。

本実施例では、ダイオードＤ１、Ｄ２としてＧａＡｓシ
ョットキーダイオード（Ｗ、＝３０μＷ）を使用し、Ｆ
ＥＴＱ４およびＱ５の導通時の電流を１ｍＡとし、抵抗
Ｒ３およびＲ１を４００Ωとすることにより、ダイオー
ドＤ＋　、Ｄ２には０．４Ｖの順方向バイアスが作用す
るように設定した。このときのダイオードＤ＋　、Ｄ２
の容量は各々０．０５　ｐ　Ｆであり、これは逆バイア
ス０．４Ｖを印加した場合の約２倍である。

発明の効果 以上詳述のように、本発明に係る半導体装置は、従来よ
りも小面積なダイオードで同じ容量を、換言すれば、同
じ面積のダイオードでより大きな容量を実現しており、
レベルシフト素子に容量素子を並列に接続したことによ
る動作速度の向上をより効果的なものとしている。

このような本発明に係る半導体装置を適用することによ
って、半導体装置の小型化並びに高速化が容易に実現さ
れる。

このような本発明の特徴的な構成は、何ら特殊な素子あ
るいは部材は必要ではな（、容易且つ廉価に実現するこ
とができる一方、その効果は極めて高い。

【図面の簡単な説明】

第１図は、本発明に係る半導体装置の構成例を示す回路
図であり、 第２図は、従来の半導体装置の構成例を示す回路図であ
り、 第３図は、従来の半導体装置の改良例を示す回路図であ
り、 第４図は、一般的なダイオードのバイアス電圧−容量特
性を示すグラフである。 〔主な参照符合〕 Ｄ＋　　Ｓ　Ｄ２　　、（Ｌ　　、ｄ＊　　・　・ダイ
オード、Ｒ８−Ｒ８・・・・・・・・抵抗、 Ｑｌ〜Ｑ、・・・・・・・・ＦＥＴ

Claims (2)

【特許請求の範囲】
1. （１）抵抗素子と、該抵抗素子に並列に接続されたダイ
   オードとを備え、該ダイオードは、該抵抗素子に流れる
   電流によって該ダイオードに電流が流れない範囲で順方
   向バイアスされていることを特徴とする半導体装置。
2. （２）前記抵抗素子と前記ダイオードとからなる並列回
   路をレベルシフト素子として含むバッファ回路を備える
   ことを特徴とする請求項１に記載の半導体装置。